JP2007258566A - 積層セラミックコンデンサ - Google Patents
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Abstract
【解決手段】第1の内部電極21に隣接する上下2層の第1及び第2の誘電体層101、102のうち、第1の誘電体層101と第1の内部電極21との間の第1の接触面S1は、第1の誘電体層101の表面性を反映した実質的に平坦な表面性を持つ。第2の誘電体層102と第1の内部電極21との間の第2の接触面S2は、第1の内部電極21の凹凸の表面性を反映した表面性を持つ。そして、第1の接触面S1を基準にして、第1の誘電体層101の厚みをt1とし、第2の誘電体層102の厚みをt2としたとき、 1.015*t1≦t2≦1.17*t1を満たす。
【選択図】図2
Description
1.015*t1≦t2≦1.17*t1
を満たす。
1.015*t1≦t2≦1.17*t1
を満たすようにする。
1.03*t1≦t2≦1.1*t1
を満たすようにする。
1.015*t1≦t2≦1.17*t1
を満たすように形成する。前記第2の誘電体塗膜層は、好ましくは、
1.03*t1≦t2≦1.1*t1
を満たすように形成する。
図1は本発明に係る積層セラミックコンデンサの断面図、図2は図1の2−2線拡大断面図である。まず、図1を参照すると、本発明に係る積層セラミックコンデンサは、誘電体基体1の内部に、誘電体層を介して対向する複数の第1及び第2の内部電極21、22を埋設した構造となっている。第1の内部電極21は、その一端が、誘電体基体1の一端面に付与された端子電極31に電気的、機械的に接続され、第2の内部電極22は、端子電極31とは反対側の端面に付与された端子電極32に電気的、機械的に接続されている。
1.015*t1≦t2≦1.17*t1
を満たすようにした。上記式は、換言すれば、厚みt1を基準にしたときの厚みt2の増加率、
{(t2−t1)/t1}×100(%)
が、1.5〜17(%)の範囲にあることを意味する。
1.03*t1≦t2≦1.1*t1
を満たすようにする。上記式について、厚みt1を基準にしたときの厚みt2の増加率として表現すると、増加率が3〜10(%)の範囲となる。
表1を参照すると、厚みt2について、その増加率が1.5(%)よりも小さいサンプル1〜3では、絶縁破壊電圧Vbが80(V)未満である。この種の積層セラミックコンデンサで要求される絶縁破壊電圧Vbの工業的水準が80(V)以上であることを考慮すると、サンプル1〜3はこの水準を満たすことができない。また、サンプル1〜3の場合、ショート率も20(%)以上であり、ショート率の工業的要求水準である20(%)以下を満たすのに極めて厳しい状況にある。
t2=t1+Δt2=3.3μm
となるように設定するのである。
2.2−2*Δt2=2.0(μm)
となる。
次に、上述した積層セラミックコンデンサの製造方法について説明する。図4は本発明に係る製造方法に含まれる主要な工程を、概略的に示す図、図5〜図8は図4に含まる各工程における状態を拡大して示す図である。図はマルチ工法を示し、供給ロール31と巻き取りロール32との間で、可撓性支持体30を矢印Fで示す方向に走行させ、その走行の途中において、誘電体塗布工程、乾燥工程、内部電極印刷工程などが繰り返される。図4では、説明の都合上、連続する工程として示してあるが、適宜、各工程を分離独立させることができる。
第2の塗布装置37によって、第1の誘電体塗膜層101及び第1の内部電極21のパターンを被覆するように、第2の誘電体塗膜層102を形成する(図4、図7参照)。第2の誘電体塗膜層102は、第1の内部電極21の表面性を考慮し、最大の厚みt32の位置においても、第1の誘電体塗膜層101の厚みt1が得られるようにする。従って、第2の誘電体塗膜層102の厚みtは、第1の内部電極21の最大の厚みt32、及び、最小の厚みt31を用いて、
t=(t32+t1)=(t31+t2)
と表現することができる。本発明では、厚みt2が、厚みt1に対して、
1.015*t1≦t2≦1.17*t1
を満たすように形成する。厚みt2を、1.015*t1≦t2の範囲に設定すると、印刷などの手段によって形成される第1の内部電極21の表面の凹凸に関わらず、要求される絶縁破壊電圧Vbを満たしえる。また、厚みt2が、t2≦1.17*t1を満たすようにすると、必要な絶縁破壊電圧Vbを確保した上で、静電容量の低下を抑えることができる。厚みt2は、特に、好ましくは、1.03*t1≦t2≦1.1*t1の範囲である。
t2=t1+Δt2=3.3μm
となるように設定するのである。
22 第2の内部電極
101 第1の誘電体層
102 第2の誘電体層
S1 第1の接触面
S2 第2の接触面
Claims (8)
- 誘電体基体の内部に複数の内部電極を埋設した積層セラミックコンデンサであって、
1つの内部電極に隣接する上下2層の誘電体層のうち、第1の誘電体層と前記内部電極との間の第1の接触面は、前記第1の誘電体層の表面性を反映した実質的に平坦な表面性を持ち、前記第2の誘電体層と前記内部電極との間の第2の接触面は、前記内部電極の凹凸の表面性を反映した表面性を持ち、
前記第1の接触面を基準にして、前記第1の誘電体層の最小の厚みをt1とし、前記内部電極の前記凹凸に起因する最小の厚みをt31としたとき、前記第2の誘電体層の厚みtは、(t31+t2)で与えられ、前記厚みt1、t2は、
1.015*t1≦t2≦1.17*t1
を満たす、積層セラミックコンデンサ。 - 請求項1に記載された積層セラミックコンデンサであって、
1.03*t1≦t2≦1.1*t1
を満たす、積層セラミックコンデンサ。 - 請求項1又は2に記載された積層セラミックコンデンサであって、
前記内部電極は、前記第2の接触面において、谷と山との間の凹凸量Δt2の現れる表面性を有しており、
前記第2の誘電体層は、その厚みt2が、前記第1の誘電体層の厚みt1に対して、前記凹凸量Δt2を加算した値以上である、
積層セラミックコンデンサ。 - 請求項1乃至3の何れかに記載された積層セラミックコンデンサであって、前記厚みt2は、前記第1の誘電体層の厚みt1に対して、前記凹凸量Δt2の2倍の厚み2*Δt2を加算した値以下である、積層セラミックコンデンサ。
- 誘電体基体の内部に複数の内部電極を埋設した積層セラミックコンデンサを製造する方法であって、
可撓性支持体上に第1の誘電体塗膜層を形成した後、前記第1の誘電体塗膜層の上に内部電極を形成し、
前記第1の誘電体塗膜層及び前記内部電極の上に、これらを被覆する第2の誘電体塗膜層を形成し、前記第1の誘電体塗膜層の表面を基準にして、前記内部電極の最小の厚みをt31とし、前記第1の誘電体塗膜層の最小の厚みをt1としたとき、前記第2の誘電体塗膜層の厚みtは、(t31+t2)で与えられ、前記厚みt1、t2が、
1.015*t1≦t2≦1.17*t1
を満たすように形成する、工程を含む方法。 - 請求項5に記載された方法であって、前記第2の誘電体塗膜層は、
1.03*t1≦t2≦1.1*t1
を満たすように形成する、方法。 - 請求項5又は6に記載された方法であって、
前記内部電極は、前記第2の誘電体塗膜層と接触する表面が、谷と山との間の凹凸量Δt2の現れる表面性を有しており、
前記第2の誘電体層は、前記厚みt2が、前記厚みt1に対して、前記凹凸量Δt2を加算した値以上となるように塗布する、方法。 - 請求項5乃至7の何れかに記載された方法であって、前記第2の誘電体層は、前記厚みt2が、前記第1の誘電体層の厚みt1に対して、2*Δt2を加算した値以下になるように塗布する、方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2014057098A (ja) * | 2013-11-22 | 2014-03-27 | Taiyo Yuden Co Ltd | 積層セラミックコンデンサ |
JPWO2013175945A1 (ja) * | 2012-05-24 | 2016-01-12 | 株式会社村田製作所 | 積層セラミック電子部品 |
US9418792B2 (en) | 2012-03-07 | 2016-08-16 | Taiyo Yuden Co., Ltd. | Multilayer ceramic capacitor |
US20180068798A1 (en) * | 2016-09-06 | 2018-03-08 | Samsung Electro-Mechanics Co., Ltd. | Thin film capacitor |
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2006
- 2006-03-24 JP JP2006083272A patent/JP4475425B2/ja active Active
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