JP2007251000A - 半導体装置およびその製造方法並びに製造装置 - Google Patents

Abstract

【課題】配線層間にボイドや内部残留応力がなく、信頼性の高い半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、上下接続用部材（１１，２１，３１）を有し、１以上の半導体素子を搭載した複数の配線基板と、前記複数の配線基板間にそれぞれ介挿された絶縁層（１３，２３，３３）と、これらを交互に積層してなる積層体と、この積層体の最上層に積層され、表面に凹または凸の痕跡（４６）を有する表層基板（４５）とを備える。半導体装置の製造方法は、積層構成を加熱加圧を行う金型（１００，２００）間にその加圧面に非接触状態で保持し、減圧状態で前記金型で前記積層構成を加熱加圧して、前記接続用部材で前記基板間を接続するとともに、基板間の絶縁材料を溶融させて絶縁層を形成する。
【選択図】図５

Description

本発明は、半導体装置およびその製造方法並びにこの製造方法に用いる製造装置に係り、特にいわゆる積層モジュール型半導体装置およびその製造方法に関する。

半導体装置の高密度化および小型化を実現するために、紙のように薄い半導体装置（Paper Thin Package：ＰＴＰ）を複数枚３次元的に積層し、層間の電気的接続を行うようにした積層モジュール型半導体装置が開発され、実用化されている。

従来の積層モジュール型半導体装置は、半導体素子を実装したＰＴＰ間に上下接続用のスタッド状のビアを有する配線基板を挟み、各層を接続している。

このビアは、積層された半導体装置同士の電気的接続を確実なものにするため、ある一定以上の高さを有し、且つばらつきも抑えたものとなっている。このため、ビアは一般にメッキにより形成され、所望の高さのビアを得るためには、複数回メッキを施すようにしている。また、高さのばらつきを抑えるために、より小さい面積でメッキを施すか、ビア形成後に平坦化を行うことにより高さをそろえる必要がある。

しかし、圧力をかける平坦化によりビア高さをそろえた場合、ビアがつぶれて広がり、隣接するビアとショートすることも考えられるため、狭ピッチには対応できない。さらに平坦化作業中にビアクラックが発生する可能性もある。

このような問題があることから、上下接続用のバンプを形成し半導体素子を実装したＰＴＰを積層し、一体化する型式の積層モジュール半導体装置が提案されている。

このような積層モジュール型半導体装置では、バンプを形成した基板を上下の金型間に挟み、加熱しつつ圧力をかけて基板間の接続を行う。

この場合、１段積層するごとに金型間に装入して上下接続をするようにすると、特に最下層では数回の熱履歴を受けることになり、半導体装置の信頼性を損なう可能性もある。

このため、基板を重ねた状態で圧力だけで仮接合し、この仮接合したものを金型間に装入して加熱することが提案されている（特許文献１参照）。

しかしながら、このような従来技術により積層モジュール型半導体装置を金型に急に装入して、加熱加圧した場合には積層間の空気を十分排出することができず、配線基板間に空気のボイドを巻き込んだり、内部応力が残留したりするという欠点がある。

また、成型品の品質を向上するために、金型面から加熱対象品を浮かせて、金型と成型品との間に隙間を作るためにエジェクタピンが用いられる場合があるが、このエジェクタピンは硬化を促進する目的で用いられる（特許文献２参照）。
特開２００２−１７０９１９号公報 特開平２００３−８０５７２号公報

本発明は、配線層間にボイドや内部残留応力がなく、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。

また、本発明はこのような半導体装置の製造を可能にする製造装置を提供することを目的とする。

本発明の一実施形態にかかる半導体装置によれば、
上下接続用部材を有し、それぞれ必要に応じて半導体素子を搭載した複数の配線基板と、
前記複数の配線基板間にそれぞれ介挿された絶縁層と、
これらを交互に積層してなる積層体と、
この積層体の最上層に積層され、表面に凹または凸の痕跡を有する表層基板と、
を備えたことを特徴とする。

また、本発明の一実施形態にかかる半導体装置の製造方法によれば、
上下接続用部材を有し、１以上の半導体素子を搭載した複数の基板を、絶縁材料を間に介在させて積層構成を形成し、
前記積層構成を加熱加圧を行う金型間にその加圧面に非接触状態で保持し、
減圧状態で前記金型で前記積層構成を加熱加圧して、前記接続用部材で前記基板間を接続するとともに、基板間の絶縁材料を溶融させて絶縁層を形成することを特徴とする。

本発明の一実施形態にかかる半導体装置によれば、複数基板の積層構成を加熱加圧する際に適当な保持手段で保持されたことが明らかであり、配線層間の樹脂にボイドの発生が少なくなって性能および信頼性が向上していることが期待できる。

本発明の一実施形態にかかる半導体装置の製造方法によれば、複数基板の積層構成を加熱加圧する際に加圧面に非接触状態で保持して予熱を行ってから加熱加圧を行うようにしているので、配線層間の樹脂にボイドの発生が少なくなっており、性能および信頼性を向上させることができる。

本発明にかかる半導体装置の製造装置によれば、複数基板の積層構成を加熱加圧する際に加圧面に非接触状態で保持して予熱を行う保持部材を備えているので、性能および信頼性に優れた半導体装置を製造することができる。

以下、図面を参照して本発明の実施の形態のいくつかを詳細に説明する。

図１は本発明にかかる半導体装置の製造方法を説明するフローチャート、図２は本発明にかかる半導体装置の一実施例における加熱加圧前における積層構成１を示す断面図である。

ここに示す半導体装置の実施の形態では、配線層を４つ有する４層構造のものについて説明する。すなわち、最下層のベース基板１０の上に複数層の配線基板（ＰＴＰ）２０、３０、４０を有している。

以下、製造工程を追いながら説明すると、最初にＰＴＰを製作する（ステップＳ１０１）。図２に示されるように、少なくとも表面に所定の配線が形成された配線層（図示せず）を有する配線基板２０、３０、４０を製作し、各配線基板表面の例えば中央部の配線にそれぞれ半導体チップ２２，３２，４２を取り付ける。この取り付けは例えば配線基板上のパッドと半導体素子の裏面に設けられたはんだバンプとをリフローや熱圧着の技術を用いて行われる。なお、図２に示された実施例においては、半導体チップは各配線基板に１つだけとなっているが、任意の整数個搭載することができ、搭載しないこともできる。

最初に配線が形成された段階でのＰＴＰは、ＰＴＰ単独で動作確認ができるように、試験用端子が引き出され、先端に試験プローブを当接することのできる試験端子（図示せず）を含んだ形状になっている。

したがって、次に、このＰＴＰの周囲部は試験用の外形を有するように金型等を用いて打ち抜かれ（ステップＳ１０２）、試験装置（図示せず）にセットされて動作試験が行われる。この試験の際には、試験用端子に試験装置のプローブが接触し、所定の入力信号に対する出力端子に現れる信号を確認するが、必要に応じ、加熱を行いながら試験を行うバーンイン（Ｂ／Ｉ）が行われる（ステップＳ１０３）。テスト終了後、アルゴンガスを用いた洗浄が行われる（ステップＳ１０４）。

続いて中間層を形成する配線基板２０，３０について、その周囲部に積層時の上下接続用部材としての三次元接続用バンプ２１，３１がそれぞれ形成される（ステップＳ１０５）。このバンプは金またははんだ等の材料で形成される。

その後、積層時の外形を有するように、各層ＰＴＰは金型等を用いて打ち抜かれ（ステップＳ１０６）、前述した試験用端子やそれに到る配線等最終製品として不要なものは除去される。積層用の成形完了後、アルゴン洗浄が行われる（ステップＳ１０７）。

一方、ベース基板（マザー基板ともいう）についてもＰＴＰと同様の手法でパンプ１１が形成され（ステップＳ１１１）、その後アルゴン洗浄が行われる（ステップＳ１１２）。なお、ベース基板は多層配線板として形成されることが多く、他のＰＴＰと同様に表面に配線層を有するようにでき、また、図２に示すように、他のＰＴＰと同様に表面配線層に半導体チップ１２を搭載しており、他のＰＴＰと同様に積層前に単独で試験が行われる。

なお、ベース基板１０に設けられた孔部１４は、後述する加熱加圧工程における金型内での位置決めに用いるものである。

このようにして準備されたベース基板１０とＰＴＰ２０、３０、４０は、図２に示すように、多層構造を得るために積層される。この際、配線基板間の位置決めは図４に示した位置決めマーク２６等を用いて行われる。

図４は例えばベース基板１０上に配線基板２０を搭載した状態を示す平面図である。配線基板２０のほぼ中央部には半導体チップ２２が搭載され、その周囲部にはバンプ２１が複数個形成されている。配線基板どうしの位置決めには図示されたような十字マーク等の位置決めマーク２６が用いられるが、穴、切り欠き等他のどのような形状の位置決め手段を用いても良い。

また、この積層時には、各層間の絶縁を図るため、ベース基板１０と配線基板２０との間には樹脂シート１３、配線基板２０と３０との間には樹脂シート２３、配線基板３０と４０との間には樹脂シート３３がそれぞれ介挿される。これらの樹脂シートは熱硬化性でかつ絶縁性の高い樹脂が好ましく、例えばエポキシ樹脂等でなる。この樹脂シートには、図２に示すように、バンプに対応する部分に貫通孔が形成されている。
積層時には積層の都度接着剤等を少量塗布し、低い圧力をかけることによりまず仮圧着が行われる（ステップＳ１２１）。なお、樹脂シートの代わりに液体状の樹脂材料を塗布するようにしても良い。また、最上層の配線基板４０の上には表層基板４５が積層される。

続いて、仮圧着された積層体は、金型と真空熱圧着プレスを用いて本圧着が行われる（ステップＳ１２２）。
図３は図２に示した構成を、ステップＳ１２２により、金型を用いて加熱加圧した後の半導体装置２の状態を示す断面図である。加熱により樹脂が軟化したところで加圧されるため、バンプが上層の配線層と接続されるとともに、樹脂シート１３．２３，３３は軟化溶融して基板間を充填し、それぞれ樹脂絶縁層１５，２５，３５となった半導体装置が得られる。

また、図３から明らかなように、表層基板４５の表面には凹部あるいは凸部形状をなす痕跡が見いだされる。この痕跡は後述するように、本願発明の製造方法を採用することにより特有の痕跡である。

図５はこの積層構成１の金型中へのセットの様子を示す断面図である。この金型は真空化が可能なチャンバ（図示せず）中に設置され、上型１００と下型２００に分かれており、ここでは下型２００が固定で上型１００が上下するものとする。

このため、下型２００にはベース基板１０に設けられた位置決め穴１４に係合する位置決めピン２０３が設けられおり、上型１００には加圧時にこの位置決めピンの先端部２０３ａに対する逃げ部１０３が設けられている。

上型１００、下型２００ともそれぞれの加圧面と反対面の間に中空部１０１，２０１が設けられ、この中空部から金型中を貫通して加圧面に達するエジェクタピン１０２、２０２が設けられている。このエジェクタピンは直径１ｍｍ以上で金型面に垂直に形成された孔部内を軸方向（上下方向）に摺動可能となっている。エジェクトピン１０２、２０２は加熱加圧前には最大限加圧面に突出しており、積層構成１はこれらのエジェクトピン１０２，２０２の先端で安定的に支持され、金型の加圧面からは少なくとも１．７ｍｍ離隔している。

なお、前述した位置決めピンは、セッティング時にエジェクタピンよりも金型上の突出量が多く、エジェクタピンで積層構成１を保持した場合に位置決めピンから積層構成１が外れない長さを有している必要がある。

金型１００，２００は効率的な作業のために例えば１７５℃で予熱されており、前述したようにエジェクタピン１０２，２０２により積層構成１は金型面から少なくとも１．７ｍｍ離隔されるが、金型内へ積層構成１がセッティングされた後、積層構成１は予熱されることになる。

準備が完了したら、チャンバ内の排気を行い、真空化する。例えば約２０秒で所望の真空度に達したら上型１００を降下させる。このとき、図３に示すように、エジェクタピン１０２、２０２は上型の下降に連動して前述した中空部の方へ移動し、積層構成１は上型１００と下型２００に直接接触して加熱を受けるとともに加圧が行われ、図３に示した半導体装置２が得られる。この加圧時間は例えば１０ないし２００秒である。液状樹脂の場合、３０秒〜６０秒が好ましい。

このような加熱加圧を行った場合、積層構成１は十分な予熱を受けているため、樹脂は軟化しており、金型と接触することにより、迅速な樹脂の溶融が可能となるとともに、真空雰囲気で溶融樹脂からの排気が効果的に行われ、樹脂中にボイドが残留することがない。

なお、エジェクタピンを用いた場合には、図３に示すように、特に半導体装置の上面側に、エジェクタピンの痕跡４６が残り易い。このエジェクタピンの痕跡は通常−１５μｍ〜＋５０μｍの範囲の凹部あるいは凸部である。

また、位置決めピンは固定式のものであったが、エジェクタピンと同様に可動のものであっても良い。

図７は本発明にかかる半導体装置を製造するための金型へのセットの様子を示す断面図、図８は加熱加圧時の状態を示す断面図である。

この実施例では、金型１００、２００の間に対象物を装入するローダ３００が設けられており、このローダ３００に積層構成１が載置される。そして図６に示すように、積層構成１は上型１００、下型２００のいずれからも１．７ｍｍ以上離隔しており、積層構成１を金型内にセットすることにより予熱を受けるようになる。

準備が整ったら上型１００と下型２００を相対的に近づけ、加熱加圧を行う。このとき、ローダ３００は下型２００に設けられた切り欠き部２０４内に逃げ、直接圧力がかかることはない。

この場合でも積層構成１は十分な予熱を受けているため、樹脂は軟化しており、金型と接触することにより、迅速な樹脂の溶融が可能となるとともに、真空雰囲気で溶融樹脂からの排気が効果的に行われ、樹脂中にボイドが残留することがない。

図１に戻ると、以上のようにして圧着が完了した積層化半導体装置について、ベース基板の実装用端子部にはんだボールを付着させる（ステップＳ１２３）。

次に加熱を行ってこのはんだボールをリフローさせてはんだを安定化させる（ステップＳ１２４）。

一般に、各配線基板には複数の半導体チップが搭載され、複数の半導体装置を同時に形成しているため、ダイシングを行って各半導体装置をなすように分離させ、個片化を行う（ステップＳ１２５）。

最後に個片化半導体装置につきそれぞれ必要な試験を行って、問題のないものが製品として出荷される。

以上のように、本発明によれば、積層構成に対して金型中で加熱加圧を行う際、ただちに加熱加圧を行うのではなく、予熱期間を経てから加熱加圧にすることにより溶融樹脂中のボイドを除去できる。この予熱の方法は実施例で示したエジェクタピンやローダによる支持に限ることなく、同様の効果を達成できるものであれば、どのようなものでもよい。

本発明にかかる半導体装置の製造方法の一実施例における工程を説明するフローチャートである。 本発明にかかる半導体装置の一実施例における加熱加圧前の積層構成を示す断面図である。 図１の構成を金型で加熱加圧した後の半導体装置の状態を示す断面図である。 マザー配線層上に配線基板を搭載した状態を示す平面図である。 積層構成の金型中へのセットの様子を示す断面図である。 加熱加圧時の状態を示す断面図である。 積層構成の金型へのセットの様子を示す断面図である。 加熱加圧時の状態を示す断面図である。

符号の説明

１ 積層構成
２ 半導体装置
１０ ベース基板
１１，２１，３１ バンプ
１３，２３，３３ 樹脂シート
１４ 位置決め孔
１５，２５，３５ 樹脂絶縁層
２０，３０，４０ 配線基板
２２，３２，４２ 半導体素子
２６ 位置決めマーク
４５ 表層基板
４６ エジェクタピン痕跡
１００ 上型
１０１ 中空部
１０２．１０２ エジェクタピン
１０３ 逃げ部
２００ 下型
２０１ 中空部
２０３ 位置決めピン
３００ ローダ

Claims (7)

1. 上下接続用部材を有し、１以上の半導体素子を搭載した複数の配線基板と、
   前記複数の配線基板間にそれぞれ介挿された絶縁層と、
   これらを交互に積層してなる積層体と、
   この積層体の最上層に積層され、表面に凹または凸の痕跡を有する表層基板と、
   を備えた半導体装置。
2. 前記痕跡は−１５μｍ〜＋５０μｍの突出量を有することを特徴とする請求項１に記載の半導体装置。
3. 前記複数の配線基板のうち、最下層の配線基板は他の配線層を搭載するためのベース基板であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ベース基板には加圧用金型への位置決め用孔部が設けられたことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
5. 上下接続用部材を有し、１以上の半導体素子を搭載した複数の基板を、絶縁材料を間に介在させて積層構成を形成し、
   前記積層構成を加熱加圧を行う金型間にその加圧面に非接触状態で保持し、
   減圧状態で前記金型で前記積層構成を加熱加圧して、前記接続用部材で前記基板間を接続するとともに、基板間の絶縁材料を溶融させて絶縁層を形成する、半導体装置の製造方法。
6. 前記非接触状態での保持は、前記金型に設けられた可動エジェクタピンにより行われることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 上下接続用部材を有し、１以上の半導体素子を搭載した複数の基板と、この前記複数の基板間にそれぞれ介挿された絶縁層との積層構成を加熱雰囲気で加圧する加熱加圧部材と、
   前記加熱加圧に先立って前記積層構成を予熱するよう保持する保持部材とを備えた半導体製造装置。

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