JP2007242986A - 接合中間層および複合積層型電子部品 - Google Patents

接合中間層および複合積層型電子部品 Download PDF

Info

Publication number
JP2007242986A
JP2007242986A JP2006065245A JP2006065245A JP2007242986A JP 2007242986 A JP2007242986 A JP 2007242986A JP 2006065245 A JP2006065245 A JP 2006065245A JP 2006065245 A JP2006065245 A JP 2006065245A JP 2007242986 A JP2007242986 A JP 2007242986A
Authority
JP
Japan
Prior art keywords
oxide
varistor
layer
intermediate layer
zno
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006065245A
Other languages
English (en)
Inventor
Hidenobu Umeda
秀信 梅田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2006065245A priority Critical patent/JP2007242986A/ja
Publication of JP2007242986A publication Critical patent/JP2007242986A/ja
Pending legal-status Critical Current

Links

Images

Abstract

【課題】バリスタ素子部と、インダクタ素子部とを、接合中間層を介して接合・一体化させ、バリスタ素子部とインダクタ素子部への特性劣化の悪影響を及ぼすことなく、接合中間層そのもの自体が高い抵抗率を有し信頼性に優れた複合積層型電子部品を提供する。
【解決手段】バリスタ層と内部電極を有するバリスタ素子部10と、フェライト層と内部導体を有するインダクタ素子部20と、これらの双方の素子部を接合するために介在される接合中間層50とを有する複合積層型電子部品であって、前記接合中間層は、主成分として酸化亜鉛を含有し、副成分として酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種を含有し、さらに、添加成分として酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウムのグループから選択された少なくとも1種を含有する。
【選択図】図2

Description

本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部双方のブロックを接合するために介在される接合中間層およびこれを用いた複合積層型電子部品に関し、特に、確実に接合・一体化させることができることはもとより、バリスタ素子部とインダクタ素子部への特性劣化という悪影響を及ぼすことなく高い抵抗率を有する接合中間層、およびそれを用いた(信頼性に優れる)複合積層型電子部品に関する。
コンピュータ機器等では、機器自らノイズを発生させないように、また、外部から機器内にノイズを侵入させないように、回路基板の入出力部や回路途中にフェライトチップやコンデンサチップやバリスタ等が組み込まれている。
しかしながら、積層型バリスタ、インダクタ(フェライトチップ)、コンデンサチップ等の多くの部品を回路基板に付加すると、これらの部品が基板面積を多く占有してしまい、実装スペースが拡大してしまうという問題がある。また、部品点数が増えることによりコストアップの問題が生じてしまう。
このような問題に対して各素子チップを互いに接合させた状態で一体化焼結させて複合部品をつくり、部品のコンパクト化、実装スペースの削減化等を図る試みがなされている。
特に、一体化焼結が困難とされているバリスタとインダクタ(フェライトチップ)の一体化に関する先行技術として、例えば、特開平7−22210号公報や特開平7−220906号公報には、層はがれやデラミネ−ションやクラックを抑制した複合機能素子を提供することを目的とし、バリスタ特性を有する半導体磁器と、磁性材料磁器を接合して一体成形する場合において、半導体磁器と磁性材料磁器の双方にBi23やガラス組成物を添加する旨の提案がなされている。しかしながら、フェライトやバリスタにBi23やガラス組成物を添加するとフェライトの磁気特性やバリスタの電気特性に悪影響を及ぼすという問題が生じる。また、接合界面にクラックが生じやすい傾向があり、さらには、製品化に十分なだけの接合力を得ることは極めて困難といえる。
新たに、接合する材料同士を混合して作製した中間材を用いる手法も提案されている。例えば、特開平4−284610号公報に開示のごとく、フェライトと誘電体のように抵抗率の高いもの同士を混合する場合は双方の素子間の絶縁性に対する問題は少ない。しかしながら、特開平9−283339号公報に開示のごとく、バリスタ(ZnO)のように抵抗率が0.1(Ω・m)と低いものをフェライトと混合すると中間材として高い抵抗率を確保することができなくなってしまい双方の素子間の絶縁性に問題が生じてしまう。
また、複合積層型電子部品に直接関係するものではないが、特開平6−89803号公報や特開2005−51052号公報にはバリスタ表面の高抵抗化処理に関係する記載がなされている。
特開平7−22210号公報 特開平7−220906号公報 特開平4−284610号公報 特開平9−283339号公報 特開平6−89803号公報 特開2005−51052号公報
このような実状のもとに本発明は創案されたものであって、その目的は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部との双方のブロックを、確実に接合・一体化させることができることはもとより、バリスタ素子部とインダクタ素子部への特性劣化という悪影響を及ぼすことなく高い抵抗率を有する接合中間層、およびそれを用いた信頼性に優れる複合積層型電子部品を提供することにある。
このような課題を解決するために、本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層であって、前記接合対象であるフェライト層は、フェライトからなり、前記接合対象であるバリスタ層は、その主成分がZnOからなり、前記接合中間層は、主成分として酸化亜鉛を含有し、副成分として酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種を含有し、さらに、添加成分として酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウムのグループから選択された少なくとも1種を含有してなるように構成される。
また、本発明の接合中間層の好ましい態様として、主成分として酸化亜鉛をZnO換算で70〜98モル%含有し、副成分として酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種をMgO、CaO、SrO、BaO換算の総和量として2〜30モル%含有し、さらに、添加成分として酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウムのグループから選択された少なくとも1種を主成分の酸化亜鉛(ZnO)に対してPr611、La23、Nd23、Ce23、Sm23換算の総和量で0.2〜5.0wt%含有してなるように構成される。
また、本発明の接合中間層の好ましい態様として、その厚さは、90〜400μmの範囲として構成される。
本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有する複合積層型電子部品であって、前記フェライト層は、フェライトからなり、前記バリスタ層は、その主成分がZnOからなり、前記接合中間層は、主成分として酸化亜鉛を含有し、副成分として酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種を含有し、さらに、添加成分として酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウムのグループから選択された少なくとも1種を含有してなるように構成される。
また、本発明の複合積層型電子部品の好ましい態様として、前記接合中間層は、主成分として酸化亜鉛をZnO換算で70〜98モル%含有し、副成分として酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種をMgO、CaO、SrO、BaO換算の総和量として2〜30モル%含有し、さらに、添加成分として酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウムのグループから選択された少なくとも1種を主成分の酸化亜鉛(ZnO)に対してPr611、La23、Nd23、Ce23、Sm23換算の総和量で0.2〜5.0wt%含有してなるように構成される。
また、本発明の複合積層型電子部品の好ましい態様として、前記接合中間層は、n=2〜6層の積層体であり、バリスタ素子部に近づく位置にある層ほど、前記酸化亜鉛(ZnO)の含有率を高めてなるように構成される。
また、本発明の複合積層型電子部品の好ましい態様として、前記接合中間層は、その厚さが、90〜400μmの範囲内として構成される。
また、本発明の複合積層型電子部品の好ましい態様として、前記バリスタ層は、その主成分であるZnOが95〜98モル%含有されてなるように構成される。
本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部との双方の素子部を接合するための接合中間層、および当該接合中間層を介して接合された複合積層型電子部品であって、前記フェライト層は、フェライトからなり、前記バリスタ層は、その主成分がZnOからなり、前記接合中間層は、前記接合中間層は、主成分として酸化亜鉛を含有し、副成分として酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種を含有し、さらに、添加成分として酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウムのグループから選択された少なくとも1種を含有して構成されているので、バリスタ素子部とインダクタ素子部とを確実に接合・一体化させることができることはもとより、バリスタ素子部とインダクタ素子部への特性劣化という悪影響を及ぼすことなく、接合中間層そのもの自体が高い抵抗率を有する。そのため、当該接合中間層を用いて接合された複合積層型電子部品は、信頼性に優れた電子部品となる。
本発明は、バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部との双方の素子部を接合するための接合中間層および、当該接合中間層を用いて双方の素子部が接合された複合積層型電子部品に関するものである。
本発明の要部は、特に、従来より接合が困難とされていた上記の双方の素子部の接合を確実に行なえるようにするとともに、接合中間層そのもの自体が高い抵抗率を有し信頼性に優れた接合中間層の仕様の設定にある。
本発明の要部である接合中間層の仕様設定の説明をする前に、複合積層型電子部品の一例の全体構成の説明を図1〜図2を参照しつつ説明する。なお、図示されている例はあくまでもバリスタ素子部とインダクタ素子部を接合する状態を模式的に示すためのものであり、これにチップコンデンサ等をさらに積層付加するようにモディファイした部品としてもよい。
図1は、複合積層型電子部品を示す斜視図である。図2は、複合積層型電子部品の積層構造を分かりやすく説明するための積層体の分解斜視図である。
複合積層型電子部品100は、図1に示されるように、略直方体形状の積層体1を備えており、積層体1により積層型電子部品100の本体が構成される。積層体1は、それぞれ対向する一対の側面9a,9bと、一対の側面9c,9dと、一対の上面9e及び底面9fとを有し、これらの各面9a〜9fにより略直方体形状を呈している。なお、底面9fは、複合積層型電子部品100が外部基板に実装されたときに、当該外部基板に対向する面である。
また、複合積層型電子部品100は、積層体1の側面9a上に形成された入力端子(第1の端子電極)3と、側面9b上に形成された出力端子(第2の端子電極)5と、側面9c,9d上に形成された一対のグランド端子(第3の端子電極)7とを備えている。入力端子3は、側面9aの全面を覆い、更にその一部が各面9c〜9f上に回りこんで形成されている。出力端子5は、側面9bの全面を覆い、更にその一部が各面9c〜9f上に回り込んで形成されている。各グランド端子7は、積層体1の積層方向に帯状に伸びると共に、更にその両端部が上面9e及び底面9fに回り込んで形成されている。
本発明における複合積層型電子部品100は、図2に示されるように積層体1の構成部材としてバリスタ素子部10と、インダクタ素子部20とを有している。
〔バリスタ素子部10についての説明〕
まず、バリスタ素子部10の構成について説明する。バリスタ素子部10は、いわゆる内部電極であるホット電極B1、グランド電極B2及びそれらの導出部B1a,B2aがそれぞれ形成されたバリスタ用グリーンシートA2,A3を含む複数(本第1実施形態では4枚)のバリスタ用グリーンシートA1〜A4が積層されることにより構成される。ホット電極B1は信号用のバリスタ電極であり、グランド電極B2は接地用のバリスタ電極である。
実際の複合積層型電子部品100は、バリスタ用グリーンシートA1〜A4間の境界が視認できない程度に一体化されている。バリスタ用グリーンシートA1〜A4は、焼成されることによりバリスタ層として機能する。
バリスタ用グリーンシートA1〜A4は、例えばZnO、Co34、Pr611、CaCO3、SiO2の混合紛を原料としたスラリーをドクターブレード法によってフィルム上に塗布することで形成される。このバリスタ用グリーンシートA1〜A4の組成により、印加される電圧に対して抵抗値が非直線的に変化する電圧非直線性が発現することとなる。また、バリスタ用グリーンシートA1〜A4の厚みは、例えば30μm程度である。なお、バリスタ用グリーンシートA1〜A4の組成については後に詳述する。
バリスタ用グリーンシートと電極との関係についてさらに詳述する。バリスタ用グリーンシートA2の表面には、ホット電極B1及び導出部B1aがそれぞれ形成されており、ホット電極B1は、バリスタ用グリーンシートA2よりも一回り小さな略長方形状を呈している。ホット電極B1には、一方の短辺の中央部に導出部B1aが一体的に形成されている。ホット電極B1の導出部B1aは、略矩形状を呈しており、バリスタ用グリーンシートA2の縁に引き出され、その端部がバリスタ用グリーンシートA2の端面に露出している。このため、ホット電極B1の導出部B1aは、入力端子3に電気的に接続される。
バリスタ用グリーンシートA3の表面には、グランド電極B2及び導出部B2aがそれぞれ形成されている。グランド電極B2は、バリスタ用グリーンシートA3よりも一回り小さな略長方形状を呈している。グランド電極B2には、両短辺の中央部に一対の導出部B2aがそれぞれ一体的に形成されている。グランド電極B2の導出部B2aは、略矩形状を呈しており、バリスタ用グリーンシートA3の縁に引き出され、その端部がバリスタ用グリーンシートA3の端面に露出している。このため、グランド電極B2の導出部B2aは、各グランド端子7にそれぞれ接続されることとなる。
以上のように、各バリスタ用グリーンシートA1〜A4が積層され、ホット電極B1とグランド電極B2とがバリスタ用グリーンシートA2を挟むことで、バリスタVが構成される。なお、ホット電極B1、グランド電極B2及び各導出部B1a,B2aは、それぞれ例えば、Pdを主成分とするペーストをバリスタ用グリーンシートA2,A3にスクリーン印刷することにより形成される。ホット電極B1、グランド電極B2及び導出部B1a,B2aの厚みは、例えば5μm程度に設定される。
〔インダクタ素子部20についての説明〕
次いで、インダクタ素子部20の一つの構成例について説明する。インダクタ素子部20は、フェライト層と内部導体を有するインダクタ素子部と、内部導体である導体パターンB3〜B13を備えるインダクタ用グリーンシートA6〜A11を含む複数(本第1実施形態では7枚)のインダクタ用グリーンシート(フェライト層)A5〜A12が積層されることにより構成される。
実際の複合積層型電子部品100は、インダクタ用グリーンシートA5〜A12間の境界が視認できない程度に一体化されている。インダクタ用グリーンシートA5〜A12は、焼成されることにより絶縁層として機能する。
インダクタ用グリーンシートA5〜A12は、電気絶縁性を有する絶縁体である。
本発明におけるインダクタ用グリーンシートA5〜A12は、非磁性ないし磁性のフェライトを原料としたスラリーをドクターブレード法によりフィルム上に塗布することで形成される。インダクタ用グリーンシートA5〜A12の厚みは、例えば20μm程度とされる。
インダクタ用グリーンシートA6の表面には、各導体パターンB3,B8が互いに所定の間隔を有した状態でインダクタ用グリーンシートA6の長手方向に並設されている。各導体パターンB3,B8は、互いに電気的に絶縁されている。各導体パターンB3,B8は、それぞれコイル形成の略1/2ターンに相当し、略L字状に形成されている。各導体パターンB3,B8の一端には、導出部B3a,B8aがそれぞれ一体的に形成されている。各導体パターンB3,B8の導出部B3a,B8aは、インダクタ用グリーンシートA6の縁にそれぞれ引き出され、各端部がインダクタ用グリーンシートA6の端面にそれぞれ露出している。このため、導出部B3aは入力端子3と電気的に接続され,導出部B8aは出力端子5と電気的に接続されることとなる。
各導体パターンB3,B8の他端は、インダクタ用グリーンシートA6を厚み方向に貫通して形成されたスルーホール電極C1,C6と電気的に接続されている。このため、各導体パターンB3,B8は、積層体1が積層された状態で、スルーホール電極C1,C6を介して対応する各導体パターンB4,B9の一端とそれぞれ電気的に接続される。
インダクタ用グリーンシートA7の表面には、各導体パターンB4,B9が互いに所定の間隔を有した状態でインダクタ用グリーンシートA7の長手方向に並設されている。各導体パターンB4,B9は、互いに電気的に絶縁されている。各導体パターンB4,B9は、それぞれコイル形成の略3/4ターンに相当し、略U字状に形成されている。
各導体パターンB4,B9の一端には、積層体1が積層された状態で各スルーホール電極C1,C6と電気的に接続される領域がそれぞれ含まれている。各導体パターンB4,B9の他端は、インダクタ用グリーンシートA7を厚み方向に貫通して形成された各スルーホール電極C2,C7とそれぞれ電気的に接続されている。このため、各導体パターンB4,B9は、積層体1が積層された状態で、各スルーホール電極C2,C7を介して対応する各導体パターンB5,B10の一端とそれぞれ電気的に接続される。
インダクタ用グリーンシートA8の表面には、各導体パターンB5,B10が互いに所定の間隔を有した状態でインダクタ用グリーンシートA8の長手方向に並設されている。各導体パターンB5,B10は、互いに電気的に絶縁されている。各導体パターンB5,B10は、それぞれコイル形成の略3/4ターンに相当し、略C字状に形成されている。各導体パターンB5,B10の一端には、積層体1が積層された状態で各スルーホール電極C2,C7と電気的に接続される領域がそれぞれ含まれている。各導体パターンB5,B10の他端は、インダクタ用グリーンシートA8を厚み方向に貫通して形成された各スルーホール電極C3,C8とそれぞれ電気的に接続されている。このため、各導体パターンB5,B10は、積層体1が積層された状態で、各スルーホール電極C3,C8を介して対応する各導体パターンB6,B11の一端とそれぞれ電気的に接続される。
インダクタ用グリーンシートA9の表面には、各導体パターンB6,B11が互いに所定の間隔を有した状態でインダクタ用グリーンシートA9の長手方向に並設されている。各導体パターンB6,B11は、互いに電気的に絶縁されている。各導体パターンB6,B11は、それぞれコイル形成の略3/4ターンに相当し、略U字状に形成されている。各導体パターンB6,B11の一端には、積層体1が積層された状態で各スルーホール電極C3,C8と電気的に接続される領域がそれぞれ含まれている。各導体パターンB6,B11の他端は、インダクタ用グリーンシートA9を厚み方向に貫通して形成された各スルーホール電極C4,C9とそれぞれ電気的に接続されている。このため、各導体パターンB6,B11は、積層体1が積層された状態で、各スルーホール電極C4,C9を介して対応する各導体パターンB7,B12の一端とそれぞれ電気的に接続される。
インダクタ用グリーンシートA10の表面には、各導体パターンB7,B12が互いに所定の間隔を有した状態でインダクタ用グリーンシートA10の長手方向に並設されている。各導体パターンB7,B12は、互いに電気的に絶縁されている。各導体パターンB7,B12は、それぞれコイル形成の略1/2ターンに相当し、略C字状に形成されている。各導体パターンB7,B12の一端には、積層体1が積層された状態で各スルーホール電極C4,C9と電気的に接続される領域がそれぞれ含まれている。各導体パターンB7,B12の他端は、インダクタ用グリーンシートA10を厚み方向に貫通して形成された各スルーホール電極C5,C10とそれぞれ電気的に接続されている。このため、各導体パターンB7,B12は、積層体1が積層された状態で、各スルーホール電極C5,C10を介して対応する導体パターンB13の各端部とそれぞれ電気的に接続される。
以上のように、各インダクタ用グリーンシートA5〜A11が積層され、各導体パターンB3〜B7が各スルーホール電極C1〜C4を介して相互に電気的に接続されることにより、1つのコイルが構成されることとなる。また、各導体パターンB8〜B12が各スルーホール電極C6〜C9を介して相互に電気的に接続されることにより、もう1つのコイルが構成されることとなる。
インダクタ用グリーンシートA11の表面には、導体パターンB13がインダクタ用グリーンシートA11の長手方向に伸びて、略I字状に形成されている。導体パターンB13の両端に対応する位置には、積層体1が積層された状態で各スルーホール電極C5,C10と電気的に接続される領域がそれぞれ含まれている。これにより、2つのコイルが直列に電気的に接続される。
なお、導体パターンB3〜B13及びスルーホール電極C1〜C11は、それぞれ例えば、Pdを主成分とするペーストをインダクタ用グリーンシートA6〜A11にスクリーン印刷することによって形成される。導体パターンB3〜B13の厚みは、例えば14μm程度とされる。
接合中間層についての説明
バリスタ素子部10と、インダクタ素子部20との間には、これらの素子部を接合させるための接合中間層50が介在される。
接合中間層50は、もっともシンプルな形態として1層から構成することもできるが、好ましくは積層数N=2〜6層、より好ましくはN=3〜5層の積層体構造(図1にはN=3の場合が例示されている)から構成するのが良い。積層数N=2以上の多層の場合、個々の層が本発明のクレーム範囲を満たすように設定される。なお、Nの上限に特に制限はないが、Nが多くなるにつれて準備しておかなければならない接合膜の配合組成数が増えてしまう。
接合中間層50は、主成分として酸化亜鉛(ZnO)と、副成分として酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種とを含んでいる。
主成分としての酸化亜鉛はZnO換算で、70〜98モル%、好ましくは80〜97モル%含有される。また、副成分としての酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種は、MgO、CaO、SrO、BaO換算の総和量として2〜30モル%、好ましくは3〜20モル%含有される。
上記範囲を外れて副成分の含有割合が多くなりすぎると、熱膨張率が大きくなり過ぎるという傾向が生じるという不都合がある。この一方で、上記範囲を外れて副成分の含有割合が少なくなりすぎると、線膨張率の調整が不十分となったり、高抵抗化に対して十分な効果が得られなくなるという傾向が生じるという不都合がある。なお、酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウム等の副成分の添加は、主として線膨張率を調整することを目的として行なわれる。
上記のごとく副成分の含有総和量(モル%)を求めるに際して、酸化マグネシウムはMgOで換算され、酸化カルシウムはCaOで換算され、酸化ストロンチウムはSrOで換算され、および酸化バリウムはBaOで換算される。
本発明における接合中間層50においては、さらに、添加成分として酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウムのグループから選択された少なくとも1種(以下、「特定ランタノイド系酸化物」という場合がある)が含有される。
このような添加成分は、主成分の酸化亜鉛(ZnO)に対してPr611、La23、Nd23、Ce23、Sm23換算の総和量で0.2〜5.0wt%含有され、より好ましくは0.5〜2.0wt%含有される。上記の特定ランタノイド系酸化物の中では、特に、酸化プラセオジムを用いるのがよい。
上記特定ランタノイド系酸化物の含有率が0.2wt%未満となると、高抵抗化に対して十分な効果が得られなくなるという不都合が生じる傾向がある。この一方で、上記特定ランタノイド系酸化物の含有率5.0wt%を超えると、抵抗の改善効果が飽和してしまい、添加量を増やしても材料コストが高くなってしまうという不都合が生じる傾向がある。酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウム等の添加は、抵抗率を調整することを主目的として行なわれる。
本発明における接合中間層50は、上述したように組成の異なる第1番目から第N番目までのN層の接合膜を積層することにより構成されることが望ましい(図2の例では3層の接合層A20〜A22が例示されている)。また、本発明における接合中間層50を構成するN層の接合膜には、以下ような接合界面における線膨張率の設定を行うことが望ましい。
すなわち、インダクタ素子部20のいわゆる素地の主要部をなすフェライト層と、これに接する第1番目の接合膜との相互の線膨張率の差が1(ppm/K)以内(特に、好ましくは0.6(ppm/K)以内)であり、それ以外のN−1箇所の接合界面を構成する隣接する接合膜同士の相互の線膨張率の差が2(ppm/K)以内(特に、好ましくは1(ppm/K)以内)であり、バリスタ素子部10の素地の主要部をなすバリスタ層と、これに接する第N番目の接合膜との相互の線膨張率の差が2(ppm/K)以内(特に、好ましくは1(ppm/K)以内)となるように構成することが望ましい。このように規定される所望の線膨張率の差が得られない時には、接合中間層50を薄層化させつつ、しかもインダクタ素子部20とバリスタ素子部10をクラックの発生なしに確実に接合・一体化させることが困難となる傾向が生じる。
このような理由から接合中間層を2以上の積層体構造から構成する場合には、インダクタ素子部に近づく位置にある層ほど、副成分である酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なく1種の含有率を高くなるように設定することが望ましい(主成分としてのZnOの含有率は下がる)。一方、バリスタ素子部に近づく位置にある層ほど、主成分としてのZnOの含有率が高くなるように設定することが望ましい。
また、接合中間層の厚さは、複合一体化焼結物のコンパクト化を図るためには出来るだけ薄いことが望ましく、その厚さは90〜400μm、好ましくは120〜270μmとされる。
インダクタ素子部のフェライト層の組成についての説明
本発明のインダクタ素子部のフェライト層は、例えばNi−Zn系の磁性フェライトや、非磁性のZn系フェライトから構成される。
Ni−Zn系の磁性フェライトとしては、例えば、酸化鉄がFe23換算で40〜50モル%、酸化ニッケルがNiO換算で10〜50モル%、酸化亜鉛がZnO換算で1〜35モル%含有されているものが例示される。このようなNi−Zn系フェライトは、ZnやFeの一部をCu、Mg、Mnの少なくとも1種で置換した組成としてもよい。さらに、添加成分として、SiO2、CaCO3、ZrO2、SnO2、TiO2、MoO3、Bi23、WO3、CoO等を1wt%程度含有していてもよい。
非磁性のZn系フェライトとしては、例えば、酸化鉄がFe23換算で40〜50モル%、酸化亜鉛がZnO換算で残部モル%含有されているものが例示される。このような非磁性のZn系フェライトは、ZnまたはFeの一部をNi、Mg、Mn、Cuの少なくとも1種で置換した組成としてもよい。この場合、通常、Ni、Mg、Mn、Cuの置換は10モル%以内とされる。さらに、添加成分として、SiO2、CaCO3,ZrO2、SnO2、TiO2、MoO3、Bi23、WO3、CoO等を1wt%程度含有していてもよい。
バリスタ素子部のバリスタ層の組成についての説明
バリスタ層は、その主成分であるZnOが、95モル%以上、特に95〜98モル%含有される。さらに、Co,Pr等が副成分として含有される。
次に、図1および図2に示される複合積層型電子部品100作製方法について説明する。まず、バリスタ用グリーンシートA1〜A4、インダクタ用グリーンシートA5〜A12、および接合中間層としての各接合膜グリーンシートA20〜A22を用意する。
次に、各インダクタ用グリーンシートA6〜A11の所定の位置、すなわちスルーホール電極C1〜C10を形成する予定位置に、レーザー加工等によってスルーホールを形成する。
次に、バリスタ用グリーンシートA2,A3にそれぞれホット電極B1、グランド電極B2及び導出部B1a,B2aを形成する。また、インダクタ用グリーンシートA6〜A11にそれぞれ導体パターンB3〜B13及び導出部B3a,B8aを形成する。さらに、各スルーホール電極C1〜C10形成する。
次に、各バリスタ用グリーンシートA1〜A4、各インダクタ用グリーンシートA5〜A12、及び接合中間層としての各接合膜グリーンシートA20〜A22を、図2に示された順序にて積層して圧着し、チップ単位に切断した後に所定温度(例えば、1100〜1200℃)にて焼成する。
これにより、各グリーンシート間の境界が視認できない程度に一体化され、積層体1が形成されることとなる。
次に、この積層体1に入力端子3、出力端子5及びグランド端子7を形成する。これにより、積層型電子部品E1が形成されることとなる。入力端子3、出力端子5及びグランド端子7は、積層体1の側面9a〜9dに銀を主成分とする電極ペーストをそれぞれ転写した後に所定温度(例えば、600〜700℃)にて焼き付け、更に電気めっきを施すことにより、形成される。電気めっきには、NiとSn、CuとNiとSn、NiとAu、NiとPdとAu、NiとPbとAg、又はNiとAg等を用いることができる。
以下、本発明の具体的実施例を挙げて、本発明をさらに詳細に説明する。
[実験例1]
〔インダクタ素子部のNi−Zn系磁性フェライト層の形成材料の作製〕
Fe23が49モル%、NiOが36モル%、ZnOが15モル%となるように秤量した。この秤量物に純水を加えてボールミルで24時間混合してスラリーを形成した。
このスラリーをろ過、乾燥させて造粒した後、900℃の温度で2時間仮焼きした。
次いで、仮焼き物に純水を加えてさらに微粉砕した。
次いで、得られた微粉末をろ過、乾燥させた後、有機バインダーとともに溶媒中に分散させてスラリーを形成した。
この後、このスラリーからドクターブレード法により厚さ20μmのフェライトシートを作製した。
〔バリスタ素子部のバリスタ層形成材料の作製〕
主成分であるZnOが97モル%、Co34が1モル%、Pr611が1モル%、CaCO3が0.5モル%、およびSiO2が0.5モル%となるように秤量した。この秤量物を有機バインダーとともに溶媒中に分散させてスラリーを形成した。
この後、このスラリーからドクターブレード法により厚さ30μmのバリスタ用グリーンシートを作製した。
〔接合中間層を構成する接合膜の作製〕
接合中間層の仕様を決めるために、まず最初に下記の要領で、単層である接合中間層そのものの物性を確認するための中間材単層テストサンプルを作製した。複合積層型電子部品における端子間抵抗は、使用した中間材(接合中間層)の中で最も抵抗率が低い中間材の抵抗率と同等の値となるため、中間材単層テストサンプルでの抵抗率および線膨張率のデータが重要となる。
中間材単層テストサンプルの配合組成は下記表1に示される通りとした。
なお、中間材単層テストサンプルは、30μm厚さのシートを積層して厚さ約1mm程度とし、形状は1mm×0.5mmとした。このような中間材単層テストサンプルにおいては、内部導体の内蔵は行なわず、両端に端子電極のみを設置し、サンプルの端子間抵抗を容量法で測定した。さらに線膨張率αも求めた。結果を下記表1に示した。
Figure 2007242986
Figure 2007242986
次いで、上記表1の中間材単層テストサンプルの中から好適な組み合わせになると思われる3種を選定して、これらを3層積層して形成した接合中間層を用いて、フェライト層およびバリスタ層の接合実験を行った。
すなわち、上記組成からなる厚さ20μmのフェライト層を18枚、下記に示される接合中間層、および上記組成からなる厚さ30μmのバリスタ層を10枚積層し、積層方向に100MPaの圧力を加えて圧着し、積層体を形成した。次いで、この積層体を所定の寸法にカットした後、このものを1150℃で1時間焼成して焼結体サンプルを作製した。なお、内部電極や内部導体は、積層体の形成前に、予め所定の導体ペーストを塗設することにより形成されており、さらには外部電極は積層体を形成した後に所定の導体ペーストを塗設することにより形成させた。
〔接合中間層の構成〕
上記表1におけるサンプルNo.6の組成からなる接合膜グリーンシート(厚さ30μm)と、サンプルNo.7の組成からなる接合膜グリーンシート(厚さ30μm)と、サンプルNo.8の組成からなる接合膜グリーンシート(厚さ30μm)とを組み合わせて、3層の積層体とした。フェライト層側から順次、線膨張率の高い接合膜グリーンシートを配置して3層の積層体とした。
このようにして形成した複合積層型電子部品について、両端子間の絶縁抵抗を容量法にて測定したところ、双方の素子間の絶縁性は全く問題が生じなかった。また、素子間の接合性についても全く問題は生じなかった。
[実験例2]
上記実験例1におけるインダクタ素子部のNi−Zn系磁性フェライト層の形成材料を以下のZnフェライトに変えた。
すなわち、Fe23が49モル%、ZnOが51モル%となるように秤量した。それ以外は、上記実験例1と同様にしてZnフェライト層を作製し、上記実験例1と同様な実験を行ったところ、双方の素子間の絶縁性は全く問題が生じなかった。また、素子間の接合性についても全く問題は生じなかった。
[実験例3]
上記実験例1におけるインダクタ素子部のNi−Zn系磁性フェライト層の形成材料を以下のZnフェライトに変えた。
Fe23が48モル%、ZnOが51モル%、Mn23が1モル%となるように秤量した。それ以外は、上記実験例1と同様にしてZnフェライト層を作製し、上記実験例1と同様な実験を行ったところ、双方の素子間の絶縁性は全く問題が生じなかった。また、素子間の接合性についても全く問題は生じなかった。
[実験例4]
上記実験例1における接合中間層(3層積層体)を下記の5層積層体の接合中間層に変えた。
・サンプルNo.6の組成からなる接合膜グリーンシート(厚さ20μm)
・サンプルNo.24の組成からなる接合膜グリーンシート(厚さ20μm)
・サンプルNo.25の組成からなる接合膜グリーンシート(厚さ20μm)
・サンプルNo.26の組成からなる接合膜グリーンシート(厚さ20μm)
・サンプルNo.27の組成からなる接合膜グリーンシート(厚さ20μm)
それ以外は、上記実験例1と同様にして上記実験例1と同様な実験を行ったところ、双方の素子間の絶縁性は全く問題が生じなかった。また、素子間の接合性についても全く問題は生じなかった。
本発明の複合積層型電子部品は、幅広く各種の電気部品産業に利用できる。
図1は、複合積層型電子部品を示す斜視図である。 図2は、複合積層型電子部品の積層構造を分かりやすく説明するための積層体の分解斜視図である。 図3は、接合中間層を構成する接合膜の数Nを3として具体的な接合状態を説明するための断面図である。
符号の説明
1…積層体
10…バリスタ素子部
20…インダクタ素子部
50…接合中間層
100…複合積層型電子部品

Claims (8)

  1. バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層であって、
    前記接合対象であるフェライト層は、フェライトからなり、
    前記接合対象であるバリスタ層は、その主成分がZnOからなり、
    前記接合中間層は、主成分として酸化亜鉛を含有し、副成分として酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種を含有し、さらに、添加成分として酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウムのグループから選択された少なくとも1種を含有してなることを特徴とする接合中間層。
  2. 前記接合中間層は、主成分として酸化亜鉛をZnO換算で70〜98モル%含有し、副成分として酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種をMgO、CaO、SrO、BaO換算の総和量として2〜30モル%含有し、さらに、添加成分として酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウムのグループから選択された少なくとも1種を主成分の酸化亜鉛(ZnO)に対してPr611、La23、Nd23、Ce23、Sm23換算の総和量で0.2〜5.0wt%含有してなる請求項1に記載の接合中間層。
  3. 厚さが、90〜400μmである請求項1または請求項2に記載の接合中間層。
  4. バリスタ層と内部電極を有するバリスタ素子部と、フェライト層と内部導体を有するインダクタ素子部と、これらの双方の素子部を接合するために介在される接合中間層とを有する複合積層型電子部品であって、
    前記フェライト層は、フェライトからなり、
    前記バリスタ層は、その主成分がZnOからなり、
    前記接合中間層は、主成分として酸化亜鉛を含有し、副成分として酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種を含有し、さらに、添加成分として酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウムのグループから選択された少なくとも1種を含有してなることを特徴とする複合積層型電子部品。
  5. 前記接合中間層は、主成分として酸化亜鉛をZnO換算で70〜98モル%含有し、副成分として酸化マグネシウム、酸化カルシウム、酸化ストロンチウム、および酸化バリウムのグループから選択された少なくとも1種をMgO、CaO、SrO、BaO換算の総和量として2〜30モル%含有し、さらに、添加成分として酸化プラセオジム、酸化ランタン、酸化ネオジム、酸化セリウム、および酸化サマリウムのグループから選択された少なくとも1種を主成分の酸化亜鉛(ZnO)に対してPr611、La23、Nd23、Ce23、Sm23換算の総和量で0.2〜5.0wt%含有してなる請求項5に記載の複合積層型電子部品。
  6. 前記接合中間層は、n=2〜6層の積層体であり、バリスタ素子部に近づく位置にある層ほど、前記酸化亜鉛(ZnO)の含有率を高めてなる請求項4または請求項5に記載の複合積層型電子部品。
  7. 前記接合中間層は、その厚さが、90〜400μmである請求項4ないし請求項6のいずれかに記載の複合積層型電子部品。
  8. 前記バリスタ層は、その主成分であるZnOが95〜98モル%含有されてなる請求項4ないし請求項7のいずれかに記載の複合積層型電子部品。
JP2006065245A 2006-03-10 2006-03-10 接合中間層および複合積層型電子部品 Pending JP2007242986A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006065245A JP2007242986A (ja) 2006-03-10 2006-03-10 接合中間層および複合積層型電子部品

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006065245A JP2007242986A (ja) 2006-03-10 2006-03-10 接合中間層および複合積層型電子部品

Publications (1)

Publication Number Publication Date
JP2007242986A true JP2007242986A (ja) 2007-09-20

Family

ID=38588218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006065245A Pending JP2007242986A (ja) 2006-03-10 2006-03-10 接合中間層および複合積層型電子部品

Country Status (1)

Country Link
JP (1) JP2007242986A (ja)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196113A (ja) * 1988-02-01 1989-08-07 Murata Mfg Co Ltd 複合電子部品用焼結体
JPH04284610A (ja) * 1991-03-13 1992-10-09 Tdk Corp 複合積層部品
JPH09283339A (ja) * 1996-04-16 1997-10-31 Murata Mfg Co Ltd 複合インダクタ
JPH10125557A (ja) * 1996-10-18 1998-05-15 Tdk Corp 積層型複合機能素子およびその製造方法
JPH11243034A (ja) * 1998-02-25 1999-09-07 Ngk Insulators Ltd 電子部品用接合剤、電子部品および電子部品の製造方法
JPH11265807A (ja) * 1998-03-16 1999-09-28 Tdk Corp セラミックス複合積層部品
JP2005203723A (ja) * 2003-10-24 2005-07-28 Kyocera Corp ガラスセラミック基板およびその製造方法
JP2006041081A (ja) * 2004-07-26 2006-02-09 Mitsubishi Materials Corp 複合コモンモードチョークコイル及びその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196113A (ja) * 1988-02-01 1989-08-07 Murata Mfg Co Ltd 複合電子部品用焼結体
JPH04284610A (ja) * 1991-03-13 1992-10-09 Tdk Corp 複合積層部品
JPH09283339A (ja) * 1996-04-16 1997-10-31 Murata Mfg Co Ltd 複合インダクタ
JPH10125557A (ja) * 1996-10-18 1998-05-15 Tdk Corp 積層型複合機能素子およびその製造方法
JPH11243034A (ja) * 1998-02-25 1999-09-07 Ngk Insulators Ltd 電子部品用接合剤、電子部品および電子部品の製造方法
JPH11265807A (ja) * 1998-03-16 1999-09-28 Tdk Corp セラミックス複合積層部品
JP2005203723A (ja) * 2003-10-24 2005-07-28 Kyocera Corp ガラスセラミック基板およびその製造方法
JP2006041081A (ja) * 2004-07-26 2006-02-09 Mitsubishi Materials Corp 複合コモンモードチョークコイル及びその製造方法

Similar Documents

Publication Publication Date Title
KR100811731B1 (ko) 비자성 Zn 페라이트 및 이를 이용한 복합 적층형 전자부품
JP4246716B2 (ja) 積層型フィルタ
KR101013017B1 (ko) 배리스터
KR102076153B1 (ko) 적층형 커패시터
KR101994734B1 (ko) 적층형 전자부품 및 그 제조 방법
JP2008305844A (ja) 積層セラミックコンデンサ及びその製造方法
JP2006216636A (ja) 複合積層型電子部品
US8508325B2 (en) Chip varistor and chip varistor manufacturing method
JP2006245258A (ja) 複合積層型電子部品
US7995326B2 (en) Chip-type electronic component
CN113053620B (zh) 层叠线圈部件
JP2007201143A (ja) 接合中間層および複合積層型電子部品
JP2010238882A (ja) バリスタ材料、バリスタ素体及び複合積層型電子部品
JP2006216635A (ja) 複合積層型電子部品
JP2007242986A (ja) 接合中間層および複合積層型電子部品
JP3758464B2 (ja) 積層電子部品
JP2021108325A (ja) 積層コイル部品
US7719387B2 (en) Multilayer filter composed of varistor section and inductor section
CN218826459U (zh) 电子部件以及线圈部件
JP2904664B2 (ja) 積層lcフィルタ部品
KR20180078190A (ko) 복합 소자의 제조 방법, 이에 의해 제조된 복합 소자 및 이를 구비하는 전자기기
JP2005183593A (ja) 接合型電圧依存性抵抗器およびその製造方法
JP2008270391A (ja) 積層型チップバリスタおよびその製造方法
JPH0613206A (ja) 積層型バリスタ
JP3078375B2 (ja) 積層セラミックコンデンサ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090109

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110308

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110322

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110712