KR100811731B1

KR100811731B1 - 비자성 Ｚｎ 페라이트 및 이를 이용한 복합 적층형 전자부품

Info

Publication number: KR100811731B1
Application number: KR1020060090415A
Authority: KR
Inventors: 히데노부 우메다; 유키오 다카하시
Original assignee: 티디케이가부시기가이샤
Priority date: 2005-09-29
Filing date: 2006-09-19
Publication date: 2008-03-11
Also published as: KR20070036666A; JP2007091538A; EP1770074A2; JP2007091539A; US20070071986A1; CN101017728A

Abstract

본 발명에서는 산화 철과 산화 아연으로 이루어지는 비자성 Zn 페라이트의 Fe²⁺의 함유량을 규정하도록 페라이트를 구성하거나, 혹은 산화 철과 산화 아연을 주 성분으로 하는 비자성 Zn 페라이트에 산화 망간, 산화 니켈 및 산화 마그네슘의 그룹으로부터 선택된 적어도 1종의 금속 산화물을 소정량 함유시켜 페라이트를 구성하도록 하였으므로, Cu를 함유시키지 않고 높은 저항율을 갖는 비자성 Zn 페라이트를 얻을 수 있다.

산화 철, 산화 아연, 비자성 Zn 페라이트, 배리스터층, 내부 전극, 배리스터 소자부, 페라이트층, 인덕터 소자부, 접합 중간층, 복합 적층형 전자 부품

Description

비자성 Ｚｎ 페라이트 및 이를 이용한 복합 적층형 전자 부품{NONMAGNETIC Zn-FERRITE AND COMPOSITE MULTILAYER TYPE ELECTRONIC PART USING THE SAME}

도 1은 복합 적층형 전자 부품을 도시한 사시도이고,

도 2는 복합 적층형 전자 부품의 적층 구조를 이해하기 쉽게 설명하기 위한 적층체의 분해 사시도이다.

본 발명은 예컨대 페라이트-배리스터 복합 부품에 사용되는 비자성 Zn 페라이트 및 이를 이용한 복합 적층형 전자 부품에 관한 것이다.

컴퓨터 기기 등에서는 기기 스스로 노이즈를 발생시키지 않도록, 그리고 외부로부터 기기 안으로 노이즈를 침입시키지 않도록 회로 기판의 입출력부나 회로 도중에 페라이트 칩이나 콘덴서 칩이나 배리스터 등이 조립되어 들어가 있다.

그러나, 적층형 배리스터, 인덕터(페라이트 칩), 콘덴서 칩 등의 많은 부품을 회로 기판에 부가하면, 이들 부품이 기판 면적을 많이 점유하게 되어 실장 스페이스가 확대되어 버리는 문제가 있다. 또한 부품 수가 늘어남으로써 비용 증가라는 문제가 발생하게 된다.

이러한 문제에 대하여 각 소자 칩을 서로 접합시킨 상태에서 일체화 소결시켜 복합 부품을 만들어 부품의 컴팩트화, 실장 스페이스의 삭감화 등을 도모하는 시도가 이루어지고 있다.

인덕터(페라이트 칩)의 소지 재료로서 비자성 페라이트가 사용되는 경우가 있다. 이 경우에는 이른바 공심 코일이 형성된 인덕터 구조가 된다. 이와 같이 공심 코일을 구성하는 인덕터는 심체가 비자성이기 때문에 코일을 많이 감을 필요가 있는데, 보다 높은 주파수 영역까지 양호한 특성을 나타낸다는 장점이 있다.

비자성 페라이트로는 Fe₂O₃와 ZnO만을 포함하는 Zn 페라이트가 대표적이며, 또한 저온 소결을 가능하게 하기 위하여 CuO의 첨가가 일반적으로 이루어지고 있다(예컨대 일본 특허 공개 평 1-158706호 공보).

나아가, 본원과 관련이 있는 것으로 사료되는 선행 기술로서 일본 특허 공개 2004-339016호 공보를 들 수 있다. 일본 특허 공개 2004-339016호 공보에 의하면, Fe₂O₃와 Cu0와 ZnO를 포함하는 페라이트의 조성에 대하여 첨가물로서 산화 티타늄을 첨가함으로써 CuO나 ZnO의 석출을 억제할 수 있고, 안정된 고절연 저항을 갖는 비자성 페라이트가 얻어진다고 되어 있다.

그러나, Cu를 함유하는 비자성 Zn 페라이트를 소지 재료로 하여 인덕터(페라이트 칩)를 구성하고, 이 인덕터와 배리스터를 일체화 소결시킨 경우에는 인덕터 소지 중에 함유되는 Cu가 배리스터 소자 측으로 확산 이행해 가서 배리스터 특성이 열화된다는 문제가 발생한다.

또한 비자성 Zn 페라이트로부터 Cu를 제거한 경우에는, 첨가물로서 산화 티타늄을 첨가하였다고 해도, 제품으로서 확보해야 할 높은 저항율을 얻을 수 없다는 문제가 발생한다.

이러한 실상 하에 본 발명은 창안된 것으로서, 그 목적은 Cu를 함유시키지 않고 높은 저항율을 얻을 수 있는 비자성 Zn 페라이트를 제공하는 데 있다.

이러한 과제를 해결하기 위하여, 본 발명은, 산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 나머지가 산화 아연(ZnO 환산)으로 이루어지는 비자성 Zn 페라이트로서, Fe²⁺의 함유량이 1wt% 이하이도록 구성된다.

또한 본 발명의 비자성 Zn 페라이트의 바람직한 태양으로서, Fe²⁺의 함유량은 0.1∼0.6wt%이도록 구성된다.

또한 본 발명의 비자성 Zn 페라이트의 바람직한 태양으로서, P(인)의 함유량이 100wtppm 이하이도록 구성된다.

또한 본 발명의 비자성 Zn 페라이트의 바람직한 태양으로서, P(인)의 함유량이 5∼50wtppm이도록 구성된다.

본 발명은 배리스터층과 내부 전극을 갖는 배리스터 소자부와, 페라이트층과 내부 도체를 갖는 인덕터 소자부를 직접 또는 접합 중간층을 사이에 두고 접합하여 이루어지는 복합 적층형 전자 부품으로서, 상기 페라이트층은 산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 나머지가 산화 아연(ZnO 환산)으로 이루어지는 비자성 Zn 페라이트이며, 상기 비자성 Zn 페라이트 중의 Fe²⁺의 함유량이 1wt% 이하이도록 구성된다.

또한 본 발명의 복합 적층형 전자 부품의 바람직한 태양으로서, 비자성 Zn 페라이트 중의 Fe²⁺의 함유량이 0.1∼0.6wt%이도록 구성된다.

또한 본 발명의 복합 적층형 전자 부품의 바람직한 태양으로서, 비자성 Zn 페라이트 중의 P(인)의 함유량이 100wtppm 이하이도록 구성된다.

또한 본 발명의 복합 적층형 전자 부품의 바람직한 태양으로서, 비자성 Zn 페라이트 중의 P(인)의 함유량이 5∼50wtppm이도록 구성된다.

또한 본 발명의 복합 적층형 전자 부품의 바람직한 태양으로서, 상기 배리스터층은 그 주 성분이 ZnO로 이루어지도록 구성된다.

또한 본 발명의 복합 적층형 전자 부품의 바람직한 태양으로서, 상기 접합 중간층은 상기 페라이트층을 구성하는 조성 성분과 상기 배리스터층을 구성하는 산화 아연(ZnO)을 소정의 비율로 혼합함으로써 구성되어 이루어지도록 구성된다.

본 발명의 비자성 Zn 페라이트는 산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 산화 망간이 Mn₂O₃ 환산으로 0.05∼4.0 몰% 함유되며, 나머지가 산화 아연(ZnO 환산)으로 이루어지도록 구성된다.

본 발명의 비자성 Zn 페라이트는 산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 산화 니켈이 NiO 환산으로 0.7∼7.0 몰% 함유되며, 나머지가 산화 아연(ZnO 환산)으로 이루어지도록 구성된다.

본 발명의 비자성 Zn 페라이트는 산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 산화 마그네슘이 MgO 환산으로 0.7∼7.0 몰% 함유되며, 나머지가 산화 아연(ZnO 환산)으로 이루어지도록 구성된다.

본 발명의 비자성 Zn 페라이트는 상기 산화 마그네슘의 함유량의 일부를 산화 니켈로 치환하여 함유시켜 이루어지며, 해당 산화 니켈의 함유량(NiO 환산)과 산화 마그네슘의 함유량(MgO 환산)의 총합이 0.7∼7.0 몰%이도록 구성된다.

본 발명의 비자성 Zn 페라이트는 상기 산화 아연의 함유량의 일부를 산화 망간으로 치환하여 함유시켜 이루어지며, 해당 산화 망간의 함유량이 Mn₂O₃환산으로 0.05∼4.0 몰%이도록 구성된다.

본 발명은 배리스터층과 내부 전극을 갖는 배리스터 소자부와, 페라이트층과 내부 도체를 갖는 인덕터 소자부를 직접 또는 접합 중간층을 사이에 두고 접합하여 이루어지는 복합 적층형 전자 부품으로서, 상기 페라이트층은 상기 비자성 Zn 페라이트로부터 선택된 어느 하나로 구성된다.

이하, 본 발명을 실시하기 위한 최선의 형태에 대하여 상세하게 설명한다.

(1) 본원의 제1 그룹의 발명에 대한 상세한 설명

제1 그룹의 발명에 있어서 비자성 Zn 페라이트는 소정의 배합 조성의 산화 철과 산화 아연으로 이루어지고, Fe²⁺의 함유량을 1wt% 이하로 하여 구성되어 있다. 제1 그룹의 발명에 있어서 비자성 Zn 페라이트는 배리스터 소자와의 접합에 있어서 특성 열화의 요인이 되는 산화 구리를 포함하고 있지 않다.

이하, 구체적 태양에 대하여 설명한다.

본 발명에 있어서 비자성 Zn 페라이트는 산화 철이 Fe₂O₃환산으로 45∼49.7몰%(보다 바람직하게는 46.5∼49.5 몰%) 함유되고, 나머지가 산화 아연(ZnO 환산)으로 구성되어 있다. 그리고, 비자성 Zn 페라이트 중의 Fe²⁺의 함유량은 1wt% 이하, 특히 0.1∼0.6wt%가 된다.

산화 철이 Fe₂O₃환산으로 45 몰% 미만이 되면 소결이 진행되기 어려워져 저항율이 저하한다는 문제가 발생하는 경향이 있다. 그 한편으로, 산화 철이 Fe₂O₃환산으로 49.7 몰%를 초과하면 Fe²⁺양이 증가하여 저항율이 저하한다는 문제가 발생하는 경향이 있다.

비자성 Zn 페라이트 중의 Fe²⁺의 함유량이 1wt%를 초과하면 저항율이 저하된다는 문제가 발생하는 경향이 있다.

Fe²⁺의 함유량을 컨트롤하는 방법으로는, 배합이나 분쇄에 사용하는 이른바 미디어의 재료 선정을 충분히 고려하거나(예컨대 스틸 미디어 대신 ZrO₂ 미디어를 사용함), 낮은 소성 온도에서도 충분한 소결 밀도가 얻어지도록 재료 조성을 변경 하거나, 소성 전의 분말을 잘게 하는 것 등을 들 수 있다. 그 중에서도 제조 도중에서의 배합이나 분쇄에서 사용하는 미디어의 선정이 간편하고 효과적이다. Fe²⁺의 함유량의 측정은 소위 적정법이라는 방법으로 수행된다.

또한 본 발명에 있어서는, 비자성 Zn 페라이트 중의 인(P)의 함유량을 100wtppm 이하, 특히 5∼50ppm으로 하는 것이 바람직하다. 비자성 Zn 페라이트 중의 P의 함유량이 100wtppm을 초과하면 소결 밀도가 저하한다는 문제가 발생하는 경향이 있다. 비자성 Zn 페라이트 중의 인(P)의 측정은 형광 X선이나 ICP라는 방법을 따르면 된다.

본 발명에 있어서 비자성 페라이트의 제조 방법은 대략적으로 보면 공지의 제조 방법을 따르면 되지만, Fe²⁺의 함유량을 본원의 소정 범위로 컨트롤하기 위하여 배합이나 분쇄에 사용되는 미디어를 철 성분을 포함하지 않는 재료로 하는 것이 좋다. 예컨대 ZrO₂미디어를 적합한 예로 들 수 있다. 더 많은 구체적인 제조 방법은 후술하는 실시예를 참조하라.

이어서, 전술한 비자성 Zn 페라이트로 이루어지는 페라이트층과 내부 도체를 갖는 인덕터 소자부와, 배리스터층과 내부 전극을 갖는 배리스터 소자부를 접합하여 이루어지는 복합 적층형 전자 부품에 대하여 설명한다.

도 1∼도 2에는 복합 적층형 전자 부품의 일예의 전체 구성을 설명하기 위한 도면이 도시된다. 한편, 도시예는 어디까지나 배리스터 소자부와 인덕터 소자부를 접합하는 상태를 모식적으로 나타내기 위한 것이며, 여기에 칩 콘덴서 등을 더 적 층 부가하도록 변형한 부품으로 하여도 좋다.

도 1은 복합 적층형 전자 부품을 도시한 사시도이다. 도 2는 복합 적층형 전자 부품의 적층 구조를 이해하기 쉽게 설명하기 위한 적층체의 분해 사시도이다.

복합 적층형 전자 부품(100)은, 도 1에 도시한 바와 같이, 대략 직육면체 형상의 적층체(1)를 구비하고 있으며, 적층체(1)에 의해 적층형 전자 부품(100)의 본체가 구성된다. 적층체(1)는 각각 대향하는 한 쌍의 측면(9a, 9b)과, 한 쌍의 측면(9c, 9d)과, 한 쌍의 상면(9e) 및 바닥면(9f)를 가지며, 이들 각 면(9a∼9f)에 의해 대략 직육면체 형상을 이루고 있다. 한편, 바닥면(9f)은 복합 적층형 전자 부품(100)이 외부 기판에 실장되었을 때, 해당 외부 기판에 대향하는 면이다.

또한 복합 적층형 전자 부품(100)은 적층체(1)의 측면(9a) 상에 형성된 입력 단자(제1 단자 전극)(3)와, 측면(9b) 상에 형성된 출력 단자(제2 단자 전극)(5)와, 측면(9c, 9d) 상에 형성된 한 쌍의 그라운드 단자(제3 단자 전극)(7)를 구비하고 있다. 입력 단자(3)는 측면(9a) 전면을 덮으며, 아울러 그 일부가 각 면(9c∼9f) 상에 돌아서들어가 형성되어 있다. 출력 단자(5)는 측면(9b) 전면을 덮으며, 아울러 그 일부가 각 면(9c∼9f) 상에 돌아서들어가 형성되어 있다. 각 그라운드 단자(7)는 적층체(1)의 적층 방향으로 띠 형태로 연장됨과 함께, 아울러 그 양단부가 상면(9e) 및 바닥면(9f)에 돌아서들어가 형성되어 있다.

본 발명에 있어서 복합 적층형 전자 부품(100)은, 도 2에 도시한 바와 같이, 적층체(1)의 구성 부재로서 배리스터 소자부(10)와 인덕터 소자부(20)를 가지고 있다.

〔배리스터 소자부(10)에 대한 설명〕

먼저 배리스터 소자부(10)의 구성에 대하여 설명한다. 배리스터 소자부(10)는 이른바 내부 전극인 핫 전극(B1), 그라운드 전극(B2) 및 이들의 도출부(B1a, B2a)가 각각 형성된 배리스터용 그린 시트(A2, A3)를 포함하는 복수(본 실시 형태에서는 4장)의 배리스터용 그린 시트(A1∼A4)가 적층됨으로써 구성된다. 핫 전극(B1)은 신호용 배리스터 전극이고, 그라운드 전극(B2)은 접지용 배리스터 전극이다.

실제의 복합 적층형 전자 부품(100)은 배리스터용 그린 시트(A1∼A4) 사이의 경계를 알아볼 수 없을 정도로 일체화되어 있다. 배리스터용 그린 시트(A1∼A4)는 소성됨으로써 배리스터층으로서 기능한다.

배리스터용 그린 시트(A1∼A4)는, 예컨대 ZnO, Co₃O₄, Pr₆O₁₁, CaCO₃, SiO₂의 혼합 가루를 원료로 한 슬러리를 닥터 블레이드법에 의해 필름 상에 도포함으로써 형성된다. 이 배리스터용 그린 시트(A1∼A4)의 조성에 의해, 인가되는 전압에 대하여 저항값이 비직선적으로 변화되는 전압 비직선성이 발현되게 된다. 또한 배리스터용 그린 시트(A1∼A4)의 두께는 예컨대 30μm 정도이다. 한편, 배리스터용 그린 시트(A1∼A4)의 조성에 대해서는 나중에 상세하게 설명하기로 한다.

배리스터용 그린 시트와 전극의 관계에 대하여 더욱 상세하게 설명한다. 배리스터용 그린 시트(A2)의 표면에는 핫 전극(B1) 및 도출부(B1a)가 각각 형성되어 있으며, 핫 전극(B1)은 배리스터용 그린 시트(A2)보다 한 바퀴 작은 대략 직사각형 형상을 이루고 있다. 핫 전극(B1)에는 어느 한쪽의 단변의 중앙부에 도출부(B1a)가 일체로 형성되어 있다. 핫 전극(B1)의 도출부(B1a)는 대략 사각형상을 이루고 있으며, 배리스터용 그린 시트(A2)의 가장자리로 인출되어 그 단부가 배리스터용 그린 시트(A2)의 단면에 노출되어 있다. 따라서, 핫 전극(B1)의 도출부(B1a)는 입력 단자(3)에 전기적으로 접속된다.

배리스터용 그린 시트(A3)의 표면에는 그라운드 전극(B2) 및 도출부(B2a)가 각각 형성되어 있다. 그라운드 전극(B2)은 배리스터용 그린 시트(A3)보다 한 바퀴 작은 대략 직사각 형상을 이루고 있다. 그라운드 전극(B2)에는 양 단변의 중앙부에 한 쌍의 도출부(B2a)가 각각 일체로 형성되어 있다. 그라운드 전극(B2)의 도출부(B2a)는 대략 사각형상을 이루고 있으며, 배리스터용 그린 시트(A3)의 가장자리로 인출되어 그 단부가 배리스터용 그린 시트(A3)의 단면에 노출되어 있다. 따라서, 그라운드 전극(B2)의 도출부(B2a)는 각 그라운드 단자(7)에 각각 접속된다.

이상과 같이 각 배리스터용 그린 시트(A1∼A4)가 적층되고, 핫 전극(B1)과 그라운드 전극(B2)이 배리스터용 그린 시트(A2)를 사이에 끼움으로써 배리스터(V)가 구성된다. 한편, 핫 전극(B1), 그라운드 전극(B2) 및 각 도출부(B1a, B2a)는 각각 예컨대 Pd를 주 성분으로 하는 페이스트를 배리스터용 그린 시트(A2, A3)에 스크린 인쇄함으로써 형성된다. 핫 전극(B1), 그라운드 전극(B2) 및 도출부(B1a, B2a)의 두께는 예컨대 5μm 정도로 설정된다.

〔인덕터 소자부(20)에 대한 설명〕

이어서, 인덕터 소자부(20)의 하나의 구성예에 대하여 설명한다. 인덕터 소 자부(20)는 페라이트층과 내부 도체를 갖는 인덕터 소자부와, 내부 도체인 도체 패턴(B3∼B13)을 구비하는 인덕터용 그린 시트(A6∼A11)를 포함하는 복수(본 실시 형태에서는 7장)의 인덕터용 그린 시트(페라이트층)(A5∼A12)가 적층됨으로써 구성된다. 실제의 복합 적층형 전자 부품(100)은 인덕터용 그린 시트(A5∼A12) 사이의 경계를 알아볼 수 없을 정도로 일체화되어 있다. 인덕터용 그린 시트(A5∼A12)는 소성됨으로써 절연층으로서 기능한다.

인덕터용 그린 시트(A5∼A12)는 전기 절연성을 갖는 절연체이다.

본 발명에 있어서 인덕터용 그린 시트(A5∼A12)는 전술한 비자성의 Zn계 페라이트를 원료로 한 슬러리를 닥터 블레이드법에 의해 필름 상에 도포함으로써 형성된다. 인덕터용 그린 시트(A5∼A12)의 두께는 예컨대 20μm 정도가 된다.

인덕터용 그린 시트(A6)의 표면에는 각 도체 패턴(B3, B8)이 서로 소정의 간격을 가진 상태에서 인덕터용 그린 시트(A6)의 길이 방향으로 나란히 설치되어 있다. 각 도체 패턴(B3, B8)은 서로 전기적으로 절연되어 있다. 각 도체 패턴(B3, B8)은 각각 코일 형성의 약 1/2 턴(turn)에 해당하며, 대략 L자형으로 형성되어 있다. 각 도체 패턴(B3, B8)의 일단에는 도출부(B3a, B8a)가 각각 일체적으로 형성되어 있다. 각 도체 패턴(B3, B8)의 도출부(B3a, B8a)는 인덕터용 그린 시트(6)의 가장자리에 각각 인출되어 각 단부가 인덕터용 그린 시트(A6)의 단면에 각각 노출되어 있다. 따라서, 도출부(B3a)는 입력 단자(3)와 전기적으로 접속되며, 도출부(B8a)는 출력 단자(5)와 전기적으로 접속된다.

각 도체 패턴(B3, B8)의 타단은 인덕터용 그린 시트(A6)를 두께 방향으로 관 통하여 형성된 스루홀 전극(C1, C6)과 전기적으로 접속되어 있다. 따라서, 각 도체 패턴(B3, B8)은 적층체(1)가 적층된 상태에서 스루홀 전극(C1, C6)을 사이에 두고 대응하는 각 도체 패턴(B4, B9)의 일단과 각각 전기적으로 접속된다.

인덕터용 그린 시트(A7)의 표면에는 각 도체 패턴(B4, B9)이 서로 소정의 간격을 가진 상태에서 인덕터용 그린 시트(A7)의 길이 방향으로 나란히 설치되어 있다. 각 도체 패턴(B4, B9)은 서로 전기적으로 절연되어 있다. 각 도체 패턴(B4, B9)은 각각 코일 형성의 약 3/4 턴에 해당하며, 대략 U자형으로 형성되어 있다.

각 도체 패턴(B4, B9)의 일단에는 적층체(1)가 적층된 상태에서 각 스루홀 전극(C1, C6)과 전기적으로 접속되는 영역이 각각 포함되어 있다. 각 도체 패턴(B4, B9)의 타단은 인덕터용 그린 시트(A7)를 두께 방향으로 관통하여 형성된 각 스루홀 전극(C2, C7)과 각각 전기적으로 접속되어 있다. 따라서, 각 도체 패턴(B4, B9)은 적층체(1)가 적층된 상태에서 각 스루홀 전극(C2, C7)을 사이에 두고 대응하는 각 도체 패턴(B5, B10)의 일단과 각각 전기적으로 접속된다.

인덕터용 그린 시트(A8)의 표면에는 각 도체 패턴(B5, B10)이 서로 소정의 간격을 가진 상태에서 인덕터용 그린 시트(A8)의 길이 방향으로 나란히 설치되어 있다. 각 도체 패턴(B5, B10)은 서로 전기적으로 절연되어 있다. 각 도체 패턴(B5, B10)은 각각 코일 형성의 약 3/4 턴에 해당하며, 대략 C자형으로 형성되어 있다. 각 도체 패턴(B5, B10)의 일단에는 적층체(1)가 적층된 상태에서 각 스루홀 전극(C2, C7)과 전기적으로 접속되는 영역이 각각 포함되어 있다. 각 도체 패턴(B5, B10)의 타단은 인덕터용 그린 시트(A8)를 두께 방향으로 관통하여 형성된 각 스루홀 전극(C3, C8)과 각각 전기적으로 접속되어 있다. 따라서, 각 도체 패턴(B5, B10)은 적층체(1)가 적층된 상태에서 각 스루홀 전극(C3, C8)을 사이에 두고 대응하는 각 도체 패턴(B6, B11)의 일단과 각각 전기적으로 접속된다.

인덕터용 그린 시트(A9)의 표면에는 각 도체 패턴(B6, B11)이 서로 소정의 간격을 가진 상태에서 인덕터용 그린 시트(A9)의 길이 방향으로 나란히 설치되어 있다. 각 도체 패턴(B6, B11)은 서로 전기적으로 절연되어 있다. 각 도체 패턴(B6, B11)은 각각 코일 형성의 약 3/4 턴에 해당하며, 대략 U자형으로 형성되어 있다. 각 도체 패턴(B6, B11)의 일단에는 적층체(1)가 적층된 상태에서 각 스루홀 전극(C3, C8)과 전기적으로 접속되는 영역이 각각 포함되어 있다. 각 도체 패턴(B6, B11)의 타단은 인덕터용 그린 시트(A9)를 두께 방향으로 관통하여 형성된 각스루홀 전극(C4, C9)과 각각 전기적으로 접속되어 있다. 따라서, 각 도체 패턴(B6, B11)은 적층체(1)가 적층된 상태에서 각 스루홀 전극(C4, C9)을 사이에 두고 대응하는 각 도체 패턴(B7, B12)의 일단과 각각 전기적으로 접속된다.

인덕터용 그린 시트(A10)의 표면에는 각 도체 패턴(B7, B12)이 서로 소정의 간격을 가진 상태에서 인덕터용 그린 시트(A10)의 길이 방향으로 나란히 설치되어 있다. 각 도체 패턴(B7, B12)은 서로 전기적으로 절연되어 있다. 각 도체 패턴(B7, B12)은 각각 코일 형성의 약 1/2 턴에 해당하며, 대략 C자형으로 형성되어 있다. 각 도체 패턴(B7, B12)의 일단에는 적층체(1)가 적층된 상태에서 각 스루홀 전극(C4, C9)과 전기적으로 접속되는 영역이 각각 포함되어 있다. 각 도체 패턴(B7, B12)의 타단은 인덕터용 그린 시트(A10)를 두께 방향으로 관통하여 형성된 각 스루홀 전극(C5, C10)과 각각 전기적으로 접속되어 있다. 따라서, 각 도체 패턴(B7, B12)은 적층체(1)가 적층된 상태에서 각 스루홀 전극(C5, C10)을 사이에 두고 대응하는 도체 패턴(B13)의 각 단부와 각각 전기적으로 접속된다.

이상 설명한 바와 같이, 각 인덕터용 그린 시트(A5∼A11)가 적층되고, 각 도체 패턴(B3∼B7)이 각 스루홀 전극(C1∼C4)을 사이에 두고 서로 전기적으로 접속됨으로써 하나의 코일이 구성되게 된다. 또한 각 도체 패턴(B8∼B12)이 각 스루홀 전극(C6∼C9)을 사이에 두고 서로 전기적으로 접속됨으로써 또 하나의 코일이 구성되게 된다.

인덕터용 그린 시트(A11)의 표면에는 도체 패턴(B13)이 인덕터용 그린 시트(A11)의 길이 방향으로 연장되어 대략 I자형으로 형성되어 있다. 도체 패턴(B13)의 양단에 대응하는 위치에는 적층체(1)가 적층된 상태에서 각 스루홀 전극(C5, C10)과 전기적으로 접속되는 영역이 각각 포함되어 있다. 이에 따라, 2개의 코일이 직렬로 전기적으로 접속된다.

한편, 도체 패턴(B3∼B13) 및 스루홀 전극(C1∼C11)은 각각 예컨대 Pd를 주 성분으로 하는 페이스트를 인덕터용 그린 시트(A6∼A11)에 스크린 인쇄함으로써 형성된다. 도체 패턴(B3∼B13)의 두께는 예컨대 14μm 정도가 된다.

〔접합 중간층에 대한 설명〕

배리스터 소자부(10)와 인덕터 소자부(20)는 직접 또는 접합 중간층을 사이에 두고 접합된다. 바람직하게는 도 2에 도시한 바와 같이 두 소자부를 접합시키기 위한 접합 중간층(50(A20∼A22))을 개재시키는 것이 좋다.

접합 중간층(50)은 인덕터 소자부(20)의 페라이트층을 구성하는 조성 성분과 배리스터 소자부(10)의 배리스터층을 구성하는 산화 아연(ZnO)을 소정의 비율로 혼합함으로써 구성하는 것이 좋다. 인덕터 소자부(20)와 배리스터 소자부(10)를 크랙의 발생 없이 확실하게 접합, 일체화시키기 위함이다.

접합 중간층(50)의 총 두께는 예컨대 400μm 이하, 바람직하게는 240μm 이하, 더욱 바람직하게는 180μm 이하로 하는 것이 좋다. 접합의 한쪽 소자인 인덕터 소자부는 그 소지가 비자성 페라이트로 이루어지며, 이른바 공심 코일을 형성하는 것이다. 공심 코일을 구성하는 인덕터는 보다 높은 주파수 영역까지 양호한 특성을 나타낸다는 장점이 있는 대신, 심체가 비자성이기 때문에 코일을 많이 감아야 한다는 스페이스 상의 문제가 있으며, 인덕터 자체의 크기는 통상적인 자성 페라이트 소지를 이용하는 경우에 비하여 커지는 경향이 있다. 따라서, 접합을 위하여 설치되는 중간층의 두께를 가능한 한 얇게 하여 복합 일체화 소결물의 컴팩트화를 도모하는 것이 중요하다.

전술한 바와 같이, 접합 중간층(50)의 각 접합막(A20∼A22)은 각각 인덕터 소자부의 페라이트층을 구성하는 조성 성분과 산화 아연(ZnO)(배리스터 소자부의 배리스터층을 구성하는 조성 성분이어도 좋다)을 소정의 비율로 혼합함으로써 구성하는 것이 바람직하다. 그 때, 페라이트층에 보다 가까운 위치에 배치되는 접합막은 보다 많은 페라이트층 조성 성분을 포함하며, 반대로 배리스터층보다 가까운 위치에 배치되는 접합막은 보다 많은 산화 아연(ZnO)(배리스터 소자부의 배리스터층을 구성하는 조성 성분이어도 좋다)을 포함하도록 배합하는 것이 좋다.

접합 중간층(50)의 각 접합막에는 K, Na 또는 Li를 첨가하는 것이 바람직하다. 배리스터층 조성 성분과 페라이트층 조성 성분의 혼합에 의해 저하된 저항을 올리기 위함이다.

〔인덕터 소자부의 페라이트층의 조성에 대한 설명〕

본 발명의 인덕터 소자부의 페라이트층은 전술한 비자성의 Zn 페라이트으로 구성된다.

나아가, 본 발명의 작용 효과를 벗어나지 않는 범위에서 첨가 성분으로서 SiO₂, CaCO₃, ZrO₂, SnO₂, TiO₂, MoO₃, Bi₂O₃, WO₃, CoO 등을 함유(예컨대 1wt% 정도 함유)하고 있어도 좋다.

〔배리스터 소자부의 배리스터층의 조성에 대한 설명〕

배리스터층은 그 주 성분인 ZnO가 95 몰% 이상, 특히 95∼98 몰% 함유된다. 또한 Co, Pr 등이 부 성분으로 함유된다.

다음, 도 1 및 도 2에 도시한 복합 적층형 전자 부품(100)의 제작 방법에 대하여 설명한다. 먼저, 배리스터용 그린 시트(A1∼A4), 인덕터용 그린 시트(A5∼A12) 및 접합 중간층으로서의 각 접합막 그린 시트(A20∼A22)를 준비한다.

다음, 각 인덕터용 그린 시트(A6∼A11)의 소정의 위치, 즉 스루홀 전극(C1∼C10)을 형성할 예정 위치에 레이저 가공 등에 의해 스루홀을 형성한다.

다음, 배리스터용 그린 시트(A2, A3)에 각각 핫 전극(B1), 그라운드 전극(B2) 및 도출부(B1a, B2a)를 형성한다. 또한 인덕터용 그린 시트(A6∼A11)에 각 각 도체 패턴(B3∼B13) 및 도출부(B3a, B8a)를 형성한다. 아울러, 각 스루홀 전극(C1∼C10)을 형성한다.

다음, 각 배리스터용 그린 시트(A1∼A4), 각 인덕터용 그린 시트(A5∼A12) 및 접합 중간층으로서의 각 접합막 그린 시트(A20∼A22)를 도 2에 도시한 순서로 적층하여 압착하고, 칩 단위로 절단한 후에 소정 온도(예컨대 1100∼1200℃)에서 소성한다.

이에 따라, 각 그린 시트 사이의 경계를 알아볼 수 없을 정도로 일체화되어 적층체(1)가 형성되게 된다.

다음, 이 적층체(1)에 입력 단자(3), 출력 단자(5) 및 그라운드 단자(7)를 형성한다. 이에 따라, 적층형 전자 부품(E1)이 형성되게 된다. 입력 단자(3), 출력 단자(5) 및 그라운드 단자(7)는 적층체(1)의 측면(9a∼9d)에 은을 주 성분으로 하는 전극 페이스트를 각각 전사한 후에 소정 온도(예컨대 600∼700℃)에서 굽고, 다시 전기 도금을 실시함으로써 형성된다. 전기 도금에는 Ni와 Sn, Cu와 Ni와 Sn, Ni와 Au, Ni와 Pd와 Au, Ni와 Pb와 Ag 또는 Ni와 Ag 등을 사용할 수 있다.

〔실시예〕

이하, 제1 그룹의 발명의 구체적 실시예를 들어 본 발명을 더욱 상세하게 설명한다.

[실험예 Ⅰ-1]

〔비자성 Zn계 페라이트의 제작〕

소성 후의 비자성 Zn계 페라이트의 조성인 Fe₂O₃ 및 ZnO가 하기 표 1이 되도록 각 원료를 소정량 배합하였다.

이와 같이 배합된 원료에 순수를 부가하고 볼 밀로 24시간 혼합하여 슬러리를 형성하였다.

이 슬러리를 건조시킨 후, 900℃의 온도에서 2시간 초벌구이하였다.

이어서, 초벌구이한 것에 순수를 가하고 또 미분쇄하였다.

이어서, 얻어진 미분말을 건조시킨 후, 유기 바인더와 함께 용매 중에 분산시켜 슬러리를 형성하였다.

이후, 이 슬러리로 닥터 블레이드법에 의해 두께 20μm의 페라이트 시트를 제작하고, 이것을 1150℃에서 1시간 소성하여 소결체 샘플을 제작하였다.

한편, 샘플 제조에 있어 Fe²⁺의 함유량을 본원의 소정 범위로 컨트롤하기 위하여 배합이나 분쇄에 사용되는 미디어를 ZrO₂ 미디어와 스틸 미디어의 2종류를 준비하였다. 그리고, 샘플 제작에 있어 이 2종류의 미디어를 적당히 구별하여 사용하였다. 덧붙여, 본원 발명 샘플은 모두 ZrO₂ 미디어를 이용하여 배합 및 분쇄를 행하였다.

각 샘플에 대하여 하기의 요령으로 (1) 소결 밀도, (2) 저항율 및 (3) 비자성성에 대하여 측정을 행하였다. 한편, 표 1에서 Fe²⁺의 함유량의 측정은 전술한 바와 같이 적정법이라는 방법으로 수행하였다.

(1) 소결 밀도

샘플의 중량 및 수중에서의 샘플의 중량을 측정하고, 아르키메데스의 원리에 의거하여 계산에 의해 구하였다.

(2) 저항율(Ω·m)

얻어진 샘플의 양 단면에 인듐-갈륨 전극을 칠하고, 직류 저항값을 측정하고, 샘플 치수로부터 저항율(ρ)을 구하였다(단위:Ωm). 측정은 Toa Electronics, Inc. 제조 SUPER MEGOHMMETER MODEL SM-5E로 행하였다.

(3) 비자성성

-50℃에서 투자율이 1이면 비자성으로 하고, 투자율이 1보다 큰 경우에는 자성을 가진 것으로 판단하였다. 비자성으로 확인된 것에 대해서는 표에서 "○"로 표시하였고, 자성을 갖는 경우에는 표에서 "×"로 표시하였다.

결과를 하기 표 1에 나타내었다.

표 1의 결과를 보면 본 발명의 효과를 명백하게 알 수 있다.

즉, 본 발명의 비자성 Zn 페라이트는 산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 나머지가 산화 아연(ZnO 환산)으로 이루어지고, Fe²⁺의 함유량이 1wt% 이하가 되도록 구성되어 있으므로, Cu를 함유시키지 않고 비자성 페라이트이며 10⁵Ω·m 이상의 높은 저항율이 얻어진다.

(2) 본원의 제2 그룹의 발명에 대한 상세한 설명

제2 그룹의 발명에 있어서 비자성 Zn 페라이트는 산화 철과 산화 아연을 주 성분으로 하는 비자성 Zn 페라이트 성분에 산화 망간, 산화 니켈 및 산화 마그네슘의 그룹으로부터 선택된 적어도 1종 이상의 금속 산화물을 함유시켜 구성되어 있다. 그리고, 제2 그룹의 발명에 있어서 비자성 Zn 페라이트는 배리스터 소자와의 접합에 있어서 특성 열화의 요인이 되는 산화 구리를 포함하고 있지 않다.

이하, 제2 그룹의 발명에서의 구체적 태양에 대하여 설명한다.

(i) Fe-Zn-Mn계 비자성 페라이트

제2 그룹의 발명에서의 제1 태양인 비자성 Zn 페라이트는 산화 철이 Fe₂O₃환산으로 45∼49.7 몰%(보다 바람직하게는 46.0∼49.5몰%) 함유되고, 산화 망간이 Mn₂O₃환산으로 0.05∼4.0 몰%(보다 바람직하게는 0.2∼1.5 몰%) 함유되며, 나머지가 산화 아연(ZnO 환산)으로 구성되어 있다.

산화 철이 Fe₂O₃환산으로 45 몰% 미만이 되면, 소결이 진행되기 어려워져 저항율이 저하한다는 문제가 발생하는 경향이 있다. 그 한편으로, 산화 철이 Fe₂O₃환산으로 49.7 몰%를 초과하면 Fe²⁺ 양이 증가하여 저항율이 저하한다는 문제가 발생하는 경향이 있다.

산화 망간이 Mn₂O₃환산으로 0.05 몰% 미만이 되면 저항율의 개선 효과가 충분히 얻어지지 않는다는 문제가 발생하는 경향이 있다. 그 한편으로, 산화 망간이 Mn₂O₃환산으로 4.0 몰%를 초과하면 저항율이 저하한다는 문제가 발생하는 경향이 있다.

(ii) Fe-Zn-Ni계 비자성 페라이트

제2 그룹의 발명에서의 제2 태양인 비자성 Zn 페라이트는 산화 철이 Fe₂O₃환산으로 45∼49.7 몰%(보다 바람직하게는 46.0∼49.5 몰%) 함유되고, 산화 니켈이 NiO 환산으로 0.7∼7.0 몰%(보다 바람직하게는 1.0∼5.0 몰%) 함유되며, 나머지가 산화 아연(ZnO 환산)으로 구성되어 있다.

산화 철이 Fe₂O₃환산으로 45 몰% 미만이 되면 전술한 바와 같이 저항율이 저하한다는 문제가 발생하는 경향이 있다. 그 한편으로, 산화 철이 Fe₂O₃환산으로 49.7 몰%를 초과하면 전술한 바와 같이 저항율이 저하한다는 문제가 발생하는 경향이 있다.

산화 니켈이 NiO 환산으로 0.7 몰% 미만이 되면 저항율의 개선 효과가 충분히 얻어지지 않는다는 문제가 발생하는 경향이 있다. 그 한편으로, 산화 니켈이 NiO 환산으로 7.0 몰%를 초과하면 비자성성을 유지하기가 어려워진다는 문제가 발생하는 경향이 있다.

(iii) Fe-Zn-Mg계 비자성 페라이트

제2 그룹의 발명에서의 제3 태양인 비자성 Zn 페라이트는 산화 철이 Fe₂O₃환산으로 45∼49.7 몰%(보다 바람직하게는 46.0∼49.5 몰%) 함유되고, 산화 마그네슘이 MgO 환산으로 0.7∼7.0 몰%(보다 바람직하게는 1.0∼5.0 몰%) 함유되며, 나머지가 산화 아연(ZnO 환산)으로 구성되어 있다.

산화 마그네슘이 MgO 환산으로 0.7 몰% 미만이 되면 저항율의 개선 효과가 충분히 얻어지지 않는다는 문제가 발생하는 경향이 있다. 그 한편으로, 산화 마그네슘이 MgO 환산으로 7.0 몰%를 초과하면 비자성성을 유지하기가 어려워진다는 문제가 발생하는 경향이 있다.

(iv) Fe-Zn-(Mg, Ni)계 비자성 페라이트

예컨대 상기 (iii)의 태양인 Fe-Zn-Mg계 비자성 페라이트의 산화 마그네슘의 함유량의 일부를 산화 니켈로 치환하여 함유시키고, 산화 니켈의 함유량(NiO 환산)과 산화 마그네슘의 함유량(MgO 환산)의 총 합계량을 0.7∼7.0 몰%로 한다. 함유되는 산화 마그네슘과 산화 니켈은 본 발명자들의 실험에 의하면 모두 페라이트 입계의 구성을 개변시키는 작용을 하는 것으로 사료된다. 따라서, 이들의 함유량은 총합 0.7∼7.0 몰%가 된다.

(v) Fe-Zn-(Mg, Ni, Mn)계 비자성 페라이트

예컨대 상기한 (ii)의 태양인 Fe-Zn-Ni계 비자성 페라이트나 상기한 (iii)의 태양인 Fe-Zn-Mg계 비자성 페라이트나 상기한 (iv)의 태양인 Fe-Zn-(Mg, Ni)계 비자성 페라이트에서의 산화 아연의 함유량의 일부를 산화 망간으로 치환하여 함유시킬 수도 있다. 이 경우의 산화 망간의 함유량은 상기한 (i)의 태양의 경우와 동일하게 Mn₂O₃환산으로 0.05∼4.0 몰%가 된다.

산화 니켈의 함유량(NiO 환산)이나 산화 마그네슘의 함유량(MgO 환산) 혹은 산화 니켈의 함유량(NiO 환산)과 산화 마그네슘의 함유량(MgO 환산)의 총 합계량은 0.7∼7.0 몰%의 범위가 된다.

산화 망간은 페라이트에서의 2가 철의 생성을 억제하는 작용을 하고 있는 것으로 사료되며, 페라이트 입계의 구성을 개변시키는 작용을 하는 것으로 사료되는 산화 마그네슘이나 산화 니켈은 작용이 다르다. 따라서, 산화 망간의 함유 범위와 산화 마그네슘이나 산화 니켈의 함유 범위는 개별적으로 설정된다.

전술한 (i)∼(v)의 각 비자성 페라이트의 태양에 있어서 가장 바람직한 것은 (i)로 표시되는 Fe-Zn-Mn계 비자성 페라이트의 태양이다.

제2 그룹의 발명에 있어서 비자성 페라이트의 제조 방법은 공지의 제조 방법을 따르면 되며, 구체적 제조 방법은 후술하는 실시예를 참조하라.

제2 그룹의 발명에 있어서 비자성 Zn 페라이트로 이루어지는 페라이트층과 내부 도체를 갖는 인덕터 소자부와 배리스터층과 내부 전극을 갖는 배리스터 소자부를 접합하여 복합 적층형 전자 부품이 형성된다.

이 복합 적층형 전자 부품에 대한 설명은 비자성 Zn 페라이트의 조성의 선택을 제외하고 전술한 제1 그룹의 발명에서의 경우와 실질적으로 동일하므로, 중복 설명을 피하기 위하여 여기서의 제2 그룹의 발명에서의 복합 적층형 전자 부품에 대한 상세한 설명은 생략한다. 즉, 도 1, 도 2, 배리스터 소자부(10)에 대한 설명(조성의 설명도 포함함), 인덕터 소자부(20)에 대한 설명 및 접합 중간층에 대한 설명은 제1 그룹의 발명과 제2 그룹의 발명에서 공통 사항이다.

제2 그룹의 발명에 있어서 인덕터 소자부의 페라이트층은 전술한 비자성의 Zn 페라이트로 구성된다. 또한, 첨가 성분으로서 SiO₂, CaCO₃, ZrO₂, SnO₂, TiO₂, MoO₃, Bi₂O₃, WO₃, CoO 등을 1wt% 정도 함유하고 있어도 좋다.

〔실시예〕

이하, 제2 그룹의 발명의 구체적 실시예를 들어 본 발명을 더욱 상세하게 설명한다.

[실험예 II-1]

〔비자성 Zn계 페라이트의 제조〕

소성 후의 비자성 Zn계 페라이트의 조성인 Fe₂O₃, ZnO, Mn₂O₃, NiO 및 MgO가 하기 표 2가 되도록 각 원료를 소정량 배합하였다.

이와 같이 배합된 원료에 순수를 첨가하여 볼 밀로 24시간 혼합하여 슬러리를 형성하였다.

이어서, 초벌구이한 것에 순수를 가하고 또 미분쇄하였다.

이후, 이 슬러리로 닥터 블레이드법에 의해 두께 20μm의 페라이트 시트를 제작하고, 이를 1150℃에서 1시간 소성하여 소결물체 샘플을 제작하였다.

각 샘플에 대하여 하기의 요령으로 (1) 소결 밀도, (2) 저항율 및 (3) 비자성성에 대하여 측정을 하였다.

(1) 소결 밀도

(2) 저항율(Ω·m)

얻어진 샘플의 양 단면에 인듐-갈륨 전극을 칠하고, 직류 저항값을 측정하고, 샘플 치수로부터 저항율(ρ)을 구하였다(단위:Ωm). 측정은, Toa Electronics, Inc. 제조 SUPER MEGOHMMETER MODEL SM-5E로 행하였다.

(3) 비자성성

-50℃에서의 투자율이 1이면 비자성으로 하고 투자율이 1보다 큰 경우에는 자성을 가진 것으로 판단하였다. 비자성으로 확인된 것에 대해서는 표에서 "○"로 표시하였고, 자성을 갖는 경우에는 표에서 "×"로 표시하였다.

결과를 하기 표 2에 나타내었다.

표 2의 결과를 보면 본 발명의 효과를 명백하게 알 수 있다.

즉, 제2 그룹의 발명에 있어서 비자성 Zn 페라이트는 산화 철과 산화 아연을 주 성분으로 하는 비자성 Zn 페라이트 성분에 산화 망간, 산화 니켈 및 산화 마그네슘의 그룹으로부터 선택된 적어도 1종의 금속 산화물이 소정량 함유되어 있으므로, Cu를 함유시키지 않고 비자성 페라이트로서 10⁶Ω·m 이상의 높은 저항율이 얻어진다.

본 발명에 의하면, Cu를 함유시키지 않고 높은 저항율을 얻을 수 있는 비자성 Zn 페라이트를 제공할 수 있다.

Claims

산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 나머지가 산화 아연(ZnO 환산)으로 이루어지는 비자성 Zn 페라이트로서,

Fe²⁺의 함유량이 1wt% 이하인 것을 특징으로 하는 비자성 Zn 페라이트.
제 1 항에 있어서, Fe²⁺의 함유량이 0.1∼0.6wt%인 것을 특징으로 하는 비자성 Zn 페라이트.
제 1 항에 있어서, P(인)의 함유량이 100wtppm 이하인 것을 특징으로 하는 비자성 Zn 페라이트.
제 1 항에 있어서, P(인)의 함유량이 5∼50wtppm인 것을 특징으로 하는 비자성 Zn 페라이트.
배리스터층과 내부 전극을 갖는 배리스터 소자부와, 페라이트층과 내부 도체를 갖는 인덕터 소자부를 직접 또는 접합 중간층을 사이에 두고 접합하여 이루어지는 복합 적층형 전자 부품으로서,

상기 페라이트층은 산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 나머지가 산화 아연(ZnO 환산)으로 이루어지는 비자성 Zn 페라이트이며,

상기 비자성 Zn 페라이트 중의 Fe²⁺의 함유량이 1wt% 이하인 것을 특징으로 하는 복합 적층형 전자 부품.
제 5 항에 있어서, 상기 비자성 Zn 페라이트 중의 Fe²⁺의 함유량이 0.1∼0.6wt%인 것을 특징으로 하는 복합 적층형 전자 부품.
제 5 항에 있어서, 상기 비자성 Zn 페라이트 중의 P(인)의 함유량이 100wtppm 이하인 것을 특징으로 하는 복합 적층형 전자 부품.
제 5 항에 있어서, 상기 비자성 Zn 페라이트 중의 P의 함유량이 5∼50wtppm인 것을 특징으로 하는 복합 적층형 전자 부품.
제 5 항에 있어서, 상기 배리스터층은 그 주 성분이 ZnO로 이루어지는 것을 특징으로 하는 복합 적층형 전자 부품.
제 5 항에 있어서, 상기 접합 중간층은 상기 페라이트층을 구성하는 조성 성분과 상기 배리스터층을 구성하는 산화 아연(ZnO)을 혼합함으로써 구성되어 이루어지는 것을 특징으로 하는 복합 적층형 전자 부품.
산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 산화 망간이 Mn₂O₃ 환산으로 0.05∼4.0 몰% 함유되며, 나머지가 산화 아연(ZnO 환산)으로 이루어지는 것을 특징으로 하는 비자성 Zn 페라이트.
산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 산화 니켈이 NiO 환산으로 0.7∼7.0 몰% 함유되며, 나머지가 산화 아연(ZnO 환산)으로 이루어지는 것을 특징으로 하는 비자성 Zn 페라이트.
산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 산화 마그네슘이 MgO 환산으로 0.7∼7.0 몰% 함유되며, 나머지가 산화 아연(ZnO 환산)으로 이루어지는 것을 특징으로 하는 비자성 Zn 페라이트.
제 13 항에 있어서, 상기 산화 마그네슘을 산화 니켈로 치환하여 함유시켜 이루어지며, 해당 산화 니켈의 함유량(NiO 환산)과 산화 마그네슘의 함유량(MgO 환산)의 총합이 0.7∼7.0 몰%인 것을 특징으로 하는 비자성 Zn 페라이트.
제 12 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 산화 아연을 산화 망간으로 치환하여 함유시켜 이루어지며, 해당 산화 망간의 함유량이 Mn₂O₃환산으로 0.05∼4.0 몰%인 것을 특징으로 하는 비자성 Zn 페라이트.
배리스터층과 내부 전극을 갖는 배리스터 소자부와, 페라이트층과 내부 도체를 갖는 인덕터 소자부를 직접 또는 접합 중간층을 사이에 두고 접합하여 이루어지는 복합 적층형 전자 부품으로서,

상기 페라이트층은 산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 산화 망간이 Mn₂O₃환산으로 0.05∼4.0 몰% 함유되며, 나머지가 산화 아연(ZnO 환산)으로 이루어지는 비자성 Zn 페라이트인 것을 특징으로 하는 복합 적층형 전자 부품.
배리스터층과 내부 전극을 갖는 배리스터 소자부와, 페라이트층과 내부 도체를 갖는 인덕터 소자부를 직접 또는 접합 중간층을 사이에 두고 접합하여 이루어지는 복합 적층형 전자 부품으로서,

상기 페라이트층은 산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 산화 니켈이 NiO 환산으로 0.7∼7.0 몰% 함유되며, 나머지가 산화 아연(ZnO 환산)으로 이루어지는 비자성 Zn 페라이트인 것을 특징으로 하는 복합 적층형 전자 부품.
배리스터층과 내부 전극을 갖는 배리스터 소자부와, 페라이트층과 내부 도체 를 갖는 인덕터 소자부를 직접 또는 접합 중간층을 사이에 두고 접합하여 이루어지는 복합 적층형 전자 부품으로서,

상기 페라이트층은 산화 철이 Fe₂O₃환산으로 45∼49.7 몰% 함유되고, 산화 마그네슘이 MgO 환산으로 0.7∼7.0 몰% 함유되며, 나머지가 산화 아연(ZnO 환산)으로 이루어지는 비자성 Zn 페라이트인 것을 특징으로 하는 복합 적층형 전자 부품.
제 18 항에 있어서, 상기 산화 마그네슘을 산화 니켈로 치환하여 함유시켜 이루어지며, 해당 산화 니켈의 함유량(NiO 환산)과 산화 마그네슘의 함유량(MgO 환산)의 총합이 0.7∼7.0 몰%인 것을 특징으로 하는 복합 적층형 전자 부품.
제 17 항 내지 제 19 항 중 어느 한 항에 있어서, 상기 산화 아연을 산화 망간으로 치환하여 함유시켜 이루어지며, 해당 산화 망간의 함유량이 Mn₂O₃환산으로 0.05∼4.0 몰%인 것을 특징으로 하는 복합 적층형 전자 부품.
제 16 항 내지 제 18 항 중 어느 한 항에 있어서, 상기 배리스터층은 그 주 성분이 ZnO로 이루어지는 것을 특징으로 하는 복합 적층형 전자 부품.
제 19 항에 있어서, 상기 배리스터층은 그 주 성분이 ZnO로 이루어지는 것을 특징으로 하는 복합 적층형 전자 부품.
제 20 항에 있어서, 상기 배리스터층은 그 주 성분이 ZnO로 이루어지는 것을 특징으로 하는 복합 적층형 전자 부품.
제 16 항 내지 제 18 항 중 어느 한 항에 있어서, 상기 접합 중간층은 상기 페라이트층을 구성하는 조성 성분과 상기 배리스터층을 구성하는 산화 아연(ZnO)을 혼합함으로써 구성되어 이루어지는 것을 특징으로 하는 복합 적층형 전자 부품.
제 19 항에 있어서, 상기 접합 중간층은 상기 페라이트층을 구성하는 조성 성분과 상기 배리스터층을 구성하는 산화 아연(ZnO)을 혼합함으로써 구성되어 이루어지는 것을 특징으로 하는 복합 적층형 전자 부품.
제 20 항에 있어서, 상기 접합 중간층은 상기 페라이트층을 구성하는 조성 성분과 상기 배리스터층을 구성하는 산화 아연(ZnO)을 혼합함으로써 구성되어 이루어지는 것을 특징으로 하는 복합 적층형 전자 부품.