JP2007242761A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2007242761A
JP2007242761A JP2006060771A JP2006060771A JP2007242761A JP 2007242761 A JP2007242761 A JP 2007242761A JP 2006060771 A JP2006060771 A JP 2006060771A JP 2006060771 A JP2006060771 A JP 2006060771A JP 2007242761 A JP2007242761 A JP 2007242761A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
manufacturing
wiring board
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006060771A
Other languages
English (en)
Inventor
Hirohisa Nakayama
浩久 中山
Toru Fujita
透 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2006060771A priority Critical patent/JP2007242761A/ja
Publication of JP2007242761A publication Critical patent/JP2007242761A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Abstract

【課題】信頼性の高い半導体装置を製造する方法を提供する。
【解決手段】半導体装置の製造方法は、複数の電気的接続部１４を有する配線基板１０を用意する工程と、集積回路２４が形成された半導体基板２２と、半導体基板２２の集積回路２４が形成された面（能動面２５）に形成された複数のバンプ電極２６と、半導体基板２２の能動面２５に形成された、ポリイミド樹脂からなる保護膜２８と、を有する半導体チップ２０を用意する工程と、Ａｒ及びＡｒよりも少量のＯ２を含む混合ガス１００を用いてプラズマ処理を行って、保護膜２８の表面を改質するプラズマ処理工程と、プラズマ処理工程後に、配線基板１０に半導体チップ２０を搭載して、電気的接続部１４とバンプ電極２６とを対向させて電気的に接続する工程と、配線基板１０と半導体チップ２０との間に樹脂部３０を形成する工程と、を含む。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関する。
配線基板に半導体チップを搭載して、配線基板の電気的接続部と、半導体チップの突起電極とを対向させて電気的に接続することが知られている。また、配線基板と半導体チップとの間に樹脂層を形成し、半導体装置の信頼性を高める技術が知られている。
この技術において、配線基板と樹脂層との密着性を高めることができれば、半導体装置の信頼性をさらに高めることができる。
特開平５−２３５０９４号公報
本発明の目的は、信頼性の高い半導体装置を製造する方法を提供することにある。
（１）本発明に係る半導体装置の製造方法は、
複数の電気的接続部を有する配線基板を用意する工程と、
集積回路が形成された半導体基板と、前記半導体基板の前記集積回路が形成された面に形成された複数のバンプ電極と、前記半導体基板の前記面に形成された、ポリイミド樹脂からなる保護膜と、を有する半導体チップを用意する工程と、
Ａｒ及び前記Ａｒよりも少量のＯ２を含む混合ガスを用いたプラズマ処理を行って、前記保護膜の表面を改質するプラズマ処理工程と、
前記プラズマ処理工程後に、前記半導体チップを前記配線基板に搭載して、前記バンプ電極と前記電気的接続部とを対向させて電気的に接続する工程と、
前記半導体チップと前記配線基板との間に樹脂部を形成する工程と、
を含む。
本発明によると、半導体チップの保護膜にプラズマ処理を行って、保護膜の表面を改質する。これにより、保護膜と樹脂部との密着性を高めることができるため、半導体チップと樹脂部との剥離が発生しにくい、信頼性の高い半導体装置を製造することができる。
特に、本発明によると、Ａｒと、Ａｒよりも少量のＯ２を含む混合ガスを利用してプラズマ処理を行う。これによると、保護膜の表面が改質された状態を長く維持することができるため、信頼性の高い半導体装置を、容易に製造することができる。
（２）この半導体装置の製造方法において、
前記樹脂部を形成する工程は、
前記半導体チップを前記配線基板に搭載する前に、前記半導体チップと前記配線基板との間に樹脂材料を設ける工程と、
前記半導体チップを前記配線基板に搭載した後に、前記樹脂材料を硬化させる工程と、
を含んでもよい。
（３）この半導体装置の製造方法において、
前記樹脂材料は導電性微粒子を含有してなり、
前記バンプ電極と前記電気的接続部とを、前記導電性微粒子を介して電気的に接続してもよい。
（４）この半導体装置の製造方法において、
前記樹脂部を形成する工程は、
前記半導体チップを前記配線基板に搭載した後に前記半導体チップと前記配線基板との間に樹脂材料を設ける工程と、
前記樹脂材料を硬化させる工程と、
を含んでもよい。
（５）この半導体装置の製造方法において、
前記樹脂部は、エポキシ系の樹脂で形成してもよい。
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の内容を自由に組み合わせたものを含むものとする。
図１〜図５は、本発明を適用した実施の形態に係る半導体装置の製造方法を説明するための図である。
本実施の形態に係る半導体装置の製造方法は、図１に示す、配線基板１０を用意することを含む。以下、配線基板１０の構造について説明する。
配線基板１０は、図１に示すように、ベース基板１２を有する。ベース基板１２の材料や構造は特に限定されず、既に公知となっているいずれかの基板を利用してもよい。ベース基板１２は、フレキシブル基板であってもよく、リジッド基板であってもよい。あるいは、ベース基板１２は、テープ基板であってもよい。ベース基板１２は、積層型の基板であってもよく、単層の基板であってもよい。また、ベース基板１２は、有機系又は無機系のいずれの材料で形成されていてもよく、これらの複合構造をなしていてもよい。ベース基板１２は、樹脂基板であってもよい。ベース基板１２として、例えばポリエチレンテレフタレート（ＰＥＴ）からなる基板又はフィルムを使用してもよい。あるいは、ベース基板１２としてポリイミド樹脂からなるフレキシブル基板を使用してもよい。フレキシブル基板としてFPC(Flexible Printed Circuit)や、TAB(Tape Automated Bonding)技術で使用されるテープを使用してもよい。また、無機系の材料から形成されたベース基板１２として、例えばセラミックス基板やガラス基板が挙げられる。有機系及び無機系の材料の複合構造として、例えばガラスエポキシ基板が挙げられる。
配線基板１０は、複数の電気的接続部１４を含む。電気的接続部１４は、ベース基板１２の表面に形成されてなる。電気的接続部１４は、半導体チップ２０を配線基板１０に搭載する工程で、半導体チップ２０のバンプ電極２６と対向して電気的に接続される部分である。電気的接続部１４は、ベース基板１２に形成された配線パターンの一部であってもよい。電気的接続部１４（配線パターン）の構造は特に限定されるものではないが、単一の金属層で形成されていてもよく、複数の金属層で形成されていてもよい。電気的接続部１４（配線パターン）は、例えば、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）のうちのいずれかが積層された構造をなしていてもよい。
本実施の形態に係る半導体装置の製造方法は、図２に示す、半導体チップ２０を用意することを含む。以下、半導体チップ２０の構成について説明する。
半導体チップ２０は、半導体基板２２を含む。半導体基板２２は、例えばシリコン基板であってもよい。半導体基板２２には集積回路２４が形成されてなる。集積回路２４の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。半導体基板２２のうち集積回路２４が形成された面を、能動面２５と称してもよい。
半導体基板２２には、複数のバンプ電極２６が形成されている。バンプ電極２６は、半導体基板２２の集積回路２４が形成された面（能動面２５）に形成されている。バンプ電極２６は、集積回路２４と電気的に接続されていてもよい。あるいは、集積回路２４に電気的に接続されていない電極を含めて、バンプ電極と称してもよい。バンプ電極２６の材料は特に限定されず、既に公知になっているいずれかの材料を利用することができる。バンプ電極２６は、例えば、金バンプであってもよい。あるいは、バンプ電極２６は、ニッケルバンプに金メッキがなされた構造をなしていてもよい。バンプ電極２６は、電極パッド上に形成されていてもよい。電極パッドの材料についても特に限られるものではないが、例えば、アルミニウム又は銅等の金属で形成されていてもよい。
半導体チップ２０は、半導体基板２２の集積回路２４が形成された面（能動面２５）に形成された、ポリイミド樹脂からなる保護膜２８を有する。保護膜２８は、半導体基板２２（半導体チップ２０）の最表面を構成する。保護膜２８は、例えば、ＳｉＯ２、ＳｉＮ等の無機系のパッシベーション膜の表面に形成されていてもよい。なお、保護膜２８は、パッシベーション膜の一部（最表層）とみなしてもよい。あるいは、保護膜２８は、パッシベーション膜上に形成された保護膜とみなしてもよい。
半導体チップ２０では、バンプ電極２６の先端面は、保護膜２８から露出している。このとき、バンプ電極２６の先端部は、保護膜２８から突出していてもよい。これにより、バンプ電極２６と電気的接続部１４とを電気的に接続することができる。
本実施の形態に係る半導体装置の製造方法は、プラズマ処理を行って保護膜２８の表面を改質するプラズマ処理工程を含む。本実施の形態では、プラズマ処理を、ＡｒとＯ２とを含有する混合ガス１００を利用して行う。混合ガス１００は、Ａｒを、Ｏ２よりも多く含有する。このとき、混合ガス１００中のＡｒの体積がＯ２の体積よりも大きくてもよい。また、混合ガス１００中のＡｒの質量がＯ２の質量よりも大きくてもよい。若しくは、混合ガス１００中のＡｒの物質量がＯ２の物質量よりも大きくてもよい。
本工程では、プラズマ化したＡｒとＯ２とを含有する混合ガス１００の雰囲気中に半導体チップ２０を配置し、半導体チップ２０（保護膜２８）にプラズマを照射することによって、保護膜２８の表面を改質してもよい。例えば、図３に示すように、半導体チップ２０を処理空間１１０内に配置し、処理空間１１０に混合ガス１００を供給する。そして、プラズマ化した混合ガス１００を電極１２０でひきつけることによって運動（移動）させて、半導体チップ２０（保護膜２８）に照射してもよい。
なお、プラズマ処理条件の各パラメータは特に限定されないが、例えば、出力２５０Ｗ、照射時間６０秒〜１２０秒としてもよい。
本実施の形態に係る半導体装置の製造方法は、プラズマ処理工程後に、配線基板１０に半導体チップ２０を搭載して、バンプ電極２６と電気的接続部１４とを対向させて電気的に接続する工程と、配線基板１０と半導体チップ２０との間に樹脂部３０を形成する工程とを含む。以下、これらの工程について説明する。
はじめに、配線基板１０と半導体チップ２０との間に樹脂材料３２を設ける。例えば、図４（Ａ）に示すように、配線基板１０に樹脂材料３２を設けてもよい。樹脂材料３２は、硬化後に樹脂部３０となる材料である。樹脂材料３２として、例えばエポキシ系の材料（エポキシ系の接着剤）を利用してもよい。樹脂材料３２は、ペースト状をなしていてもよく、フィルム状をなしていてもよい。樹脂材料３２は、導電性微粒子を含有する、ＡＣＦ，ＡＣＰであってもよい。あるいは、樹脂材料３２は、導電性微粒子を含有しないＮＣＦ，ＮＣＰであってもよい。
そして、図４（Ｂ）に示すように、半導体チップ２０を保持し、電気的接続部１４とバンプ電極２６とが対向するように、配線基板１０と半導体チップ２０との位置合わせを行う。
そして、図４（Ｃ）に示すように、樹脂材料３２を押し広げながら配線基板１０と半導体チップ２０とを近接させて、電気的接続部１４とバンプ電極２６とを対向させて電気的に接続する。この工程により、配線基板１０に半導体チップ２０を搭載する。なお、電気的接続部１４とバンプ電極２６とは、接触させて電気的に接続してもよい。あるいは、電気的接続部１４とバンプ電極２６とは、導電性微粒子を介在させて電気的に接続してもよい。また、これらの工程は、半導体チップ２０を加熱しながら行ってもよい。
そして、図４（Ｄ）に示すように、樹脂材料３２を硬化させて樹脂部３０を形成する。本工程は、樹脂材料３２の性質に合致したいずれかの方法を適用することができる。樹脂材料３２として熱硬化性の材料を利用する場合、加熱工程を行うことによって樹脂部３０を形成することができる。樹脂部３０によって、配線基板１０と半導体チップ２０とを接着することができるため、応力に対する耐性に優れた半導体装置を製造することができる。すなわち、樹脂部３０（樹脂材料３２）は、配線基板１０と半導体チップ２０とを接着する接着剤としての機能を有する。また、樹脂部３０によって、配線基板１０の電気的接続部１４や、半導体チップ２０のバンプ電極２６を封止することができるため、電気的な接続信頼性が低下しにくい半導体装置を製造することができる。
なお、本実施の形態に係る半導体装置の製造方法では、プラズマ処理後、半導体チップ２０をボンディングツールで保持するまで、半導体チップ２０を加熱する工程を行わないようにしてもよい。
以上の工程によって、あるいは、配線基板１０の半導体チップ２０が搭載された面とは反対側の面に外部端子４０を設ける工程や、検査工程などをさらに経て、図５に示す半導体装置１を製造することができる。
上述した半導体装置の製造方法によると、半導体チップ２０と樹脂部３０との間で剥離が生じにくい、信頼性の高い半導体装置を製造することができる。以下、その効果について説明する。
半導体装置の信頼性を高めるためには、半導体チップ２０（保護膜２８）の表面と、樹脂部３０との密着性を高めることが好ましい。ところが、本実施の形態では、半導体チップ２０の保護膜２８としてポリイミド樹脂を利用する。ポリイミド樹脂は非常に安定性が高い材料であるため、半導体チップの保護材料としては好ましいが、他の樹脂との密着性を高めることは困難であった。
ところが、上述した方法では、半導体チップ２０を配線基板１０に搭載する工程の前に、ＡｒとＯ２とを含む混合ガス１００を利用して、半導体チップ２０の保護膜２８の表面処理を行う。この表面処理により、保護膜２８の表面が改質され、樹脂部３０に対する密着性を高めることができる。そして、保護膜２８の表面が改質された状態（樹脂部３０に対する密着性が高い状態）で樹脂部３０を形成する工程を行うことで、半導体チップ２０（保護膜２８）と樹脂部３０との密着性が高く、両者の間で剥離が生じにくい、信頼性の高い半導体装置を製造することができる。
特に、本実施の形態では、ＡｒをＯ２よりも多く含む混合ガスを利用する。これにより、Ｏ２ガスのラジカル化が促進され、保護膜２８（ポリイミド）表面にＯリッチな官能基が多く形成される。そのため、保護膜２８の表面が改質された状態を長時間（７２時間程度）維持することが可能になり、信頼性の高い半導体装置を容易に製造することができる。
（変形例）
図６は、本発明を適用した実施の形態の変形例に係る半導体装置の製造方法を説明するための図である。
本実施の形態に係る半導体装置の製造方法では、配線基板１０に半導体チップ２０を搭載した後に、配線基板１０と半導体チップ２０との間に樹脂材料３２を設ける工程を行う。すなわち、本実施の形態に係る半導体装置の製造方法は、図６に示すように、配線基板１０に半導体チップ２０を搭載して、電気的接続部１４とバンプ電極２６とを対向させて電気的に接続する。その後、配線基板１０と半導体チップ２０との間に、樹脂材料３２を設ける（図４（Ｃ）参照）。最後に、樹脂材料３２を硬化させて樹脂部３０を形成する（図４（Ｄ）参照）。
先に説明したように、本実施の形態に係る半導体装置の製造方法によると、半導体チップ２０の保護膜２８の表面が改質された状態が長時間維持される。そのため、配線基板１０に半導体チップ２０を搭載した後に樹脂材料３２を設ける工程を行った場合でも、樹脂部３０を、半導体チップ２０との密着性が高くなるように形成することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
本発明に係る半導体装置の製造方法を説明するための図である。 本発明に係る半導体装置の製造方法を説明するための図である。 本発明に係る半導体装置の製造方法を説明するための図である。 本発明に係る半導体装置の製造方法を説明するための図である。 本発明に係る半導体装置の製造方法を説明するための図である。 本発明に係る半導体装置の製造方法を説明するための図である。
符号の説明
１…半導体装置、 １０…配線基板、 １２…ベース基板、 １４…電気的接続部、 ２０…半導体チップ、 ２２…半導体基板、 ２４…集積回路、 ２５…能動面、 ２６…バンプ電極、 ２８…保護膜、 ３０…樹脂部、 ３２…樹脂材料、 ４０…外部端子、 １００…混合ガス、 １１０…処理空間、 １２０…電極

Claims (5)

  1. 複数の電気的接続部を有する配線基板を用意する工程と、
    集積回路が形成された半導体基板と、前記半導体基板の前記集積回路が形成された面に形成された複数のバンプ電極と、前記半導体基板の前記面に形成された、ポリイミド樹脂からなる保護膜と、を有する半導体チップを用意する工程と、
    Ａｒ及び前記Ａｒよりも少量のＯ２を含む混合ガスを用いたプラズマ処理を行って、前記保護膜の表面を改質するプラズマ処理工程と、
    前記プラズマ処理工程後に、前記配線基板に前記半導体チップを搭載して、前記電気的接続部と前記バンプ電極とを対向させて電気的に接続する工程と、
    前記配線基板と前記半導体チップとの間に樹脂部を形成する工程と、
    を含む半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記樹脂部を形成する工程は、
    前記半導体チップを前記配線基板に搭載する前に、前記半導体チップと前記配線基板との間に樹脂材料を設ける工程と、
    前記半導体チップを前記配線基板に搭載した後に、前記樹脂材料を硬化させる工程と、
    を含む半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記樹脂材料は導電性微粒子を含有してなり、
    前記バンプ電極と前記電気的接続部とを、前記導電性微粒子を介して電気的に接続する半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記樹脂部を形成する工程は、
    前記半導体チップを前記配線基板に搭載した後に前記半導体チップと前記配線基板との間に樹脂材料を設ける工程と、
    前記樹脂材料を硬化させる工程と、
    を含む半導体装置の製造方法。
  5. 請求項１から請求項４のいずれかに記載の半導体装置の製造方法において、
    前記樹脂部は、エポキシ系の樹脂で形成する半導体装置の製造方法。
JP2006060771A 2006-03-07 2006-03-07 半導体装置の製造方法 Pending JP2007242761A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006060771A JP2007242761A (ja) 2006-03-07 2006-03-07 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006060771A JP2007242761A (ja) 2006-03-07 2006-03-07 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2007242761A true JP2007242761A (ja) 2007-09-20

Family

ID=38588032

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006060771A Pending JP2007242761A (ja) 2006-03-07 2006-03-07 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2007242761A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012053321A1 (ja) * 2010-10-21 2012-04-26 日本電気株式会社 高周波モジュール及びその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166976A (ja) * 1991-12-12 1993-07-02 Matsushita Electron Corp 半導体素子の実装方法
JPH10289908A (ja) * 1997-04-15 1998-10-27 Citizen Watch Co Ltd 半導体装置とその製造方法およびその接続構造
JP2000281820A (ja) * 1999-03-19 2000-10-10 Internatl Business Mach Corp <Ibm> 封止材の接着性が最適化された電子モジュールおよびその形成方法
JP2001110825A (ja) * 1999-10-08 2001-04-20 Nec Corp 半導体装置の製造方法
JP2002110613A (ja) * 2000-09-26 2002-04-12 Matsushita Electric Works Ltd プラズマ洗浄装置及びプラズマ洗浄方法
JP2004179552A (ja) * 2002-11-28 2004-06-24 Nec Corp 半導体装置の実装構造、実装方法およびリワーク方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166976A (ja) * 1991-12-12 1993-07-02 Matsushita Electron Corp 半導体素子の実装方法
JPH10289908A (ja) * 1997-04-15 1998-10-27 Citizen Watch Co Ltd 半導体装置とその製造方法およびその接続構造
JP2000281820A (ja) * 1999-03-19 2000-10-10 Internatl Business Mach Corp <Ibm> 封止材の接着性が最適化された電子モジュールおよびその形成方法
JP2001110825A (ja) * 1999-10-08 2001-04-20 Nec Corp 半導体装置の製造方法
JP2002110613A (ja) * 2000-09-26 2002-04-12 Matsushita Electric Works Ltd プラズマ洗浄装置及びプラズマ洗浄方法
JP2004179552A (ja) * 2002-11-28 2004-06-24 Nec Corp 半導体装置の実装構造、実装方法およびリワーク方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012053321A1 (ja) * 2010-10-21 2012-04-26 日本電気株式会社 高周波モジュール及びその製造方法

Similar Documents

Publication Publication Date Title
JP3633559B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3994262B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
TWI229435B (en) Manufacture of semiconductor device
WO1998033212A1 (en) Film carrier tape, semiconductor assembly, semiconductor device, manufacturing method therefor, mounting board, and electronic equipment
JP2001168265A (ja) 電子デバイス集合体と電子デバイスの接続方法
JP2004193497A (ja) チップサイズパッケージおよびその製造方法
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
WO2019004264A1 (ja) 電子部品モジュール及びその製造方法
US8629001B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2005311293A (ja) 半導体チップ、半導体装置、半導体装置の製造方法及び電子機器
JP2007242761A (ja) 半導体装置の製造方法
JP2002026071A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2002158307A (ja) 半導体装置及びその製造方法
JP4692720B2 (ja) 配線基板、半導体装置及びその製造方法
JP2003086620A (ja) 突起電極を有する半導体装置及びその製造方法
US20050158915A1 (en) Semiconductor device and method of fabricating the same
WO2000049652A1 (fr) Materiau de liaison, dispositif semi-conducteur et procede de fabrication, carte et dispositif electronique
JP2008147367A (ja) 半導体装置及びその製造方法
JP4973837B2 (ja) 半導体装置の製造方法
JP4692719B2 (ja) 配線基板、半導体装置及びその製造方法
JP2004288815A (ja) 半導体装置及びその製造方法
JP3770321B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3454223B2 (ja) 半導体装置の製造方法
JP2005217082A (ja) 半導体実装体
JP2001308230A (ja) 半導体装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080627

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110309

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110316

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110608