JP2007241995A - 半導体集積回路装置 - Google Patents

Abstract

【課題】本発明は、選択された発振源に応じて信号処理手段の起動を最適化することができる半導体集積回路装置を提供することを目的とする。
【解決手段】電源投入ののち、信号処理手段１１１内の不揮発性メモリ１３３から信号処理手段内の信号検出手段１３６に回路設定情報を転送し、回路設定情報に基づいて信号検出手段１３６の回路定数を調整し、調整ののち信号処理手段１１１を動作させて信号処理を行う半導体集積回路装置であって、発振信号を出力する複数の発振源１１２、１１３と、切替信号に応じて複数の発振源から出力された複数の発振信号のうちいずれか一つの発振信号を選択し、選択した発振信号に応じて回路設定情報の転送のタイミング及び信号処理手段の動作開始タイミングを指示する選択制御手段１１４を有する。
【選択図】 図１

Description

本発明は半導体集積回路装置に係り、特に、複数の発振源を持つ半導体集積回路装置に関する。

近年、リチウムイオン電池は、デジタルカメラなど、携帯機器に搭載されている。リチウムイオン電池は、一般に、その電圧により電池残量を検出することが難しいとされている。このため、電池の充放電電流を積算することにより、電池残量を測定する方法がとられている（特許文献１参照）。

このように、電池残量を測定するためのフューエルゲージＩＣが開発されている。電池残量を測定するためのフューエルゲージＩＣは、ＣＰＵ、メモリなどを内蔵しており、検出した充放電電流をデジタルデータに変換して積算し残量測定を行っている。このため、フューエルゲージＩＣには、計時を行うために発振回路が必要となる。

このようなフューエルゲージＩＣに搭載される発振回路は、コスト、基板実装面積の削減のため、内部発振回路を搭載するのが一般的であった。一方、正確な残量測定を行うためには、正確な計時を行う必要があるため、内部発振回路に代えて水晶発振子を外付けした発振回路を使用することが要望されている。このため、フューエルゲージＩＣとしては、内部発振回路と水晶発振回路の双方に対応する必要がある。

しかるに、内部発振回路は図７（Ｂ）に示すように時刻ｔ３０で電源投入後、ただちに発振を開始できるが、水晶発振回路は図７（Ｃ）に示すように発振波形が完全に安定するまで、１０ｍｓｅｃ程度の時間が必要であった。なお、図７（Ａ）に示すパワーオンリセット信号がハイレベルの期間にＩＣチップがリセットされる。

また、この種の信号処理装置では、ＣＰＵのリセットを解除する前に、メモリに格納しているトリミング情報などの各種情報を読み出し、アナログ回路や電源回路などに転送する必要がある。このため、ＩＣチップのリセットが完了する前に、これらの情報をメモリから各回路に転送していた。なお、これらの情報を転送するのに必要な時間は、例えば数１０μｓｅｃ程度である。

このとき、内部発振回路と水晶発振回路によって発振が安定するまでの時間が異なるため、発振回路によって発振安定後にトリミング情報などを各回路に転送するタイミング及びＣＰＵのリセットを解除するタイミングが異なる。よって、使用する発振回路によって起動時のシーケンスが異なり、別々のチップとして製造する必要があった。
特開２００１−１７４５３４号公報

しかるに、従来のこの種の信号処理装置では、発振回路が異なる場合、使用する発振回路に応じて別々のチップとして製造する必要があったため、コストがかかるなどの問題点があった。

本発明は上記の点に鑑みてなされたもので、選択された発振源に応じて信号処理手段の起動を最適化することができる半導体集積回路装置を提供することを目的とする。

本発明の一実施態様による半導体集積回路装置は、電源投入ののち、信号処理手段（１１１）内の不揮発性メモリ（１３３）から前記信号処理手段内の信号検出手段（１３６）に回路設定情報を転送し、前記回路設定情報に基づいて前記信号検出手段（１３６）の回路定数を調整し、前記調整ののち前記信号処理手段（１１１）を動作させて信号処理を行う半導体集積回路装置であって、
発振信号を出力する複数の発振源（１１２、１１３）と、
切替信号に応じて前記複数の発振源から出力された複数の発振信号のうちいずれか一つの発振信号を選択し、選択した発振信号に応じて前記回路設定情報の転送のタイミング及び前記信号処理手段の動作開始タイミングを指示する選択制御手段（１１４）を
有することにより、選択された発振源に応じて信号処理手段の起動を最適化することができる。

前記半導体集積回路装置において、
電源投入を検出して前記信号処理手段をリセットするパワーオンリセット手段（１１５）を有し、
前記選択制御手段は、前記パワーオンリセット手段のリセットを起点として前記回路設定情報の転送のタイミング及び前記信号処理手段の動作開始タイミングを決定する構成とすることができる。

前記半導体集積回路装置において、
前記複数の発振源（１１２、１１３）は、全てが半導体集積回路化された第１の発振出力部（１１２）と、外付けの水晶発振子を用いた第２の発振出力部（１１３）である構成とすることができる。

前記半導体集積回路装置において、
前記選択制御手段（１１４）は、前記切替信号に応じて前記第１の発振出力部又は第２の発振出力部の発振信号を選択する選択部（１５１）と、
前記選択部で選択された発振信号を供給され前記回路設定情報の転送に要する第１の時間をカウントする第１のカウンタ（１５４）と、
前記選択部で選択された発振信号を供給され前記第２の発振信号が安定化するに要する第２の時間をカウントする第２のカウンタ（１５５）と、
前記選択部で選択された発振信号を供給され前記第２の時間から前記第１の時間を減算した第３の時間をカウントする第３のカウンタ（１５６）を有し、
前記第１の発振出力部（１１２）の発振信号を選択する場合は前記パワーオンリセット手段（１１５）によるリセットが終ると前記回路設定情報の転送を開始して前記第１の時間の経過後に前記信号処理手段（１１１）の動作開始タイミングを指示し、前記第２の発振出力部（１１３）の発振信号を選択する場合は前記第３の時間を経過すると前記回路設定情報の転送を開始し前記第２の時間を経過後に前記信号処理手段の動作開始タイミングを指示する構成とすることができる。

前記半導体集積回路装置において、
前記切替信号は、外部から供給される構成とすることができる。

前記半導体集積回路装置において、
前記切替信号は、前記信号処理手段（１１１）内のレジスタに記憶されている構成とすることができる。

なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。

本発明によれば、選択された発振源に応じて信号処理手段の起動を最適化することができる。

〔構成〕
図１は本発明の信号処理回路の一実施形態のブロック構成図を示す。

本実施形態の信号処理装置１００は、例えば、フューエルゲージＩＣであり、１チップの半導体集積回路から構成されている。信号処理装置１００は、処理回路１１１、第１の発振出力部１１２、第２の発振出力部１１３、選択制御回路１１４、パワーオンリセット回路１１５から構成されている。

処理回路１１１は、ＣＰＵ１３１、ＲＯＭ１３２、ＥＥＰＲＯＭ１３３、ＲＡＭ１３４、インタフェース回路１３５、検出回路１３６から構成されている。ＣＰＵ１３１は、ＲＯＭ１３２に記憶されたプログラムに基づいて検出回路１３６から電流値を取得し、検出回路１３６で取得した電流値に基づいて電池残量を算出し、インタフェース回路１３５を通して外部に出力する。

ＥＥＰＲＯＭ１３３は、書き換え可能な不揮発性メモリであり、検出回路１３６を構成するアナログ回路の抵抗、キャパシタンスなどを微調整するためのトリミング情報が回路設定情報として記憶されている。ＥＥＰＲＯＭ１３３に記憶されたトリミング情報は、処理回路１１１の起動時にレジスタ１４１に転送される。

検出回路１３６に接続された端子Ｔ６，Ｔ７には例えば電池の充放電電流が流れる抵抗の両端電圧が印加されており、検出回路１３６は端子Ｔ６，Ｔ７の電圧を差動増幅して電流値に変換し、更に、デジタル値に変換してＣＰＵ１３１に供給する。検出回路１３６にはレジスタ１４１が設けられており、レジスタ１４１には、抵抗、キャパシタンスを設定するためのトリミング情報が書込まれて保持される。

検出回路１３６は、レジスタ１４１に保持されたトリミング情報に基づいてスイッチをオン又はオフして、トリミング用に設けられた抵抗、及び、キャパシタンスをバイパスし、あるいは、接続することにより、検出回路１３６内部の抵抗、キャパシタンスの微調整を行う。トリミング情報は、チップの検査時に検出回路１３６内部の抵抗、キャパシタンス、基準電圧等が最適値となるように決定され、ＥＥＰＲＯＭ１３３に記憶されており、起動時にレジスタ１４１に転送される。

なお、後述する第１の発振出力部１１２にもトリミング情報を保持するレジスタを設け、チップの検査時に第１の発振出力部１１２の発振周波数が設計値となるように発振出力部１１２内部の抵抗、キャパシタンスが最適値となるように決定し、ＥＥＰＲＯＭ１３３に記憶しておき、起動時に上記レジスタに転送されるよう構成しても良い。

ＲＡＭ１３４は、ＣＰＵ１３１の作業用記憶領域として用いられる。インタフェース回路１３５は、外部と情報の通信を行う。

上記の処理回路１１１は、選択制御回路１１４から供給される発振信号により動作して、端子Ｔ６、Ｔ７に印加される電圧から電池の充放電電流を検出し、検出された充放電電流を積算することにより電池残量を検出し、検出した電池残量情報をインタフェース回路１３５を用いて端子Ｔ５から外部に出力する。

第１の発振出力部１１２は、全てが半導体集積回路化された内部発振回路であり、例えばＰＬＬを持つ発振器であり数ＭＨｚの第１の発振信号を生成する。第１の発振出力部１１２で発振された第１の発振信号は、電源投入とほぼ同時に立ち上がる。第１の発振出力部１１２から出力される第１の発振信号は、選択制御回路１１４に供給される。

第２の発振出力部１１３は、端子Ｔ１、Ｔ２に接続される水晶発振子を用いて発振を行いて数ＭＨｚの第２の発振信号を生成する。第２の発振信号は、水晶発振子により生成されるため、高精度である。第２の発振出力部１１３から出力される第２の発振信号は、選択制御回路１１４に供給される。

選択制御回路１１４には、端子Ｔ３から切替信号ＳＥＬが供給されるとともに、パワーオンリセット回路１１５からリセット信号が供給されている。選択制御回路１１４は、切替信号ＳＥＬに応じて第１の発振出力部１１２又は第２の発振出力部１１３から出力された第１の発振信号ＣＬＫ１又は第２の発振信号ＣＬＫ２のうちいずれか一つの発振信号を選択して、処理回路１１１に供給するとともに、選択した発振信号に応じて処理回路１１１の起動のタイミングを制御する。

パワーオンリセット回路１１５には、端子Ｔ４から電源電圧が印加されている。パワーオンリセット回路１１５は、端子Ｔ４に供給される電源電圧の立ち上がりを検出して、パワーオンリセット信号を生成する。

図２は選択制御回路１１４のブロック構成図を示す。

選択制御回路１１４は、セレクタ１５１〜１５３、カウンタ１５４〜１５６、インバータ１５７〜１５９から構成されている。

セレクタ１５１には、第１の発振出力部１１２から第１の発振信号ＣＬＫ１が供給されるとともに、第２の発振出力部１１３から第２の発振信号ＣＬＫ２が供給されている。セレクタ１５１は、端子Ｔ３に外部から供給される切替信号ＳＥＬに応じて第１の発振信号ＣＬＫ１（ＳＥＬ＝ローレベルのとき）又は第２の発振信号ＣＬＫ２（ＳＥＬ＝ハイレベルのとき）を選択出力する。セレクタ１５１で選択された発振信号は、処理部１１１の駆動クロックＣＬＫ０として処理部１１１に供給されるとともに、カウンタ１５４〜１５６に供給される。

カウンタ１５４には、セレクタ１５１で選択された発振信号が供給されるとともに、パワーオンリセット回路１１５で生成されたパワーオンリセット信号Ｐ−ＲＳＴが供給されている。カウンタ１５４は、パワーオンリセット信号Ｐ−ＲＳＴの立ち下がりエッジを検出し、セレクタ１５１で選択された発振信号のカウントを開始する。

カウンタ１５４は、パワーオンリセット信号Ｐ−ＲＳＴの立ち下がりエッジを検出した後、αμｓｅｃ（αは例えば数１０程度の値）経過した後に出力をローレベルからハイレベルに反転させる。カウンタ１５４は、出力が反転した後は、例えば、電源が切断されるまで出力をハイレベルに維持する。なお、カウンタ１５４のカウント時間は、ＥＥＰＲＯＭ１３３からレジスタ１４１にトリミング情報を転送するのに十分な時間であれば、αμｓｅｃに限定されるのもではない。カウンタ１５４の出力は、インバータ１５７を介してセレクタ１５２に供給される。

カウンタ１５５には、セレクタ１５１で選択された発振信号が供給されるとともに、パワーオンリセット回路１１５で生成されたパワーオンリセット信号Ｐ−ＲＳＴが供給されている。カウンタ１５５は、パワーオンリセット信号Ｐ−ＲＳＴの立ち下がりエッジを検出し、セレクタ１５１で選択された発振信号のカウントを開始する。カウンタ１５５は、パワーオンリセット信号Ｐ−ＲＳＴの立ち下がりエッジを検出してからβｍｓｅｃ（βは例えば１０程度の値）経過した後に出力をローレベルからハイレベルに反転させる。なお、ハイレベルからローレベルにするようにしてもよい。カウンタ１５５は、出力が反転した後は、例えば、電源が切断されるまで出力をハイレベルに維持する。

なお、カウンタ１５５のカウント時間は、ＣＰＵ１３１が安定動作するほどに第２の発振信号ＣＬＫ２が安定化するのに要する時間であれば、βｍｓｅｃに限定されるものではない。カウンタ１５５の出力は、インバータ１５８を介してセレクタ１５２に供給される。

カウンタ１５６には、セレクタ１５１で選択された発振信号が供給されるとともに、パワーオンリセット回路１１５で生成されたパワーオンリセット信号Ｐ−ＲＳＴが供給されている。カウンタ１５６は、パワーオンリセット信号Ｐ−ＲＳＴのハイレベルからローレベルへの立ち下がりを検出し、セレクタ１５１で選択された発振信号のカウントを開始する。

カウンタ１５６は、パワーオンリセット信号Ｐ−ＲＳＴの立ち下がりエッジを検出してから（βｍｓｅｃ−αμｓｅｃ）経過した後に出力をローレベルからハイレベルに反転させる。なお、ハイレベルからローレベルにするようにしてもよい。また、カウンタ１５６は、出力が反転した後は、例えば、電源が切断されるまで出力をハイレベルに維持する。

なお、カウンタ１５６のカウント時間は、第２の発振信号ＣＬＫ２によりＣＰＵ１３１が安定動作するのに十分な時間からＥＥＰＲＯＭ１３３からレジスタ１４１にトリミング情報を転送するのに必要な時間を減算した時間であれば、（βｍｓｅｃ−αμｓｅｃ）に限定されるものではない。カウンタ１５６の出力は、インバータ１５９を介してセレクタ１５３に供給されている。

セレクタ１５２は、端子Ｔ３に外部から供給される切替信号ＳＥＬに応じてカウンタ１５４の出力（ＳＥＬ＝ローレベルのとき）、または、カウンタ１５５の出力（ＳＥＬ＝ハイレベルのとき）のいずれかを選択出力する。セレクタ１５２の出力は、処理回路１１１をリセットするためのリセット信号ＲＳＴとして処理回路１１１に供給される。

処理回路１１１は、リセット信号ＲＳＴがハイレベルのときにリセット状態となり、リセット信号ＲＳＴがローレベルのときにリセット解除状態となる。

セレクタ１５３は、切替信号ＳＥＬに応じてパワーオンリセット信号Ｐ−ＲＳＴ（ＳＥＬ＝ローレベルのとき）又はカウンタ１５６の出力（ＳＥＬ＝ハイレベルのとき）のいずれかを選択して出力する。セレクタ１５３の出力は、処理回路１１１のＥＥＰＲＯＭ１３３からレジスタ１４１へのトリミング情報の転送を開始させるための制御信号ＣＮＴとしてＥＥＰＲＯＭ１３３及びレジスタ１４１に供給される。

ＥＥＰＲＯＭ１３３は、制御信号ＣＮＴがローレベルになると、内蔵された転送回路が動作して記憶されたトリミング情報を転送する。また、レジスタ１４１は、制御信号ＣＮＴがローレベルとなると、ＥＥＰＲＯＭ１１３から供給されるトリミング情報を受信し、格納する。ＥＥＰＲＯＭ１１３からレジスタ１４１へのトリミング情報の転送は、αμｓｅｃ以下で完了する。

ＣＰＵ１３１は、レジスタ１４１にトリミング情報が設定されると、ＲＯＭ１３２にインストールされたプログラムに基づいて所望の処理が可能となる。

〔動作〕
〔第１の発振信号ＣＬＫ１選択時〕
第１の発振信号ＣＬＫ１により処理回路１１１を動作させるときには、切替信号ＳＥＬをローレベルとする。切替信号ＳＥＬをローレベルとすることにより、セレクタ１５１は第１の発振信号ＣＬＫ１を選択して出力する。また、セレクタ１５２は、カウンタ１５４の出力を選択して出力する。更に、セレクタ１５３は、パワーオンリセット信号Ｐ−ＲＳＴを選択して出力する。

図３は本発明の一実施形態の第１の発振信号ＣＬＫ１選択時の動作説明図を示す。図３（Ａ）は電源、図３（Ｂ）はパワーオンリセット信号Ｐ−ＲＳＴ、図３（Ｃ）は第１の発振信号ＣＬＫ１、図３（Ｄ）はカウンタの動作状態、図３（Ｅ）は処理回路１１１の動作状態を示す。

第１の発振信号ＣＬＫ１選択時には、セレクタ１５１は第１の発振信号ＣＬＫ１を選択出力し、セレクタ１５２はインバータ１５７の出力を選択、出力し、セレクタ１５３はパワーオンリセット信号Ｐ−ＲＳＴを選択して出力する。

時刻ｔ１０で電源が投入されると、第１の発振出力部１１２が起動して、第１の発振信号ＣＬＫ１が出力される。第１の発振信号ＣＬＫ１は、セレクタ１５１から処理回路１１１に供給されるとともに、カウンタ１５４〜１５６に供給される。

また、このとき、パワーオンリセット信号Ｐ−ＲＳＴはハイレベルとなり、カウンタ１５４〜１５６はカウントを開始していない。このため、カウンタ１５４〜１５６の出力は、ローレベルである。カウンタ１５４の出力がローレベルであるので、インバータ１５７の出力はハイレベルとなる。インバータ１５７の出力がセレクタ１５２により選択されているので、処理回路１１１に供給されるリセット信号ＲＳＴは、ハイレベルとなる。よって、処理回路１１１は、リセット状態となる。

次に時刻ｔ１１で電源電圧が安定し、パワーオンリセット信号Ｐ−ＲＳＴがハイレベルからローレベルに立ち下がると、パワーオンリセット信号Ｐ−ＲＳＴを選択出力しているセレクタ１５３の出力である制御信号ＣＮＴがハイレベルからローレベルに立ち下がる。制御信号ＣＮＴがローレベルになることにより、ＥＥＰＲＯＭ１３３及びレジスタ１４１が起動し、図３（Ｅ）に示すようにＥＥＰＲＯＭ１３３からレジスタ１４１にトリミング情報の転送が開始される。

時刻ｔ１２でカウンタ１５４がカウントを開始してαμｓｅｃ経過すると、カウンタ１５４の出力がハイレベルとなる。カウンタ１５４の出力がハイレベルとなることにより、セレクタ１５２の出力がローレベルとなる。セレクタ１５２の出力がローレベルとなることにより、処理回路１１１のリセットが解除されて、プログラムに基づいて処理が可能となる。なお、ＥＥＰＲＯＭ１３３からレジスタ１４１へのトリミング情報の転送はαμｓｅｃ以下で完了するため、時刻ｔ１２の前に完了している。したがって、処理回路１１１は、ＥＥＰＲＯＭ１３３に設定されたトリミング情報に従って処理を実行することができる。

以上により、内部発振信号である第１の発振信号ＣＬＫ１により最短時間で処理回路１１１による処理を実行できる。第１の発振信号ＣＬＫ１は、内部発振回路によって構成されているので、電源の立ち上がりとともに、安定した出力を行うことが可能となる。ただし、水晶発振による第２の発振信号ＣＬＫ２に比べて精度が劣る。

〔第２の発振信号ＣＬＫ２選択時〕
次に第２の発振信号ＣＬＫ２選択時の動作を説明する。

図４は本発明の一実施形態の第２の発振信号ＣＬＫ２選択時の動作説明図を示す。図４（Ａ）は電源、図４（Ｂ）はパワーオンリセット信号Ｐ−ＲＳＴ、図４（Ｃ）は第２の発振信号ＣＬＫ２、図４（Ｄ）はリセット信号ＲＳＴ制御信号ＣＮＴ、図４（Ｅ）は処理回路１１１の動作状態を示す。

第２の発振信号ＣＬＫ２選択時には、切替信号ＳＥＬをハイレベルとする。切替信号ＳＥＬをハイレベルとすることによりセレクタ１５１は第２の発振信号ＣＬＫ２を選択出力し、セレクタ１５２はインバータ１５８の出力を選択、出力し、セレクタ１５３はインバータ１５９の出力を選択して出力する。

時刻ｔ２０で電源が投入されると、第２発振出力部１１３が起動して、第２の発振信号ＣＬＫ２が出力される。第２の発振信号ＣＬＫ２は、セレクタ１５１から処理回路１１１に供給されるとともに、カウンタ１５４〜１５６に供給される。

また、このとき、パワーオンリセット信号Ｐ−ＲＳＴはハイレベルとなり、カウンタ１５５、１５６はカウントを開始していない。このため、カウンタ１５５、１５６の出力はローレベルである。カウンタ１５５の出力がローレベルであるので、インバータ１５８の出力はハイレベルとなる。インバータ１５８の出力がセレクタ１５２により選択されているので、処理回路１１１に供給されるリセット信号ＲＳＴは、ハイレベルとなる。よって、処理回路１１１は、リセット状態となる。

次に時刻ｔ２１で電源電圧が安定し、パワーオンリセット信号Ｐ−ＲＳＴがハイレベルからローレベルに立ち下がると、カウンタ１５５、１５６がカウントを開始する。カウンタ１５６がカウントを開始して、（βｍｓｅｃ−αμｓｅｃ）経過した時刻ｔ２２で、カウンタ１５６の出力がハイレベルとなる。カウンタ１５６の出力がハイレベルとなることにより、インバータ１５９の出力がローレベルとなる。

インバータ１５９の出力がローレベルとなることによって、セレクタ１５３の出力である制御信号ＣＮＴがハイレベルからローレベルに立ち下がる。制御信号ＣＮＴがローレベルになることにより、ＥＥＰＲＯＭ１３３及びレジスタ１４１が起動し、図４（Ｅ）に示すようにＥＥＰＲＯＭ１３３からレジスタ１４１にトリミング情報の転送が開始される。

カウンタ１５５がカウントを開始してβｍｓｅｃ経過した時刻ｔ２３で、カウンタ１５５の出力がハイレベルとなる。カウンタ１５５の出力がハイレベルとなることにより、セレクタ１５２の出力がローレベルとなる。セレクタ１５２の出力がローレベルとなることにより、処理回路１１１のリセットが解除されて、プログラムに基づいて処理が可能となる。

なお、ＥＥＰＲＯＭ１３３からレジスタ１４１へのトリミング情報の転送はαμｓｅｃ以下で完了するため、時刻ｔ２３の前に完了している。したがって、処理回路１１１は、ＥＥＰＲＯＭ１３３に設定されたトリミング情報に従って処理を実行することができる。

以上により、水晶発振により得られる第２の発振信号ＣＬＫ２が安定した後に処理回路１１１による処理を実行できる。なお、第２の発振信号ＣＬＫ２は安定するまでの、βｍｓｅｃと時間がかかるが、精度がよく、安定後は処理回路１１１を安定して動作させることができる。

このように、本実施形態によれば、第１の発振信号ＣＬＫ１及び第２の発振信号ＣＬＫ２からいずれかの発振信号を選択し、選択された発振信号毎に最適なタイミングでＥＥＰＲＯＭ１３３からレジスタ１４１へのトリミング情報の転送、及び、処理回路１１１のリセットを解除することにより、電源立ち上げ時などに処理回路１１１の起動を高速に行える。

また、本実施形態の信号処理装置１００は、切替信号ＳＥＬによって第１の発振信号ＣＬＫ１、第２の発振信号ＣＬＫ２のいずれに対しても対応可能であり、用途に応じて発振信号を選択できる。

〔その他〕
なお、本実施形態では、第１の発振信号ＣＬＫ１と第２の発振信号ＣＬＫ２との２つの発振信号から一つの発振信号を選択し、選択された発振信号毎に最適なタイミングでＥＥＰＲＯＭ１３３からレジスタ１４１へのトリミング情報の転送、及び、処理回路１１１のリセットを解除するタイミングを制御する場合について説明したが、発振信号は、２つに限定されるものではなく、３以上の発振信号であっても同様な作用効果を奏することが可能である。

また、本実施形態では、切替信号ＳＥＬを外部から供給するようにしたが、内部にレジスタを設け、内部で設定するようにしてもよい。これにより、切替信号ＳＥＬ入力用の外部端子を削除できる。

〔バッテリパック〕
図５は、本発明の通信システムを適用したバッテリパックの一実施形態のブロック図を示す。同図中、フューエルゲージＩＣ２００は半導体集積化されており、デジタル部２１０とアナログ部２５０とから大略構成されている。

デジタル部２１０内には、ＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、パワーオンリセット部２２０、レジスタ２２１、テスト端子状態設定回路２２２、テスト制御回路２２３が設けられている。上記のＣＰＵ２１１、ＲＯＭ２１２、ＲＡＭ２１３、ＥＥＰＲＯＭ２１４、割込み制御部２１５、バス制御部２１６、Ｉ２Ｃ部２１７、シリアル通信部２１８、タイマ部２１９、レジスタ２２１は内部バス２２２にて相互に接続されている。

なお、ＣＰＵ２１１は図１のＣＰＵ１３１に相当し、ＲＯＭ２１２は図１のＲＯＭ１３２に相当し、ＲＡＭ２１３は図１のＲＡＭ１３４に相当し、ＥＥＰＲＯＭ２１４は図１のＥＥＰＲＯＭ１３３に相当し、Ｉ２Ｃ部２１７は図１のインタフェース回路１３５に相当し、パワーオンリセット部２２０は図１のパワーオンリセット回路１１５に相当する。

ＣＰＵ２１１は、ＲＯＭ２１２に記憶されているプログラムを実行してフューエルゲージＩＣ２００全体を制御し、バッテリの充放電電流を積算してバッテリ残量を算出する処理等を実行する。この際にＲＡＭ２１３が作業領域として使用される。ＥＥＰＲＯＭ２１４にはトリミング情報等が記憶される。

割込み制御部２１５は、フューエルゲージＩＣ２００の各部から割込み要求を供給され、各割込み要求の優先度に応じて割込みを発生しＣＰＵ２１１に通知する。バス制御部２１６は、どの回路部が内部バス２２２を使用するかの制御を行う。

Ｉ２Ｃ部２１７はポート２３１，２３２を介して通信ラインに接続されて２線式のシリアル通信を行う。シリアル通信部２１８はポート２３３を介して図示しない通信ラインに接続されて１線式のシリアル通信を行う。

タイマ部２１９はシステムクロックをカウントし、そのカウント値はＣＰＵ２１１に参照される。パワーオンリセット部２２０はポート２３５に供給される電源Ｖｄｄが立ち上がったことを検出してリセット信号を発生しフューエルゲージＩＣ２００の各部に供給する。

レジスタ２２１にはＥＥＰＲＯＭ２１４からの情報が転送される。テスト端子状態設定回路２２２はレジスタ２２１に保持された情報に応じてテスト端子２３７，２３８とテスト制御回路２２３との間を接続し、また、テストポート２３７，２３８に対応するテスト制御回路２２３の入力を所定のレベルに設定する。

テスト制御回路２２３は、テストポート２３７，２３８の入力を供給されると、その入力に応じて内部回路の状態を変化させて、フューエルゲージＩＣ２００の内部回路のテストが可能となる。

アナログ部２５０内には、発振回路２５１、水晶発振回路２５２、選択制御回路２５３、分周器２５４、電圧センサ２５５、温度センサ２５６、電流センサ２５７、マルチプレクサ２５８、シグマ・デルタ変調器２５９が設けられている。

なお、発振回路２５１は図１の第１の発振出力部１１２に相当し、水晶発振回路２５２は図１の第２の発振出力部１１３に相当し、選択制御回路２５３は図１の選択制御回路１１４に相当し、電流センサ２５７、マルチプレクサ２５８、シグマ・デルタ変調器２５９は図１の検出回路１３６に相当する。

発振回路２５１はＰＬＬを持つ発振器であり数ＭＨｚの発振信号を出力する。水晶発振回路２５２はポート２７１，２７２に水晶振動子を外付けされて発振を行い、数ＭＨｚの発振信号を出力する。水晶発振回路２５２の発振周波数は発振回路２５１に対し高精度である。

選択制御回路２５３はポート２７３から供給される選択信号に基づいて発振回路２５１と水晶発振回路２５２のいずれか一方の出力する発振周波信号を選択しシステムクロックとしてフューエルゲージＩＣ２００の各部に供給すると共に分周器２５４に供給する。また、選択制御回路２５３はリセット信号ＲＳＴと制御信号ＣＮＴを生成している。ところで、選択制御回路２５３はポート２７３から選択信号が供給されない場合には例えば発振回路２５１の出力する発振周波信号を選択する。分周器２５４はシステムクロックを分周して各種クロックを生成しフューエルゲージＩＣ２００の各部に供給する。

電圧センサ２５５はポート２７４，２７５それぞれに外付けされるバッテリ（リチウムイオン電池）３０１，３０２の電圧を検出し、アナログの検出電圧をマルチプレクサ２５８に供給する。温度センサ２５６はフューエルゲージＩＣ２００の環境温度を検出しアナログの検出温度をマルチプレクサ２５８に供給する。

ポート２７６，２７７には電流検出用の抵抗３０３の両端が接続されており、電流センサ２５７はポート２７６，２７７それぞれの電位差から抵抗３０３を流れる電流を検出しアナログの検出電流をマルチプレクサ２５８に供給する。

マルチプレクサ２５８は、アナログの検出電圧、アナログの検出温度、アナログの検出電流を順次選択してシグマ・デルタ変調器２５９に供給する。シグマ・デルタ変調器２５９は各検出値をシグマ・デルタ変換することでパルス密度変調信号を内部バス２２２を通してＣＰＵ２１１に供給し、ＣＰＵ２１１にてデジタルフィルタ処理を行って検出電圧、検出温度、検出電流それぞれのデジタル化を行う。また、ＣＰＵ２１１は、バッテリの充放電電流を積算することによりバッテリ残量を算出する。この際検出温度は温度補正のために使用される。

上記のフューエルゲージＩＣ２００は、バッテリ３０１，３０２、電流検出用の抵抗３０３、レギュレータ・保護回路３０４、抵抗３０５及びスイッチ３０６と共に筐体３１０に収納されてバッテリパック３００が構成されている。バッテリパック３００の端子３１１にバッテリ３０１の正電極及びレギュレータ・保護回路３０４の電源入力端子が接続され、レギュレータ・保護回路３０４の電源出力端子がフューエルゲージＩＣ２００の電源Ｖｄｄのポート２３５が接続されている。端子３１２は抵抗３０５を介してレギュレータ・保護回路３０４の接地端子に接続されると共に、スイッチ３０６を介して電流検出用の抵抗３０３のポート２７７との接続点に接続されている。レギュレータ・保護回路３０４は、端子３１１，３１２間の電圧を安定化すると共に、この電圧が所定範囲外となった場合にスイッチ３０６を遮断して保護を行う。

また、電流検出用の抵抗３０３のポート２７６との接続点はフューエルゲージＩＣ２００の電源Ｖｓｓのポート２３６が接続される。バッテリパック３００の端子３１３，３１４にはフューエルゲージＩＣ２００のポート２３１，２３２が接続されている。

図６は、図５のバッテリパック３００を使用した携帯型電子機器の一実施形態のブロック図を示す。同図中、携帯型電子機器４００は、例えば携帯型パーソナルコンピュータ、デジタルスチルカメラ、携帯電話等の本体回路である。携帯型電子機器４００は、図５に示すＩ２Ｃ部２１７と同一構成のＩ２Ｃ部及びＣＰＵを有している。

バッテリパック３００の端子３１１〜３１４それぞれは携帯型電子機器４００の電源Ｖｄｄ，Ｖｓｓの端子４０１，４０２、及びクロックラインＬ１及びデータラインＬ２が接続される端子４０３，４０４に接続される。これにより、バッテリパック３００内のバッテリ３０１，３０２から携帯型電子機器４００に電源が供給される。

この場合、通常、携帯型電子機器４００がマスタ、フューエルゲージＩＣ２００がスレーブとして動作し、携帯型電子機器４００からの要求により、フューエルゲージＩＣ２００は算出したバッテリ残量を携帯型電子機器４００の通信装置４１０に応答する。

本発明の一実施形態のブロック構成図である。 選択制御回路１１４のブロック構成図である。 本発明の一実施形態の第１の発振信号ＣＬＫ１選択時の動作説明図である。 本発明の一実施形態の第２の発振信号ＣＬＫ２選択時の動作説明図である。 本発明の信号処理装置を適用したバッテリパックの一実施形態のブロック図である。 図５のバッテリパックを使用した携帯型電子機器の一実施形態のブロック図である。 従来の一例の動作説明図である。

符号の説明

１００ 信号処理装置
１１１ 処理回路
１１２ 第１の発振出力部
１１３ 第２の発振出力部
１１４ 選択制御回路
１１５ パワーオンリセット回路
１２１ 発振子
１３１ ＣＰＵ
１３２ ＲＯＭ
１３３ ＥＥＰＲＯＭ
１３４ ＲＡＭ
１３５ インタフェース回路
１３６ 検出回路
１４１ レジスタ
１５１〜１５３ セレクタ
１５４〜１５６ カウンタ
１５７〜１５９ インバータ

Claims (6)

1. 電源投入ののち、信号処理手段内の不揮発性メモリから前記信号処理手段内の信号検出手段に回路設定情報を転送し、前記回路設定情報に基づいて前記信号検出手段の回路定数を調整し、前記調整ののち前記信号処理手段を動作させて信号処理を行う半導体集積回路装置であって、
   発振信号を出力する複数の発振源と、
   切替信号に応じて前記複数の発振源から出力された複数の発振信号のうちいずれか一つの発振信号を選択し、選択した発振信号に応じて前記回路設定情報の転送のタイミング及び前記信号処理手段の動作開始タイミングを指示する選択制御手段を
   有することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   電源投入を検出して前記信号処理手段をリセットするパワーオンリセット手段を有し、
   前記選択制御手段は、前記パワーオンリセット手段のリセットを起点として前記回路設定情報の転送のタイミング及び前記信号処理手段の動作開始タイミングを決定することを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記複数の発振源は、全てが半導体集積回路化された第１の発振出力部と、外付けの水晶発振子を用いた第２の発振出力部であることを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記選択制御手段は、前記切替信号に応じて前記第１の発振出力部又は第２の発振出力部の発振信号を選択する選択部と、
   前記選択部で選択された発振信号を供給され前記回路設定情報の転送に要する第１の時間をカウントする第１のカウンタと、
   前記選択部で選択された発振信号を供給され前記第２の発振信号が安定化するに要する第２の時間をカウントする第２のカウンタと、
   前記選択部で選択された発振信号を供給され前記第２の時間から前記第１の時間を減算した第３の時間をカウントする第３のカウンタを有し、
   前記第１の発振出力部の発振信号を選択する場合は前記パワーオンリセット手段によるリセットが終ると前記回路設定情報の転送を開始して前記第１の時間の経過後に前記信号処理手段の動作開始タイミングを指示し、前記第２の発振出力部の発振信号を選択する場合は前記第３の時間を経過すると前記回路設定情報の転送を開始し前記第２の時間を経過後に前記信号処理手段の動作開始タイミングを指示することを特徴とする半導体集積回路装置。
5. 請求項１乃至４のいずれか１項記載の半導体集積回路装置において、
   前記切替信号は、外部から供給されることを特徴とする半導体集積回路装置。
6. 請求項１乃至４のいずれか１項記載の半導体集積回路装置において、
   前記切替信号は、前記信号処理手段内のレジスタに記憶されていることを特徴とする半導体集積回路装置。

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