JP2007229305A

JP2007229305A - 内視鏡装置

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Publication number: JP2007229305A
Application number: JP2006056578A
Authority: JP
Inventors: Masaru Sudo; 賢須藤
Original assignee: Olympus Medical Systems Corp
Current assignee: Olympus Medical Systems Corp
Priority date: 2006-03-02
Filing date: 2006-03-02
Publication date: 2007-09-13

Abstract

【課題】被検体に対する処置に費やされるコストを従来に比べて低下することが可能であるとともに、被検体に対する処置における作業の煩雑さを軽減することが可能である内視鏡装置を提供する。
【解決手段】本発明の内視鏡装置は、被写体の像を撮像し、撮像した被写体の像を撮像信号として出力する撮像手段を有する内視鏡と、前記撮像信号に対して信号処理を行うことにより、前記撮像信号を映像信号として出力する信号処理装置とを有する内視鏡装置であって、前記内視鏡は、少なくとも前記撮像手段に関する情報を有する所定のデータが書き込まれた記憶手段を有し、前記信号処理装置は、前記内視鏡と前記信号処理装置とが接続された場合に、前記記憶手段に書き込まれた前記所定のデータに基づいて回路構成が書き換わる、プログラマブル画像処理手段を有する。
【選択図】図１

Description

本発明は、内視鏡装置に関し、特に、内視鏡から出力される撮像信号に対する処理内容を、所定のデータに基づいて変更可能な内視鏡装置に関するものである。

体腔内に挿入される挿入部を有した内視鏡及び画像処理を行うための画像処理部を有した内視鏡装置は、従来より医療分野等において広く用いられている。特に、医療分野における内視鏡装置は、術者等が被検体としての生体に対する処置を行う際に用いられている。

前述したような構成を有する内視鏡装置としては、例えば、特許文献１において提案されている、記憶素子及び固体撮像素子が設けられた挿入部と、画像処理等を行うシステム制御部が設けられた本体部とを要部として有して構成される内視鏡装置がある。また、特許文献１に提案されている内視鏡装置は、挿入部と本体部とが接続された際に、記憶素子が有する各種データを本体部に出力する構成を有すると共に、該各種データに基づき、システム制御部が画像処理を行うことができるような構成を有している。そして、特許文献１に提案されている内視鏡装置は、前述したような構成を有することにより、例えば、挿入部に応じた適切な画像を表示するための、前記各種データが有する画像処理用のパラメータに基づく画像処理を本体部において行うことができる。

特開平８−２３８２１６号公報

特許文献１に提案されている内視鏡装置が有する本体部には、例えば、単板式の固体撮像素子を有する挿入部、あるいは３板式の固体撮像素子を有する挿入部等、機能及び構成の異なる様々な挿入部が接続され得る。

そのため、特許文献１に提案されている内視鏡装置の本体部は、挿入部が有する機能及び構成に応じた固有の処理である、例えば、Ｙ／Ｃ分離及び画素ずらし等、内容の全く異なる各処理を、所定の回路構成を有するシステム制御部において、挿入部から出力される処理用のパラメータのみに基づき、まとめて行わなければならない状況が生じ得る。

しかし、実際には、挿入部が有する機能及び構成に応じた内容の全く異なる処理を、システム制御部が、処理用のパラメータのみに基づき、まとめてかつ適切に行うことは困難である。そのため、術者等は、特許文献１に提案されている内視鏡装置を用いて生体に対する処置を行う事前に、例えば、使用する挿入部が有する機能及び構成に応じた処理を適切に行うことのできる他の本体部への交換、または、本体部が有するシステム制御部のバージョンアップ等の処置を行わなければならない。その結果、特許文献１に提案されている内視鏡装置は、生体に対する処置におけるコストの増加及び作業の煩雑さという点において課題を有している。

本発明は、前述した点に鑑みてなされたものであり、被検体に対する処置に費やされるコストを従来に比べて低下することが可能であるとともに、被検体に対する処置における作業の煩雑さを軽減することが可能である内視鏡装置を提供することを目的としている。

本発明における第１の内視鏡装置は、被写体の像を撮像し、撮像した被写体の像を撮像信号として出力する撮像手段を有する内視鏡と、前記撮像信号に対して信号処理を行うことにより、前記撮像信号を映像信号として出力する信号処理装置とを有する内視鏡装置であって、前記内視鏡は、少なくとも前記撮像手段に関する情報を有する所定のデータが書き込まれた記憶手段を有し、前記信号処理装置は、前記内視鏡と前記信号処理装置とが接続された場合に、前記記憶手段に書き込まれた前記所定のデータに基づいて回路構成が書き換わる、プログラマブル画像処理手段を有することを特徴とする。

本発明における第２の内視鏡装置は、前記第１の内視鏡装置において、前記所定のデータは、前記撮像手段に関する情報として、少なくとも、前記撮像手段が有する撮像素子の個数に関する情報を有していることを特徴とする。

本発明における内視鏡装置によると、被検体に対する処置に費やされるコストを従来に比べて低下することが可能であるとともに、被検体に対する処置における作業の煩雑さを軽減することが可能である。

以下、図面を参照して本発明の実施の形態を説明する。図１は、本実施形態に係る内視鏡装置における要部の構成の一例を示す図である。図２は、本実施形態に係る内視鏡装置のビデオプロセッサが有するＦＰＧＡの構成の一例を示す図である。図３は、本実施形態に係る内視鏡装置のビデオプロセッサが有するＦＰＧＡの構成の、図２とは異なる一例を示す図である。図４は、本実施形態に係る内視鏡装置のビデオプロセッサが有するＦＰＧＡの構成の、図２及び図３とは異なる一例を示す図である。図５は、本実施形態に係る内視鏡装置における要部の構成の、図１とは異なる一例を示す図である。図６は、本実施形態に係る内視鏡装置のビデオプロセッサが有するＦＰＧＡの構成の、図２、図３及び図４とは異なる一例を示す図である。図７は、本実施形態に係る内視鏡装置における、ビデオプロセッサのメニュー画面の一例を示す図である。図８は、本実施形態に係る内視鏡装置における要部の構成の、図１及び図５とは異なる一例を示す図である。図９は、本実施形態に係る内視鏡装置における要部の構成の、図１、図５及び図８とは異なる一例を示す図である。

内視鏡装置１は、図１に示すように、内視鏡としてのビデオスコープ２と、ビデオスコープ２に対して着脱自在な構成を有するビデオプロセッサ３とを要部として有している。

ビデオスコープ２は、ＣＣＤ（電荷結合素子）部２１と、プリプロセス回路２２と、シリアライザ２３及び２７と、ドライバ回路２４及び２８と、ビデオプロセッサ３から出力される制御信号に基づき、ＣＣＤ２１に対して駆動電圧を供給するＣＣＤドライバ回路２５と、記憶回路２６とを要部として有して構成されている。

撮像手段としてのＣＣＤ部２１は、ＣＣＤドライバ回路２５により供給される駆動電圧に基づいて駆動する、１または複数のＣＣＤを有して構成され、図示しない対物光学系により結像された被写体の像を撮像すると共に、撮像した被写体の像を撮像信号としてプリプロセス回路２２に対して出力する。

プリプロセス回路２２は、ＣＣＤ２１から出力される撮像信号に対し、増幅及び相関二重サンプリング等の信号処理を行った後、該信号処理を行った後の撮像信号をシリアライザ２３に対して出力する。

シリアライザ２３は、プリプロセス回路２２から出力される撮像信号をシリアル化し、シリアル化した撮像信号をドライバ回路２４に対して出力する。

ドライバ回路２４は、シリアライザ２３によりシリアル化された撮像信号を、ビデオプロセッサ３との通信に適した方式の信号としてエンコードし、エンコード後の撮像信号をビデオプロセッサ３に対して出力する。

記憶手段としての記憶回路２６は、ビデオスコープ２に応じた処理をビデオプロセッサ３のＦＰＧＡ３６が行うために必要となるデータとしての、例えば、ＣＣＤ部２１に設けられたＣＣＤの数及びビデオスコープ２の機種情報等の第１の処理用データを有し、ビデオスコープ２とビデオプロセッサ３とが接続された際に、該第１の処理用データをシリアライザ２７に対して出力する。

シリアライザ２７は、記憶回路２６から出力される第１の処理用データをシリアル化し、シリアル化した第１の処理用データをドライバ回路２８に対して出力する。

ドライバ回路２８は、シリアライザ２７によりシリアル化された第１の処理用データを、ビデオプロセッサ３との通信に適した方式の信号に変換し、変換後の第１の処理用データをビデオプロセッサ３に対して出力する。

ビデオスコープ２は、以上に述べたように、ビデオプロセッサ３に対して出力される各信号を、シリアライザ２３及びシリアライザ２７においてシリアル化した状態として出力する。そのため、本実施形態のビデオスコープ２は、従来のビデオスコープに比べてビデオプロセッサ３との接続用のピン数が少なく済み、その結果、従来のビデオスコープに比べて簡易に製造され得る。

信号処理装置としてのビデオプロセッサ３は、ビデオスコープ２に対して着脱自在な構成を有し、電圧Ｖｃｃが印加される抵抗３０Ａが設けられた患者回路３ａと、アイソレーション回路３１ａ、３１ｂ及び３１ｃにより、患者回路３ａから電気的に絶縁された状態として設けられた２次回路３ｂとを有して構成されている。また、２次回路３ｂは、レシーバ回路３２ａ及び３２ｂと、デシリアライザ３３ａ及び３３ｂと、記憶回路３４ａ及び３４ｂと、ＣＰＵ（中央処理装置）３５と、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）３６と、ＦＰＧＡ３６において画像処理された撮像信号を一時的に記憶する画像記憶回路３７と、接続検知回路３８と、エンコーダ回路３９とを有して構成されている。

レシーバ回路３２ａは、ドライバ回路２４から、アイソレーション回路３１ａを介して出力される撮像信号をデコードし、デコード後の撮像信号をデシリアライザ３３ａに対して出力する。

デシリアライザ３３ａは、レシーバ回路３２ａから出力される撮像信号をパラレル化し、パラレル化した撮像信号をＦＰＧＡ３６に対して出力する。

レシーバ回路３２ｂは、ドライバ回路２８から、アイソレーション回路３１ｂを介して出力される第１の処理用データをデコードし、デコード後の第１の処理用データをデシリアライザ３３ｂに対して出力する。

デシリアライザ３３ｂは、レシーバ回路３２ｂから出力される第１の処理用データをパラレル化し、パラレル化した第１の処理用データを接続検知回路３８に対して出力する。

記憶回路３４ｂは、ビデオスコープ２とビデオプロセッサ３とが接続されていない状態において、ＦＰＧＡ３６が処理を行うために必要となるデータとしての、例えば、カラーバー等のテストパターン画像を生成するための第２の処理用データを有し、該第２の処理用データを接続検知回路３８に対して出力する。

接続検知回路３８は、アイソレーション回路３１ｃを介し、ビデオスコープ２及びビデオプロセッサ３の接続状態に応じて患者回路３ａから出力される接続検知信号に基づき、例えば、該接続検知信号がＨレベルである場合において、第２の処理用データをＦＰＧＡ３６に対して出力する処理を行う。また、接続検知回路３８は、例えば、患者回路３ａから出力される接続検知信号がＬレベルである場合において、第１の処理用データをＦＰＧＡ３６に対して出力する処理を行う。

なお、患者回路３ａから出力される接続検知信号は、ビデオスコープ２の基準電位点Ｖｏと、患者回路３ａの抵抗３０Ａとの導通状態に基づいてレベルが決定する信号である。例えば、ビデオスコープ２とビデオプロセッサ３とが接続されていない状態、すなわち、基準電位点Ｖｏと抵抗３０Ａとが非導通である状態においては、Ｈレベルの接続検知信号が、患者回路３ａから、アイソレーション回路３１ｃを介して接続検知回路３８に出力される。また、例えば、ビデオスコープ２とビデオプロセッサ３とが接続されている状態、すなわち、基準電位点Ｖｏと抵抗３０Ａとが導通している状態においては、Ｌレベルの接続検知信号が、患者回路３ａから、アイソレーション回路３１ｃを介して接続検知回路３８に出力される。

記憶回路３４ａは、例えば、ＣＰＵ３５がビデオプロセッサ３のＦＰＧＡ３６等の各部に対して行う制御内容が書き込まれた第１の制御用データを有し、該第１の制御用データをＣＰＵ３５に対して出力する。

ＣＰＵ３５は、ビデオスコープ２のＣＣＤドライバ回路２５に対して制御信号を出力するとともに、ビデオプロセッサ３のＦＰＧＡ３６等の各部に対して制御を行うＭＰＵ（超小型処理装置）３５ａと、ＭＰＵ３５ａが行う制御内容として、例えば、記憶回路３４ａから出力される第１の制御用データに基づく制御内容が書き込まれているＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）３５ｂと、図示しないタイマー等からなる時間計測手段とを有して構成されている。

プログラマブル画像処理手段としてのＦＰＧＡ３６は、ビデオスコープ２とビデオプロセッサ３とが接続されている状態において、デシリアライザ３３ａから出力される撮像信号と、接続検知回路３８から出力される第１の処理用データとに基づいて後述する画像処理を行い、該画像処理を行った後の撮像信号を画像信号としてエンコーダ回路３９に対して出力する。また、ＦＰＧＡ３６は、ビデオスコープ２とビデオプロセッサ３とが接続されていない状態において、接続検知回路３８から出力される第２の処理用データに基づいてテストパターン画像を生成し、生成したテストパターン画像を画像信号としてエンコーダ回路３９に対して出力する。

エンコーダ回路３９は、ＦＰＧＡ３６から出力される画像信号に基づき、被写体の像の画像またはテストパターン画像が図示しないモニタ等の表示装置に表示されるように、該画像信号を映像信号に変換して出力する。

次に、内視鏡装置１の作用について説明を行う。

まず、術者は、ビデオプロセッサ３の電源を投入することにより、ビデオプロセッサ３を起動状態とする。ビデオスコープ２が接続されていない状態において、ビデオプロセッサ３の患者回路３ａは、アイソレーション回路３１ｃを介してＨレベルの接続検知信号を出力する。

接続検知回路３８は、患者回路３ａから出力される接続検知信号がＨレベルであることに基づき、ビデオスコープ２とビデオプロセッサ３とが接続されていない状態であることを検知した後、該検知結果に基づき、記憶回路３４ｂから出力される第２の処理用データをＦＰＧＡ３６に対して出力する処理を行う。

ＦＰＧＡ３６は、接続検知回路３８から出力される第２の処理用データに基づき、テストパターン画像を生成すると共に、生成したテストパターン画像を画像信号として出力するための構成を有する回路として機能するように、内部の信号の流れを制御する。

エンコーダ回路３９は、ＦＰＧＡ３６から出力される画像信号に基づき、テストパターン画像が図示しないモニタ等の表示装置に表示されるように、該画像信号を映像信号に変換して出力する。

その後、術者は、ビデオプロセッサ３にビデオスコープ２を接続した後、ビデオスコープ２の電源を投入することにより、ビデオスコープ２を起動状態とする。ビデオスコープ２が接続された状態において、ビデオプロセッサ３の患者回路３ａは、アイソレーション回路３１ｃを介してＬレベルの接続検知信号を出力する。

ビデオスコープ２が起動状態となると、ＣＰＵ３５から出力される制御信号に基づいてＣＣＤドライバ回路２５から供給される駆動電圧により、ＣＣＤ部２１が駆動する。

ＣＣＤ部２１は、駆動状態において被写体の像を撮像し、撮像した被写体の像を撮像信号としてプリプロセス回路２２に対して出力する。

そして、ＣＣＤ部２１から出力された撮像信号は、プリプロセス回路２２により増幅及び相関二重サンプリング等の信号処理が行われ、シリアライザ２３によりシリアル化され、ドライバ回路２４においてエンコードされた後、ビデオプロセッサ３に対して出力される。

さらに、ドライバ回路２４から出力された撮像信号は、レシーバ回路３２ａによりデコードされ、デシリアライザ３３ａによりパラレル化された後、ＦＰＧＡ３６に対して出力される。

また、ビデオスコープ２がビデオプロセッサ３に接続された状態において、記憶回路２６は、第１の処理用データをシリアライザ２７に対して出力する。

そして、記憶回路２６から出力された第１の処理用データは、シリアライザ２７によりシリアル化され、ドライバ回路２８においてエンコードされた後、ビデオプロセッサ３に対して出力される。

さらに、ドライバ回路２８から出力された第１の処理用データは、レシーバ回路３２ｂによりデコードされ、デシリアライザ３３ｂによりパラレル化された後、接続検知回路３８に対して出力される。

接続検知回路３８は、患者回路３ａから出力される接続検知信号がＬレベルであることに基づき、ビデオスコープ２とビデオプロセッサ３とが接続された状態であることを検知した後、該検知結果に基づき、デシリアライザ３３ｂから出力される第１の処理用データをＦＰＧＡ３６に対して出力する処理を行う。

ＦＰＧＡ３６は、接続検知回路３８から出力される第１の処理用データに基づき、例えば、図２に示す構成を有する回路として機能するように、デシリアライザ３３ａから出力される撮像信号の流れを制御する。

ＦＰＧＡ３６に入力された撮像信号は、Ｙ／Ｃ分離部３６１ａと、画素ずらし部３６２ａとに各々入力される。

Ｙ／Ｃ分離部３６１ａに入力された撮像信号は、輝度信号Ｙと、色差信号ＣＲ及びＣＢとに分離される。そして、輝度信号Ｙはセレクタ部３６３に入力され、また、色差信号ＣＲ及びＣＢは、ローパスフィルタ部３６１ｂにおいて高周波成分が除去された後、セレクタ部３６３に入力される。

画素ずらし部３６２ａに入力された撮像信号は、色信号Ｒ（赤）、Ｇ（緑）及びＢ（青）に分離された後、画素ずらし処理が施されて第１マトリックス部３６２ｂに入力される。そして、第１マトリックス部３６２ｂに入力された色信号Ｒ、Ｇ及びＢは、マトリックス変換により輝度信号Ｙ、色差信号ＣＲ及びＣＢに変換された後、セレクタ部３６３に入力される。

セレクタ部３６３は、例えば、ＣＣＤ部２１に設けられたＣＣＤが１個であるというデータを第１の処理用データが有していた場合、Ｙ／Ｃ分離部３６１ａから出力される輝度信号Ｙと、ローパスフィルタ部３６１ｂから出力される色差信号ＣＲ及びＣＢとを第２マトリックス部３６４に対して出力する制御を行う。また、セレクタ部３６３は、例えば、ＣＣＤ部２１に設けられたＣＣＤが３個であるというデータを第１の処理用データが有していた場合、第１マトリックス部３６２ｂから出力される輝度信号Ｙと、色差信号ＣＲ及びＣＢとを第２マトリックス部３６４に対して出力する制御を行う。

第２マトリックス部３６４に入力された輝度信号Ｙと、色差信号ＣＲ及びＣＢとは、マトリックス変換により色信号Ｒ、Ｇ及びＢに変換された後、該色信号Ｒ、Ｇ及びＢを有する画像信号として画質調整部３６５に入力される。画質調整部３６５に入力された画像信号は、Ｒ、Ｇ及びＢの輝度及び比率等が変更された後、γ補正部３６６に入力される。γ補正部３６６に入力された画像信号は、γ補正処理が施された後、画像拡大／縮小部３６７に入力される。画像拡大／縮小部３６７に入力された画像信号は、拡大または縮小処理が施された後、画像強調部３６８に入力される。画像強調部３６８に入力された画像信号は、高周波成分の除去及び画像強調処理が施された後、画像重畳部３６９に入力される。そして、画像重畳部３６９に入力された画像信号は、マスク及び文字等が重畳された状態として出力される。

エンコーダ回路３９は、ＦＰＧＡ３６の画像重畳部３６９から出力される画像信号に基づき、被写体の像の画像が図示しないモニタ等の表示装置に表示されるように、該画像信号を映像信号に変換して出力する。

なお、本実施形態のＦＰＧＡ３６は、接続検知回路３８から出力される第１の処理用データに基づいて図２に示す構成を有する回路として機能するものに限らず、例えば、より小型のＦＰＧＡに対応した構成を有する回路として機能するものであっても良い。

具体的には、例えば、ＦＰＧＡ３６は、例えば、ＣＣＤ部２１に設けられたＣＣＤが１個であるというデータを第１の処理用データが有していた場合には図３に示す構成を有する回路として機能し、また、ＣＣＤ部２１に設けられたＣＣＤが３個であるというデータを第１の処理用データが有していた場合には図４に示す構成を有する回路として機能するものであっても良い。なお、図３に示す構成を有する回路としてのＦＧＰＡ３６は、図２に示す構成を有する回路としてのＦＧＰＡ３６から、画素ずらし部３６２ａと、第１マトリックス部３６２ｂと、セレクタ部３６３とを取り除いた回路と略同様の構成及び作用を有する。また、図４に示す構成を有する回路としてのＦＧＰＡ３６は、図２に示す構成を有する回路としてのＦＧＰＡ３６から、Ｙ／Ｃ分離部３６１ａと、ローパスフィルタ部３６１ｂと、セレクタ部３６３とを取り除いた回路と略同様の構成及び作用を有する。

また、前述した内視鏡装置１は、図５に示すような、画像反転及び画像回転の機能に対応したビデオスコープ２Ａと、ビデオスコープ２Ａに対して着脱自在な構成を有するビデオプロセッサ３Ａとを要部として有する内視鏡装置１Ａとして構成されるものであっても良い。

ビデオスコープ２Ａの記憶回路２６は、画像反転及び画像回転の機能に対応した処理をＣＰＵ３５がＦＰＧＡ３６に行わせる場合に必要となる制御データとしての、例えば、ＣＣＤ部２１が有するＣＣＤの数及びビデオスコープ２Ａの機種情報等である第２の制御用データを有する。

ビデオスコープ２Ａの記憶回路２９は、書き換え可能なＲＡＭ等により構成され、ビデオスコープ２Ａを特定するためのデータとして、例えば、ビデオスコープ２Ａの使用時間及び個体番号等からなるＩＤデータを有する。

なお、説明の簡単のため、ビデオスコープ２Ａは、前述した以外の部分については、ビデオスコープ２と略同様の構成を有するものであるとする。

ビデオプロセッサ３Ａは、前述した構成と略同様の構成を有する患者回路３ａと、アイソレーション回路３１ａ、３１ｂ及び３１ｃにより、患者回路３ａから電気的に絶縁された状態として設けられた２次回路３ｃとを有して構成されている。また、２次回路３ｃは、レシーバ回路３２ａ及び３２ｂと、デシリアライザ３３ａ及び３３ｂと、記憶回路３４ｃ及び３４ｄと、ＣＰＵ３５と、ＦＰＧＡ３６と、画像記憶回路３７と、接続検知回路３８ａと、エンコーダ回路３９とを有して構成されている。

記憶回路３４ｃは、ＦＰＧＡ３６を図２に示す構成を有する回路として機能させるための第３の処理用データを有し、該第３の処理用データをＦＰＧＡ３６に対して出力する。

記憶回路３４ｄは、ビデオスコープ２とビデオプロセッサ３とが接続されていない状態において、ＣＰＵ３５がＦＰＧＡ３６に行わせる処理に必要となるデータとしての、例えば、カラーバー等のテストパターン画像をＦＰＧＡ３６に生成させるための第３の制御用データを有し、該第３の制御用データを接続検知回路３８に対して出力する。

接続検知回路３８ａは、ビデオスコープ２Ａ及びビデオプロセッサ３Ａの接続状態に応じて患者回路３ａから出力される接続検知信号に基づき、例えば、該接続検知信号がＨレベルである場合において、第３の制御用データをＣＰＵ３５に対して出力する処理を行う。また、接続検知回路３８ａは、例えば、患者回路３ａから出力される接続検知信号がＬレベルである場合において、第２の制御用データをＣＰＵ３５に対して出力する処理を行う。

次に、内視鏡装置１Ａの作用について説明を行う。

まず、術者は、ビデオプロセッサ３Ａの電源を投入することにより、ビデオプロセッサ３Ａを起動状態とする。ビデオスコープ２Ａが接続されていない状態において、ビデオプロセッサ３の患者回路３ａは、アイソレーション回路３１ｃを介してＨレベルの接続検知信号を出力する。

接続検知回路３８ａは、患者回路３ａから出力される接続検知信号がＨレベルであることに基づき、ビデオスコープ２Ａとビデオプロセッサ３Ａとが接続されていない状態であることを検知した後、該検知結果に基づき、記憶回路３４ｄから出力される第３の制御用データをＣＰＵ３５に対して出力する処理を行う。

ＣＰＵ３５のＲＡＭ３５ｂは、接続検知回路３８ａから出力される第３の制御用データに基づき、ＲＡＭ３５ｂの制御内容を書き換える。そして、ＣＰＵ３５のＭＰＵ３５ａは、ＲＡＭ３５ｂに書き込まれた、第３の制御用データの制御内容に基づき、テストパターン画像をＦＰＧＡ３６に生成させるための制御を行う。

ＦＰＧＡ３６は、ＣＰＵ３５の制御に基づき、テストパターン画像を生成すると共に、生成したテストパターン画像を画像信号として出力するための構成を有する回路として機能するように、内部の信号の流れを制御する。

その後、術者は、ビデオプロセッサ３Ａにビデオスコープ２Ａを接続した後、ビデオスコープ２Ａの電源を投入することにより、ビデオスコープ２Ａを起動状態とする。ビデオスコープ２Ａが接続された状態において、ビデオプロセッサ３Ａの患者回路３ａは、アイソレーション回路３１ｃを介してＬレベルの接続検知信号を出力する。

ビデオスコープ２Ａが起動状態となると、ＣＰＵ３５から出力される制御信号に基づいてＣＣＤドライバ回路２５から供給される駆動電圧により、ＣＣＤ部２１が駆動する。

そして、ＣＣＤ部２１から出力された撮像信号は、プリプロセス回路２２により増幅及び相関二重サンプリング等の信号処理が行われ、シリアライザ２３によりシリアル化され、ドライバ回路２４においてエンコードされた後、ビデオプロセッサ３Ａに対して出力される。

また、ビデオスコープ２Ａがビデオプロセッサ３Ａに接続された状態においては、記憶回路２６が第２の制御用データをシリアライザ２７に対して出力するとともに、記憶回路２９がＩＤデータをＣＰＵ３５に対して出力する。

そして、記憶回路２６から出力された第２の制御用データは、シリアライザ２７によりシリアル化され、ドライバ回路２８においてエンコードされた後、ビデオプロセッサ３Ａに対して出力される。

さらに、ドライバ回路２８から出力された第２の制御用データは、レシーバ回路３２ｂによりデコードされ、デシリアライザ３３ｂによりパラレル化された後、接続検知回路３８ａに対して出力される。

接続検知回路３８ａは、患者回路３ａから出力される接続検知信号がＬレベルであることに基づき、ビデオスコープ２Ａとビデオプロセッサ３Ａとが接続された状態であることを検知した後、該検知結果に基づき、デシリアライザ３３ｂから出力される第２の制御用データをＣＰＵ３５に対して出力する処理を行う。

ＣＰＵ３５のＲＡＭ３５ｂは、接続検知回路３８ａから出力される第２の制御用データに基づき、ＲＡＭ３５ｂの制御内容を書き換える。そして、ＣＰＵ３５のＭＰＵ３５ａは、ＲＡＭ３５ｂに書き込まれた、第２の制御用データの制御内容に基づき、ビデオスコープ２Ａに応じた処理として、画像反転及び画像回転の機能に対応した処理をＦＰＧＡ３６に行わせるための制御を行う。

また、ＣＰＵ３５のＭＰＵ３５ａは、内蔵された図示しないタイマー等により、ビデオスコープ２Ａとビデオプロセッサ３Ａとが接続された状態における通電時間を計測する。そして、ＭＰＵ３５ａは、前記通電時間を記憶回路２９から出力されるＩＤデータに含まれるビデオスコープ２Ａの使用時間に対して加算した時間を通算の使用時間とし、記憶回路２９のＩＤデータの内容を更新する。さらに、ＭＰＵ３５ａは、前記通算の使用時間がビデオプロセッサ３Ａのメニュー画面に表示されるように、ＦＰＧＡ３６に対して時間表示制御信号を出力する。

ＦＰＧＡ３６は、記憶回路３４ｃから出力される第３の処理用データと、ＣＰＵ３５の制御とに基づき、内視鏡装置１の作用の説明において前述した図２に示す構成の回路に対し、例えば、画像拡大／縮小部３６７の後段に画像回転部３６７ａ及び画像反転部３６７ｂが付加された、図６に示す構成を有する回路として機能するように、内部の信号の流れを制御する。

ＣＣＤ部２１が有するＣＣＤの数に応じた処理等がＦＰＧＡ３６の各部において行われた後、画像回転部３６７ａに入力された画像信号は、回転処理が施された後、画像反転部３６７ｂに入力される。また、画像反転部３６７ｂに入力された画像信号は、反転処理が施された後、画像強調部３６８に入力される。その後、画像反転部３６７ｂから出力された画像信号は、画像強調部３６８により高周波成分の除去及び画像強調処理が施され、画像重畳部３６９によりマスク及び文字等が重畳された状態として出力される。

なお、ＦＰＧＡ３６の画像重畳部３６９は、ＣＰＵ３５から出力される時間表示制御信号に基づき、例えば、図７に示すようなビデオプロセッサ３Ａのメニュー画面が表示された際に、通算の使用時間を示す文字列を画像信号に重畳して出力する。

エンコーダ回路３９は、ＦＰＧＡ３６から出力される画像信号に基づき、被写体の像の画像が図示しないモニタ等の表示装置に表示されるように、該画像信号を映像信号に変換して出力する。

さらに、前述した内視鏡装置１及び内視鏡装置１Ａは、図８に示すような、画像反転及び画像回転の機能に対応したビデオスコープ２Ｂと、ビデオスコープ２Ｂに対して着脱自在な構成を有するビデオプロセッサ３Ｂとを要部として有する内視鏡装置１Ｂとして構成されるものであっても良い。

ビデオスコープ２Ｂの記憶回路２６は、前述した第１の処理用データと、前述した第２の制御用データとを有する。なお、本実施形態においては、ビデオスコープ２Ｂは、記憶回路２６が第１の処理用データ及び第２の制御用データを有する以外の部分については、説明の簡単のため、前述したビデオスコープ２Ａと略同様の構成を有するものであるとする。

ビデオプロセッサ３Ｂは、前述した構成と略同様の構成を有する患者回路３ａと、アイソレーション回路３１ａ、３１ｂ及び３１ｃにより、患者回路３ａから電気的に絶縁された状態として設けられた２次回路３ｄとを有して構成されている。また、２次回路３ｄは、レシーバ回路３２ａ及び３２ｂと、デシリアライザ３３ａ及び３３ｂと、記憶回路３４ｅと、ＣＰＵ３５と、ＦＰＧＡ３６と、画像記憶回路３７と、接続検知回路３８ｂと、エンコーダ回路３９とを有して構成されている。

記憶回路３４ｅは、前述した第２の処理用データと、前述した第３の制御用データとを有し、該第２の処理用データ及び第３の制御用データを接続検知回路３８に対して出力する。

接続検知回路３８ｂは、ビデオスコープ２Ｂ及びビデオプロセッサ３Ｂの接続状態に応じて患者回路３ａから出力される接続検知信号に基づき、例えば、該接続検知信号がＨレベルである場合において、第２の処理用データをＦＰＧＡ３６に対して出力すると共に、第３の制御用データをＣＰＵ３５に対して出力する処理を行う。また、接続検知回路３８ａは、例えば、患者回路３ａから出力される接続検知信号がＬレベルである場合において、第１の処理用データをＦＰＧＡ３６に対して出力すると共に、第２の制御用データをＣＰＵ３５に対して出力する処理を行う。

次に、内視鏡装置１Ｂの作用について説明を行う。

まず、術者は、ビデオプロセッサ３Ｂの電源を投入することにより、ビデオプロセッサ３Ｂを起動状態とする。ビデオスコープ２Ｂが接続されていない状態において、ビデオプロセッサ３の患者回路３ａは、アイソレーション回路３１ｃを介してＨレベルの接続検知信号を出力する。

接続検知回路３８ｂは、患者回路３ａから出力される接続検知信号がＨレベルであることに基づき、ビデオスコープ２Ｂとビデオプロセッサ３Ｂとが接続されていない状態であることを検知した後、該検知結果に基づき、記憶回路３４ｅから出力される、第２の処理用データをＦＰＧＡ３６に対して出力すると共に、第３の制御用データをＣＰＵ３５に対して出力する処理を行う。

ＣＰＵ３５のＲＡＭ３５ｂは、接続検知回路３８ｂから出力される第３の制御用データに基づき、ＲＡＭ３５ｂの制御内容を書き換える。そして、ＣＰＵ３５のＭＰＵ３５ａは、ＲＡＭ３５ｂに書き込まれた、第３の制御用データの制御内容に基づき、テストパターン画像をＦＰＧＡ３６に生成させるための制御を行う。

ＦＰＧＡ３６は、接続検知回路３８ｂから出力される第２の処理用データと、ＣＰＵ３５の制御とに基づき、テストパターン画像を生成すると共に、生成したテストパターン画像を画像信号として出力するための構成を有する回路として機能するように、内部の信号の流れを制御する。

その後、術者は、ビデオプロセッサ３Ｂにビデオスコープ２Ｂを接続した後、ビデオスコープ２Ｂの電源を投入することにより、ビデオスコープ２Ｂを起動状態とする。ビデオスコープ２Ｂが接続された状態において、ビデオプロセッサ３Ｂの患者回路３ａは、アイソレーション回路３１ｃを介してＬレベルの接続検知信号を出力する。

ビデオスコープ２Ｂが起動状態となると、ＣＰＵ３５から出力される制御信号に基づいてＣＣＤドライバ回路２５から供給される駆動電圧により、ＣＣＤ部２１が駆動する。

そして、ＣＣＤ部２１から出力された撮像信号は、プリプロセス回路２２により増幅及び相関二重サンプリング等の信号処理が行われ、シリアライザ２３によりシリアル化され、ドライバ回路２４においてエンコードされた後、ビデオプロセッサ３Ｂに対して出力される。

また、ビデオスコープ２Ｂがビデオプロセッサ３Ｂに接続された状態において、記憶回路２６は、第１の処理用データ及び第２の制御用データをシリアライザ２７に対して出力する。

そして、記憶回路２６から出力された第１の処理用データ及び第２の制御用データは、シリアライザ２７によりシリアル化され、ドライバ回路２８においてエンコードされた後、ビデオプロセッサ３Ｂに対して出力される。

さらに、ドライバ回路２８から出力された第１の処理用データ及び第２の制御用データは、レシーバ回路３２ｂによりデコードされ、デシリアライザ３３ｂによりパラレル化された後、接続検知回路３８ｂに対して出力される。

接続検知回路３８ｂは、患者回路３ａから出力される接続検知信号がＬレベルであることに基づき、ビデオスコープ２Ｂとビデオプロセッサ３Ｂとが接続された状態であることを検知した後、該検知結果に基づき、デシリアライザ３３ｂから出力される第１の処理用データをＦＰＧＡ３６に対して出力すると共に、第２の制御用データをＣＰＵ３５に対して出力する処理を行う。

ＣＰＵ３５のＲＡＭ３５ｂは、接続検知回路３８ｂから出力される第２の制御用データに基づき、ＲＡＭ３５ｂの制御内容を書き換える。そして、ＣＰＵ３５のＭＰＵ３５ａは、ＲＡＭ３５ｂに書き込まれた、第２の制御用データの制御内容に基づき、ビデオスコープ２Ｂに応じた処理として、画像反転及び画像回転の機能に対応した処理をＦＰＧＡ３６に行わせるための制御を行う。

また、ＣＰＵ３５のＭＰＵ３５ａは、図示しないタイマー等からなる時間計測手段により、ビデオスコープ２Ａとビデオプロセッサ３Ａとが接続された状態における通電時間を計測する。そして、ＭＰＵ３５ａは、前記通電時間を記憶回路２９から出力されるＩＤデータに含まれるビデオスコープ２Ａの使用時間に対して加算した時間を通算の使用時間とし、記憶回路２９のＩＤデータの内容を更新する。さらに、ＭＰＵ３５ａは、前記通算の使用時間がビデオプロセッサ３Ａのメニュー画面に表示されるように、ＦＰＧＡ３６に対して時間表示制御信号を出力する。

ＦＰＧＡ３６は、接続検知回路３８ｂから出力される第１の処理用データと、ＣＰＵ３５の制御とに基づき、前述した図６に示す構成を有する回路として機能するように、内部の信号の流れを制御する。そして、このような状態において、ＦＰＧＡ３６は、デシリアライザ３３ａから出力される撮像信号に対して前述した画像処理を行い、該画像処理を行った後の撮像信号を画像信号としてエンコーダ回路３９に対して出力する。

なお、ＦＰＧＡ３６の画像重畳部３６９は、ＣＰＵ３５から出力される時間表示制御信号に基づき、例えば、図７に示すようなビデオプロセッサ３Ｂのメニュー画面が表示された際に、通算の使用時間を示す文字列を画像信号に重畳して出力する。

なお、内視鏡装置１ＢにおけるＦＰＧＡ３６は、図９に示すように、ＣＰＵ３５を内蔵したＦＰＧＡ３６ａとして構成されるものであっても良い。

以上に述べたように、本実施形態の内視鏡装置１、内視鏡装置１Ａ及び内視鏡装置１Ｂは、接続されるビデオスコープが有する記憶回路に書き込まれたデータに基づいて機能及び回路構成を自在に変更可能なＦＰＧＡをビデオプロセッサが有することにより、該ビデオスコープが有する機能及び構成に応じた適切な処理を該ビデオプロセッサに行わせることを可能としている。そのため、術者等は、本実施形態の内視鏡装置１、内視鏡装置１Ａ及び内視鏡装置１Ｂを用いた場合、各々の内視鏡装置が有するビデオプロセッサ以外の、他のビデオプロセッサを用いることなく、被検体としての生体に対する処置を行うことができ、その結果、被検体に対する処置に費やされるコストを、従来に比べて低下させることができる。

また、前述したように、本実施形態の内視鏡装置１、内視鏡装置１Ａ及び内視鏡装置１Ｂは、ビデオスコープ自身が有する機能に関するデータが該ビデオスコープに設けられた記憶回路に予め書き込まれているとともに、該ビデオスコープをビデオプロセッサに接続する処置のみにより、該ビデオスコープが有する機能に応じた処理を該ビデオプロセッサに行わせることができる、という構成を有している。そのため、術者等は、本実施形態の内視鏡装置１、内視鏡装置１Ａ及び内視鏡装置１Ｂを用いて生体に対する処置を行う場合、例えば、使用するビデオスコープが新しい付加機能を有していたとしても、ビデオプロセッサのバージョンアップを事前に行う等の処置を行う必要がない。その結果、本実施形態の内視鏡装置１、内視鏡装置１Ａ及び内視鏡装置１Ｂは、被検体としての生体に対する処置における作業の煩雑さを軽減することが可能である。

なお、本実施形態の内視鏡装置１、内視鏡装置１Ａ及び内視鏡装置１Ｂにおいては、発明の要旨を逸脱しない範囲において、その構成を種々変更することができる。

本実施形態に係る内視鏡装置における要部の構成の一例を示す図。本実施形態に係る内視鏡装置のビデオプロセッサが有するＦＰＧＡの構成の一例を示す図。本実施形態に係る内視鏡装置のビデオプロセッサが有するＦＰＧＡの構成の、図２とは異なる一例を示す図。本実施形態に係る内視鏡装置のビデオプロセッサが有するＦＰＧＡの構成の、図２及び図３とは異なる一例を示す図。本実施形態に係る内視鏡装置における要部の構成の、図１とは異なる一例を示す図。本実施形態に係る内視鏡装置のビデオプロセッサが有するＦＰＧＡの構成の、図２、図３及び図４とは異なる一例を示す図。本実施形態に係る内視鏡装置における、ビデオプロセッサのメニュー画面の一例を示す図。本実施形態に係る内視鏡装置における要部の構成の、図１及び図５とは異なる一例を示す図。本実施形態に係る内視鏡装置における要部の構成の、図１、図５及び図８とは異なる一例を示す図。

符号の説明

１，１Ａ，１Ｂ・・・内視鏡装置、２，２Ａ，２Ｂ・・・ビデオスコープ、３，３Ａ，３Ｂ・・・ビデオプロセッサ、３ａ・・・患者回路、３ｂ，３ｃ，３ｄ・・・２次回路、２１・・・ＣＣＤ部、２２・・・プリプロセス回路、２３，２７・・・シリアライザ、２４，２８・・・ドライバ回路、２５・・・ＣＣＤドライバ回路、２６，２９，３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ・・・記憶回路、３０Ａ・・・抵抗、３１ａ，３１ｂ，３１ｃ・・・アイソレーション回路、３２ａ，３２ｂ・・・レシーバ回路、３３ａ，３３ｂ・・・デシリアライザ、３６，３６ａ・・・ＦＰＧＡ、３７・・・画像記憶回路、３８，３８ａ，３８ｂ・・・接続検知回路、３９・・・エンコーダ回路、３６１ａ・・・Ｙ／Ｃ分離部、３６１ｂ・・・ローパスフィルタ部、３６２ａ・・・画素ずらし部、３６２ｂ・・・第１マトリックス部、３６３・・・セレクタ部、３６４・・・第２マトリックス部、３６５・・・画質調整部、３６６・・・γ補正部、３６７・・・画像拡大／縮小部、３６７ａ・・・画像回転部、３６７ｂ・・・画像反転部、３６８・・・画像強調部、３６９・・・画像重畳部

Claims

被写体の像を撮像し、撮像した被写体の像を撮像信号として出力する撮像手段を有する内視鏡と、前記撮像信号に対して信号処理を行うことにより、前記撮像信号を映像信号として出力する信号処理装置とを有する内視鏡装置であって、
前記内視鏡は、少なくとも前記撮像手段に関する情報を有する所定のデータが書き込まれた記憶手段を有し、
前記信号処理装置は、前記内視鏡と前記信号処理装置とが接続された場合に、前記記憶手段に書き込まれた前記所定のデータに基づいて回路構成が書き換わる、プログラマブル画像処理手段を有することを特徴とする内視鏡装置。
前記所定のデータは、前記撮像手段に関する情報として、少なくとも、前記撮像手段が有する撮像素子の個数に関する情報を有していることを特徴とする請求項１に記載の内視鏡装置。