JP2007225489A - Ｉｃテスタ - Google Patents

Abstract

【課題】スイッチにより、被試験対象のピンを切り替えても、正確に試験が行えるＩＣテスタを実現することを目的にする。
【解決手段】本装置は、試験回路のピンに一端が接続される第１のスイッチと、第１のスイッチの他端に一端が接続され、被試験対象の第１のピンに他端が接続される第２のスイッチと、試験回路のピンに一端が接続される第３のスイッチと、第３のスイッチの他端に一端が接続され、被試験対象の第２のピンに他端が接続される第４のスイッチと、第１のスイッチの他端に一端が接続され、他端がグランド電位に接続される第５のスイッチと、第３のスイッチの他端に一端が接続され、他端がグランド電位に接続される第６のスイッチとを備えたことを特徴とする装置である。
【選択図】図１

Description

本発明は、被試験対象、例えば、液晶駆動ドライバであるゲートドライバの出力ピンを選択して、試験回路のピンと電気的に接続し試験を行うＩＣテスタに関し、スイッチにより、被試験対象のピンを切り替えても、正確に試験が行えるＩＣテスタに関するものである。

映像駆動ドライバ、例えば、液晶ディスプレイの表示を行うソースドライバ、ゲートドライバの液晶駆動ドライバの試験は、ＩＣテスタを用いて試験を行っている。ＩＣテスタは、液晶駆動ドライバに試験信号を与え、この試験信号に基づいて、液晶駆動ドライバの出力を測定し、液晶駆動ドライバの良否の判定を行っている。近年、液晶ディスプレイの大型化に伴い、液晶駆動ドライバの出力ピン数も増加し、これに伴い、液晶駆動ドライバの出力ピンに接続するＩＣテスタのピン数が不足してきている。そこで、例えば、特許文献１，２に記載されているように、ＩＣテスタのピン数を増やすことが考えられている。

特開２０００−２０６１８２号公報 特開２００３−１４９２９７号公報

以下図２を用いて説明する。図２において、ピンエレクトロニクス（以下ＰＥ）部１は試験回路で、例えば、ドライバ、コンパレータ等からなり、テストヘッドに複数搭載され、試験を行う。インターフェース（以下ＩＦ）部２は、例えば、パフォーマンスボードやコンタクトリング等で、ＰＥ部１と電気的に接続する。選択回路３は、ＩＦ部２に搭載され、ＰＥ部１ごとに電気的に接続され、ＰＥ部１に一端が接続されるスイッチＳＷａ，ＳＷｂからなる。プローブカード４は、ＩＦ部２に電気的に接続し、スイッチＳＷａ，ＳＷｂの他端に接続される。被試験対象（以下ＤＵＴ）５は、例えばゲートドライバで、プローブカード４と電気的に接続され、出力ピンａ，ｂのそれぞれにスイッチＳＷａ，ＳＷｂの他端に電気的に接続される。

このような装置の動作を以下に説明する。選択回路３のスイッチＳＷａをオンし、スイッチＳＷｂをオフする。図示しないＰＥ部から試験信号が出力され、ＩＦ部２、プローブカード４を介して、ＤＵＴ５に試験信号が入力される。そして、ＤＵＴ５が、試験信号に基づいた信号を出力ピンａから出力し、プローブカード４、選択回路３のスイッチＳＷａを介して、ＰＥ部１に入力される。ＰＥ部１が入力された信号によりＤＵＴ５の良否の判定を行う。次に、選択回路３のスイッチＳＷａをオフし、スイッチＳＷｂをオンする。図示しないＰＥ部から試験信号が出力され、ＩＦ部２、プローブカード４を介して、ＤＵＴ５に試験信号が入力される。そして、ＤＵＴ５が、試験信号に基づいた信号を出力ピンｂから出力し、プローブカード４、選択回路３のスイッチＳＷｂを介して、ＰＥ部１に入力される。ＰＥ部１が入力された信号によりＤＵＴ５の良否の判定を行う。

スイッチＳＷａ，ＳＷｂが、特に半導体リレーの場合、オフ時の容量を通して、非試験ピン側の信号が混入し、クロストークが発生し、正確な試験を行うことができなかった。特に、ゲートドライバを試験する場合、ゲートドライバの内部構造がシフトレジスタと同等な構造になっており、複数の出力ピンのうち、特定の１ピンのみがアクティブであることが多い。この場合、動作させていないピンは、ハイレベルかロウレベルの固定電位となっている。また、液晶駆動ドライバは、出力に規定以外の容量が接続されると、発振を起こしたり、消費電流測定が正確に行えないという問題点があった。

そこで、本発明の目的は、スイッチにより、被試験対象のピンを切り替えても、正確に試験が行えるＩＣテスタを実現することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
被試験対象のピンを選択して、試験回路のピンと電気的に接続し試験を行うＩＣテスタにおいて、
前記試験回路のピンに一端が電気的に接続される第１のスイッチと、
この第１のスイッチの他端に一端が電気的に接続され、前記被試験対象の第１のピンに他端が電気的に接続される第２のスイッチと、
前記試験回路のピンに一端が電気的に接続される第３のスイッチと、
この第３のスイッチの他端に一端が電気的に接続され、前記被試験対象の第２のピンに他端が電気的に接続される第４のスイッチと、
前記第１のスイッチの他端に一端が電気的に接続され、他端がグランド電位に接続される第５のスイッチと、
前記第３のスイッチの他端に一端が電気的に接続され、他端がグランド電位に接続される第６のスイッチと
を備えたことを特徴とするＩＣテスタ。
請求項２記載の発明は、請求項１記載の発明であって、
第１〜第６のスイッチは、半導体リレーであることを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明であって、
被試験対象は、液晶ディスプレイの表示を行うゲートドライバであることを特徴とするものである。

本発明によれば、第１、第２、第６のスイッチのオン、オフと、第３〜第５のスイッチのオン、オフとを、逆の関係にすれば、被試験対象のスイッチのオフ側の信号が変化しても、グランドに流れ、クロストークを抑えることができ、測定に対する影響を抑制することができる。

また、第１〜第６のスイッチを設けたので、試験回路を接続しないときの被試験対象のピンに対する負荷容量を少なくできる。

すなわち、スイッチにより、被試験対象のピンを切り替えても、正確に試験が行える。

以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図２と同一のものは同一符号を付し説明を省略する。

図１において、選択回路６は、選択回路３の代わりに設けられ、ＩＦ部２に搭載され、ＰＥ部１ごとに電気的に接続され、半導体リレーであるスイッチＳＷ１〜ＳＷ６からなる。スイッチＳＷ１は、ＰＥ部１のピンに一端が電気的に接続される。スイッチＳＷ２は、スイッチＳＷ１の他端に一端が電気的に接続され、ＤＵＴ５の出力ピンａに他端が電気的に接続される。スイッチＳＷ３は、ＰＥ部１のピンに一端が電気的に接続される。スイッチＳＷ４は、スイッチＳＷ３の他端に一端が電気的に接続され、ＤＵＴ５の出力ピンｂに他端が電気的に接続される。スイッチＳＷ５は、スイッチＳＷ１の他端に一端が電気的に接続され、他端がグランド電位に接続される。スイッチＳＷ６は、スイッチＳＷ３の他端に一端が電気的に接続され、他端がグランド電位に接続される。

このような装置の動作を以下に説明する。ＤＵＴ５の出力ピンａに接続する場合、図示しない制御回路により、選択回路６のスイッチＳＷ１，ＳＷ２，ＳＷ６をオンし、スイッチＳＷ３〜ＳＷ５をオフする。図示しないＰＥ部から試験信号が出力され、ＩＦ部２、プローブカード４を介して、ＤＵＴ５に試験信号が入力される。そして、ＤＵＴ５が、試験信号に基づいた信号を出力ピンａから出力し、プローブカード４、選択回路６のスイッチＳＷ２，ＳＷ１を介して、ＰＥ部１に入力される。ＰＥ部１が入力された信号によりＤＵＴ５の良否の判定を行う。このとき、ＤＵＴ５の出力ピンｂが信号を出力して、スイッチＳＷ４の結合容量により、オフ状態にもかかわらず、スイッチＳＷ４を信号が通過しても、スイッチＳＷ６がオン状態なので、ＤＵＴ５の出力ピンｂからの出力はグランドに流れる。

次に、ＤＵＴ５の出力ピンｂに接続する場合、図示しない制御回路により、選択回路６のスイッチＳＷ１，ＳＷ２，ＳＷ６をオフし、スイッチＳＷ３〜ＳＷ５をオンする。図示しないＰＥ部から試験信号が出力され、ＩＦ部２、プローブカード４を介して、ＤＵＴ５に試験信号が入力される。そして、ＤＵＴ５が、試験信号に基づいた信号を出力ピンｂから出力し、プローブカード４、選択回路６のスイッチＳＷ４，ＳＷ３を介して、ＰＥ部１に入力される。ＰＥ部１が入力された信号によりＤＵＴ５の良否の判定を行う。このとき、ＤＵＴ５の出力ピンａが信号を出力して、スイッチＳＷ２の結合容量により、オフ状態にもかかわらず、スイッチＳＷ２を信号が通過しても、スイッチＳＷ５がオン状態なので、ＤＵＴ５の出力ピンａからの出力はグランドに流れる。

このように、スイッチＳＷ１，ＳＷ２，ＳＷ６のオン、オフと、スイッチＳＷ３〜ＳＷ５のオン、オフとを、逆の関係にしているので、ＤＵＴ５のスイッチのオフ側の信号が変化しても、グランドに流れ、クロストークを抑えることができ、測定に対する影響を抑制することができる。

そして、ＤＵＴ５にＰＥ部１を接続しない場合、選択回路６のスイッチＳＷ１〜ＳＷ６をオフとする。ここで、スイッチＳＷ１〜ＳＷ６の半導体リレーの容量を１０ｐＦ、ＰＥ部１と選択回路６との信号経路間の容量を１００ｐＦとすると、ＤＵＴ５の出力ピンａ，ｂに対する負荷容量はそれぞれ約６．６ｐＦとなる。一方、図２に示す装置においては、スイッチＳＷａ，ＳＷｂの半導体リレーの容量を１０ｐＦ、ＰＥ部１と選択回路３との信号経路間の容量を１００ｐＦとすると、ＤＵＴ５の出力ピンａ，ｂに対する負荷容量はそれぞれ約９．１ｐＦとなる。つまり、従来に比較して、負荷容量を少なくできる。つまり、ＤＵＴ５の発振を抑制したり、他のＰＥ部による消費電流の測定などが、理想的に近い状態で行える。

なお、ＰＥ部１が１つに対して、ＤＵＴ５の２ピンを選択回路６により接続する構成を示したが、ＰＥ部１が１つに対して、ＤＵＴ５の３ピン以上を選択回路６により接続する構成でもよい。また、複数のＰＥ部１に対して、ＤＵＴ５の複数ピンを選択回路６により接続する構成でもよい。

また、ＤＵＴ５の出力ピンａ，ｂに選択回路６を接続する構成を示したが、入出力ピンでも、入力ピンでもよい。要するにＤＵＴ５のピンであればよい。

また、ＤＵＴ５は、ゲートドライバを示したが、これに限定されるものではなく、ソースドライバ、コントロールドライバ等の液晶駆動ドライバでもよい。

本発明の一実施例を示した構成図である。 従来のＩＣテスタの構成を示した図である。

符号の説明

１ ＰＥ部
５ ＤＵＴ
ＳＷ１〜ＳＷ６ スイッチ

Claims (3)

1. 被試験対象のピンを選択して、試験回路のピンと電気的に接続し試験を行うＩＣテスタにおいて、
   前記試験回路のピンに一端が電気的に接続される第１のスイッチと、
   この第１のスイッチの他端に一端が電気的に接続され、前記被試験対象の第１のピンに他端が電気的に接続される第２のスイッチと、
   前記試験回路のピンに一端が電気的に接続される第３のスイッチと、
   この第３のスイッチの他端に一端が電気的に接続され、前記被試験対象の第２のピンに他端が電気的に接続される第４のスイッチと、
   前記第１のスイッチの他端に一端が電気的に接続され、他端がグランド電位に接続される第５のスイッチと、
   前記第３のスイッチの他端に一端が電気的に接続され、他端がグランド電位に接続される第６のスイッチと
   を備えたことを特徴とするＩＣテスタ。
2. 第１〜第６のスイッチは、半導体リレーであることを特徴とする請求項１記載のＩＣテスタ。
3. 被試験対象は、液晶ディスプレイの表示を行うゲートドライバであることを特徴とする請求項１または２記載のＩＣテスタ。
   

Images