JP2007220781A

JP2007220781A - 貫通電極基板及びその製造方法

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Publication number: JP2007220781A
Application number: JP2006037759A
Authority: JP
Inventors: Satoshi Yamamoto; 敏山本; Mikio Hashimoto; 橋本　　幹夫
Original assignee: Fujikura Ltd
Current assignee: Fujikura Ltd
Priority date: 2006-02-15
Filing date: 2006-02-15
Publication date: 2007-08-30
Anticipated expiration: 2026-02-15
Also published as: JP5197920B2

Abstract

【課題】貫通電極を高密度に形成し、かつ基板を薄板化するにあたり、基板をより壊れにくくすることが可能な貫通電極基板及びその製造方法を提供する。
【解決手段】貫通電極基板１０は、（１００）面のシリコン単結晶ウエハに対して〈１００〉方向にオリフラ１２を設けた基板１１を用い、オリフラの平行方向及び垂直方向に貫通孔内に導電体が配されてなる貫通電極１３を複数マトリックス状に配置したものである。隣接する貫通電極１３のうち最短間隔を有する貫通電極同士は、基板１１の劈開方向１５と異なる方向１４に配する。
【選択図】図１

Description

本発明は、貫通孔内に導電体が配されてなる貫通電極を複数備える貫通電極基板及びその製造方法に関する。

近年、携帯電話など電子機器の高機能化に伴い、それらの機器に使われる電子デバイス等にも、さらなる高速化、高機能化が要求されている。これらの要求を実現するためには、微細化等によるデバイス自身の高速化だけではなく、デバイスのパッケージについても高速化、高密度化に向けた技術開発が必須になっている。

高密度実装を実現する技術としては、チップに微細な貫通電極を設けてチップを積層実装する三次元実装や、貫通電極が形成された貫通電極基板を用いたシステムインパッケージ（ＳｉＰ）が提案されており、これらの実装技術を実現するための貫通電極形成技術や貫通電極基板の形成技術の研究開発が活発に行われている（例えば特許文献１、２参照）。図５に、一例としてＳｉＰの概略断面図を示す。このＳｉＰに用いられる貫通電極基板４は、セラミックやシリコン等のリジッドな基板１に設けた貫通孔２内に導電体を配して貫通電極３を形成したものであり、基板１上のデバイス５、６が貫通電極３と電気的に接続するように実装することにより、全体として一つのパッケージを構成することができる。
特開２００３−３４７５０２号公報特開２００４−１５２８１０号公報

貫通電極基板を用いたＳｉＰにおいて、システム自体の更なる小型化、薄型化を行うには、基板の厚さをより薄くする必要がある。しかしながらシリコン（Ｓｉ）のような単結晶基板に貫通電極を設ける場合、基板の薄板化には以下のような問題点が生じる。

（１）基板の薄板化による割れ易さに加え、基板を貫通する貫通電極が形成されていることにより、基板がより割れ易くなる。
（２）（１）による割れ易さは、貫通電極の密度が大きくなると（本数が多くなると）、より顕著になる。
（３）さらに、貫通電極のパターン（配置）の向き（例えば貫通電極が直線状に並んでいるとき）が基板の劈開方位と同方向のときには、基板がより壊れ易くなる。

図６に、従来のシリコン単結晶基板を用いた貫通電極基板１００の構造の例を示す。通常、シリコン単結晶ウエハは、劈開方向である＜１１０＞方向への劈開が容易で、９０°回転させたときでも結晶構造的に対称性を示す（１００）面のものが広く利用されている。また、劈開方向である＜１１０＞方向に基板（ウエハ）１０１を揃えるため、オリエンテーションフラット（通称「オリフラ」）１０２が設けられている。このような基板１０１において貫通電極１０３のパターンが劈開方向１０５（オリフラ１０２と平行及び垂直方向１０４）に配置された場合、ウエハを貫通する貫通電極１０２が劈開方向に並ぶため、これが構造上の強度を低下させ、基板１０１がより劈開方向１０５に割れ易くなってしてしまう。これによる基板の割れ易さは、ウエハが薄くなるほど、また、貫通電極の密度が大きくなるほど顕著になり、その結果、加工プロセス中に基板の欠けや破損が多くなって加工歩留まりを低下させていた。

本発明は、前記事情を鑑みてなされたものであり、貫通電極を高密度に形成し、かつ基板を薄板化するにあたり、基板をより壊れにくくすることが可能な貫通電極基板及びその製造方法を提供することを課題とする。

前記課題を解決するため、本発明は、貫通孔内に導電体が配されてなる貫通電極を複数備える貫通電極基板において、隣接する貫通電極のうち最短間隔を有する貫通電極同士は、基板の劈開方向と異なる方向に配されていることを特徴とする貫通電極基板を提供する。
また、本発明は、上記の貫通電極基板の面上に、前記貫通電極と電気的に接続される実装部品が配されたことを特徴とする電子装置を提供する。
また、本発明は、隣接する貫通孔のうち最短間隔を有する貫通孔同士が、基板の劈開方向と異なる方向に配されるように複数の貫通孔を形成する工程と、前記貫通孔内に導電体を配する工程とを備えることを特徴とする貫通電極基板の製造方法を提供する。

本発明によれば、基板（単結晶基板）の劈開方向とは異なる方向に貫通電極が配されるため、従来のものと比較して、特に薄板化した基板において、基板の割れを格段に減少させることができる。その結果、工程中の基板の破損を大幅に減少でき、貫通電極基板の歩留まりを大きく向上することができる。

以下、最良の形態に基づき、図面を参照して本発明を説明する。
図１は、本発明の貫通電極基板の第１形態例を示す平面図である。図１に示す貫通電極基板１０は、（１００）面のシリコン単結晶ウエハに対して＜１００＞方向にオリフラ１２を設けた基板１１を用い、オリフラ１２の平行方向及び垂直方向に貫通電極１３、１３、…をマトリックス状（縦横とも等間隔）に配置したものである。
すなわち本形態例の貫通電極基板１０では、ウエハを貫通する貫通孔内に導電体が配されてなる貫通電極１３の配置方向１４が基板１１の劈開方向１５に対して４５°ずれるようになっている。ここで貫通電極１３の配置方向１４とは、隣接する貫通電極１３のうち最短間隔を有する貫通電極同士が配置される方向である。
これにより、加工プロセス中の基板１１の欠けや破損を低減して加工歩留まりを向上することができる。

図２は、本発明の貫通電極基板の第２形態例を示す平面図である。図２に示す貫通電極基板２０は、（１００）面のシリコン単結晶ウエハに対して＜１００＞方向にオリフラ２２を設けた基板２１を用い、オリフラ２２を基準として貫通電極２３、２３、…を直線状（配置方向２４に沿って隣接する貫通電極２３、２３の間隔が、配置方向２４に垂直な方向で隣接する貫通電極３２、２３の間隔よりも小さい。）に配置したものである。
すなわち本形態例の貫通電極基板２０では、ウエハを貫通する貫通孔内に導電体が配されてなる貫通電極２３の配置方向２４が基板２１の劈開方向２５に対して４５°ずれるようになっている。ここで貫通電極２３の配置方向２４とは、隣接する貫通電極２３のうち最短間隔を有する貫通電極同士が配置される方向である。
これにより、加工プロセス中の基板２１の欠けや破損を低減して加工歩留まりを向上することができる。
なお、図２では貫通電極２２の配置方向２４はオリフラ２２に垂直な方向とした例を示したが、本発明によれば基板２１の劈開方向２５と異なる方向であれば特にこれに限定されず、例えば貫通電極２２の配置方向２４をオリフラ２２に平行な方向としても良い。

図３は、本発明の貫通電極基板の第２形態例を示す平面図である。図３に示す貫通電極基板３０は、（１００）面のシリコン単結晶ウエハに対して＜１００＞方向にオリフラ３２を設けた基板３１を用い、オリフラ３２を基準として貫通電極３３、３３、…のパターンが並んだものである。この形態例では、隣接する貫通電極３３のうち最短間隔を有する貫通電極３３同士の並ぶ方向はオリフラ３２に垂直な方向であり、この方向が貫通電極３３の配置方向３４として定められるが、配置方向３４に沿って貫通電極３３の間隔が前記最短間隔よりも大きくなった箇所３６が介在している。
すなわち本形態例の貫通電極基板３０では、ウエハを貫通する貫通孔内に導電体が配されてなる貫通電極３３の配置方向３４が基板３１の劈開方向３５に対して４５°ずれるようになっている。
これにより、加工プロセス中の基板３１の欠けや破損を低減して加工歩留まりを向上することができる。
なお、図２では、貫通電極３３の配置方向３４はオリフラ３２に垂直な方向としたが、基板３１の劈開方向３５と異なる方向であれば特にこれに限定されず、例えばオリフラ３２に平行な方向としても良い。

図４は、本発明の貫通電極基板の第４形態例を示す平面図である。図４に示す貫通電極基板４０は、（１００）面のシリコン単結晶ウエハに対して、＜１１０＞方向とも＜１００＞方向とも異なる方向にオリフラ４２を設けた基板４１を用い、オリフラ４２に対する角度が４５°となる２方向に貫通電極４３、４３、…をマトリックス状（２方向とも等間隔）に配置したものである。
すなわち本形態例の貫通電極基板４０では、ウエハを貫通する貫通孔内に導電体が配されてなる貫通電極４３の配置方向４４が基板４１の劈開方向４５に対して、４５°未満の所定の角度でずれるようになっている。ここで貫通電極４３の配置方向４４とは、隣接する貫通電極４３のうち最短間隔を有する貫通電極同士が配置される方向である。
これにより、加工プロセス中の基板４１の欠けや破損を低減して加工歩留まりを向上することができる。

本発明の貫通電極基板及びこれにデバイスを実装した装置を作製する方法は、貫通電極の配置を除き、従来法と同様である。
すなわち、本発明の貫通電極基板の製造は、隣接する貫通孔のうち最短間隔を有する貫通孔同士が基板の劈開方向と異なる方向に配されるように複数の貫通孔を形成し、これらの貫通孔内に導電体を配することによって製造することができる。貫通孔は、例えばドライエッチングやレーザー加工等の手法によって形成することができる。また、貫通孔内に導電体を配する手法は、スクリーン印刷法、溶融金属吸引法による充填、孔壁へのメッキなどが例示される。
本発明において貫通電極基板の面上に配される実装部品（デバイス）５、６を貫通電極３と電気的に接続する手法も特に制限はないが、例えば図１に示すように、貫通電極３と電気的に接続される配線層７を基板１上に形成し、バンプ８を介して実装部品５、６を配線層７と電気的に接続する手法が挙げられる。

本発明の手法により、例えば（１００）面のシリコン単結晶ウエハを用いて貫通電極基板を作製したところ、図１〜図４に例示したように基板の劈開方向と異なる方向に貫通電極を配置することにより、２００μｍまで薄板化したシリコン基板において、基板の割れを格段に減少させることができた。その結果、工程中の基板の破損を大幅に減少でき、貫通電極基板の歩留まりを大きく向上することができた。

なお、本発明の貫通電極基板において、貫通電極を２方向に配置したパターンとする場合、図１及び図４に示す例では、２つの配置方向が互いに９０°で交わるものとしたが、本発明は特にこれに限定されるものではなく、９０°未満の角度で交わる２方向に貫通電極を配置したパターンを採用することもできる。

本発明は、電子デバイスや光学デバイス、ＭＥＭＳデバイス等の高密度実装、またこれらデバイスを１つのパッケージ内でシステム化したシステムインパッケージ（ＳｉＰ）の製造に利用することができる。

本発明の貫通電極基板の第１形態例を示す平面図である。本発明の貫通電極基板の第２形態例を示す平面図である。本発明の貫通電極基板の第３形態例を示す平面図である。本発明の貫通電極基板の第４形態例を示す平面図である。ＳｉＰの一例を示す概略断面図である。従来の貫通電極基板の一例を示す平面図である。

符号の説明

１…基板、２…貫通孔、３…貫通電極、４…貫通電極基板、５、６…デバイス（実装部品）、７…配線層、８…バンプ、１０、２０、３０、４０…貫通電極基板、１１、２１、３１、４１…ウエハ（基板）、１２、２２、３２、４２…オリエンテーションフラット（オリフラ）、１３、２３、３３、４３…貫通電極、１４、２４、３４、４４…貫通電極の配置方向、１５、２５、３５、４５…基板の劈開方向。

Claims

貫通孔内に導電体が配されてなる貫通電極を複数備える貫通電極基板において、
隣接する貫通電極のうち最短間隔を有する貫通電極同士は、基板の劈開方向と異なる方向に配されていることを特徴とする貫通電極基板。
請求項１に記載の貫通電極基板の面上に、前記貫通電極と電気的に接続される実装部品が配されたことを特徴とする電子装置。
隣接する貫通孔のうち最短間隔を有する貫通孔同士が、基板の劈開方向と異なる方向に配されるように複数の貫通孔を形成する工程と、
前記貫通孔内に導電体を配する工程とを備えることを特徴とする貫通電極基板の製造方法。