JP2007207904A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】従来の半導体装置では、パワー用半導体素子のドレイン領域でのシート抵抗値を低減させることが難しいという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板３上に、２層のＮ型のエピタキシャル層４、５が形成されている。基板３の裏面４９からはドレイン領域として用いられるＮ型の埋込拡散層２０が露出している。そして、基板３の裏面４９側には、Ｎ型の埋込拡散層２０とコンタクトする金属層５０が形成されている。この構造により、金属層５０がドレイン領域として用いられ、ドレイン領域でのシート抵抗値を大幅に低減することができる。
【選択図】図１

Description

本発明は、パワー用ＭＯＳトランジスタのドレイン領域のシート抵抗値を低減する半導体装置及びその製造方法に関する。

従来の半導体装置の一実施例として、下記のＮチャネル型ＭＯＳトランジスタが知られている。Ｐ型の半導体基板上にＮ型のエピタキシャル層が形成されている。半導体基板とエピタキシャル層とに渡りＮ型の埋込拡散層が形成され、Ｎ型の埋込拡散層はドレイン領域として用いられる。そして、エピタキシャル層には、Ｎ型の埋込拡散層と連結するＮ型の拡散層が形成され、Ｎ型の拡散層はドレイン領域として用いられる。また、エピタキシャル層にはバックゲート領域としてのＰ型の拡散層、ソース領域としてのＮ型の拡散層が形成されている。この構造により、ドレイン領域でのシート抵抗値の低減が図られている（例えば、特許文献１参照。）。
特開平１１−１８６５５０号公報（第５−６頁、第１図）

従来の半導体装置、例えば、Ｎチャネル型ＭＯＳトランジスタでは、ドレイン領域でのシート抵抗値を低減させるために、基板とエピタキシャル層とに渡りＮ型の埋込拡散層が形成されている。つまり、従来の構造では、Ｎ型の埋込拡散層の不純物濃度を調整し、また、Ｎ型の埋込拡散層の拡散幅を広くすることで、ドレイン領域でのシート抵抗値の低減を実現している。しかしながら、Ｎ型の埋込拡散層の不純物濃度を調整することで、ドレイン領域のシート抵抗値を低減するには限界がある。例えば、特に、高耐圧のＭＯＳトランジスタでは、ドレイン−ソース間の耐圧特性との兼ね合い等もあり、拡散層の不純物濃度の調整により、ドレイン領域のシート抵抗値を低減することが困難となる問題がある。

また、ドレイン領域となるＮ型の埋込拡散幅の拡散幅を広くすることで、ドレイン領域でのシート抵抗値の低減を図る場合には、エピタキシャル層の膜厚を厚く形成する必要があり、デバイスサイズが大きくなるという問題がある。特に、例えば、パワー用のＭＯＳトランジスタと制御用のＮＰＮトランジスタがモノリシックに形成される構造では、制御用のＮＰＮトランジスタでは、エピタキシャル層の膜厚を厚くすることで、分離領域の横方向拡散が広がる。そして、制御用のＮＰＮトランジスタのデバイスサイズを縮小し難いという問題がある。

本発明の半導体装置は、上述した各事情に鑑みて成されたものであり、一導電型の半導体基板と、前記半導体基板上に形成された逆導電型の第１のエピタキシャル層と、前記第１のエピタキシャル層上に形成された逆導電型の第２のエピタキシャル層と、前記半導体基板と前記第１のエピタキシャル層とに渡り形成され、ドレイン領域として用いられる逆導電型の第１の埋込拡散層と、前記第２のエピタキシャル層表面から形成され、ドレイン領域として用いられる逆導電型の第１の拡散層と、前記第２のエピタキシャル層表面から形成され、バックゲート領域として用いられる一導電型の拡散層と、前記一導電型の拡散層に形成され、ソース領域として用いられる逆導電型の第２の拡散層とを有し、前記逆導電型の第１の埋込拡散層は前記半導体基板の裏面側から露出し、前記逆導電型の第１の埋込拡散層の露出領域と接続するように、前記半導体基板の裏面に金属層が形成されていることを特徴とする。従って、本発明では、ＭＯＳトランジスタにおいて、金属層を用いることで、ドレイン領域でのシート抵抗値を低減することができる。

また、本発明の半導体装置は、前記半導体基板の裏面には前記金属層を覆うように絶縁層が形成され、前記金属層は前記逆導電型の第１の埋込拡散層とのみ電気的に接続していることを特徴とする。従って、本発明では、金属層を用いることでドレイン領域でのシート抵抗値を低減しつつ、半導体基板裏面を絶縁処理することができる。

また、本発明の半導体装置は、前記金属層は、アルミ膜、アルミ−シリコン膜、アルミ−シリコン−銅膜、アルミ−銅膜またはチタン−チタンナイトライド−アルミ膜から形成されていることを特徴とする。従って、本発明では、様々な金属膜を用いて金属層を形成することができる。

また、本発明の半導体装置は、前記第１のエピタキシャル層と前記第２のエピタキシャル層とに渡り、ドレイン領域として用いられる逆導電型の第２の埋込拡散層が形成され、前記逆導電型の第２の埋込拡散層は、前記逆導電型の第１の埋込拡散層と連結していることを特徴とする。従って、本発明では、第１及び第２の埋込拡散層を連結させることで、ドレイン領域でのシート抵抗値が低減する。

また、本発明の半導体装置の製造方法は、一導電型の半導体基板を準備し、前記半導体基板に逆導電型の第１の埋込拡散層を形成した後、前記半導体基板の表面上に逆導電型の第１のエピタキシャル層を形成する工程と、前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を形成した後、前記第２のエピタキシャル層にドレイン領域として用いる逆導電型の第１の拡散層と、バックゲート領域として用いる一導電型の拡散層と、ソース領域として用いる逆導電型の第２の拡散層を形成する工程と、前記第２のエピタキシャル層表面に支持基板を貼り合わせた後、前記半導体基板の裏面側から研磨し、前記半導体基板の裏面から前記逆導電型の第１の埋込拡散層を露出させる工程と、前記半導体基板の裏面に、前記露出した逆導電型の第１の埋込拡散層と接続する金属層を形成し、前記半導体基板の裏面側に絶縁層を形成した後、前記支持基板を剥離する工程とを有することを特徴とする。従って、本発明では、ＭＯＳトランジスタにおいて、半導体基板の裏面側を研磨し、露出した逆導電型の埋込拡散層に接続する金属層を形成し、ドレイン領域のシート抵抗値を低減することができる。

また、本発明の半導体装置の製造方法は、前記支持基板として、半導体ウエハ、ガラス板または金属板を用いることを特徴とする。従って、本発明では、所望の強度を有する支持基板を用いることで、半導体基板の研磨作業、金属層及び絶縁層の形成作業を容易に実現することができる。

また、本発明の半導体装置の製造方法は、前記第１のエピタキシャル層と前記第２のエピタキシャル層とに渡り逆導電型の第２の埋込拡散層を形成し、前記逆導電型の第１の埋込拡散層と前記逆導電型の第２の埋込拡散層とを連結させる工程とを有することを特徴とする。従って、本発明では、第１及び第２の埋込拡散層を連結させることで、ドレイン領域でのシート抵抗値を低減させることができる。

本発明では、半導体基板の裏面に金属層が形成され、金属層をＭＯＳトランジスタのドレイン領域として用いている。この構造により、ＭＯＳトランジスタのドレイン領域のシート抵抗値を低減できる。

また、本発明では、半導体基板の裏面に金属層を被覆するように絶縁層が形成されている。この構造により、金属層によりドレイン領域のシート抵抗値を低減しつつ、半導体基板裏面の絶縁処理を実現できる。

また、本発明では、半導体基板をその裏面側から研磨し、ＭＯＳトランジスタのドレイン領域となる拡散層を基板裏面から露出させる。露出した拡散層と接続するように基板裏面に金属層を形成する。この製造方法により、ＭＯＳトランジスタのドレイン領域のシート抵抗値を低減できる。

また、本発明では、半導体基板上に２層のエピタキシャル層を形成する。このとき、１層目のエピタキシャル層の膜厚が基板を研磨する際の許容誤差として用いられる。この製造方法により、生産性を向上させることができる。

以下に、本発明の一実施の形態である半導体装置について、図１から図２を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための断面図である。図２（Ａ）は、従来の実施の形態における半導体装置のパターンを説明するための上面図である。図２（Ｂ）は、本実施の形態における半導体装置のパターンを説明するための上面図である。

図１に示す如く、ＮＰＮトランジスタ１及びＮチャネル型ＭＯＳトランジスタ２とがＰ型の単結晶シリコン基板３にモノリシックに形成されている。例えば、Ｎチャネル型ＭＯＳトランジスタ２はパワー用半導体素子として用いられ、ＮＰＮトランジスタ１は制御用半導体素子として用いられる。

先ず、ＮＰＮトランジスタ１は、主に、Ｐ型の単結晶シリコン基板３と、Ｎ型のエピタキシャル層４、５と、Ｐ型の埋込拡散層６と、コレクタ領域として用いられるＮ型の埋込拡散層７と、コレクタ領域として用いられるＮ型の拡散層８と、ベース領域として用いられるＰ型の拡散層９、１０と、エミッタ領域として用いられるＮ型の拡散層１１とから構成されている。

１層目のＮ型のエピタキシャル層４は、Ｐ型の単結晶シリコン基板３上に形成されている。そして、２層目のＮ型のエピタキシャル層５は、１層目のエピタキシャル層４上に形成されている。基板３の厚みは、例えば、２２．０（μｍ）程度である。また、１層目のエピタキシャル層４の厚みは、例えば、１０．０（μｍ）程度である。また、２層目のエピタキシャル層５の厚みは、例えば、７．０（μｍ）程度である。

Ｐ型の埋込拡散層６は、基板３と１層目のエピタキシャル層４とに渡り形成されている。そして、Ｐ型の埋込拡散層６は、ＮＰＮトランジスタ１の形成領域に渡り形成され、基板としての役割を果たしている。尚、制御用半導体素子としてＮＰＮトランジスタ１のみを図示しているが、隣接するその他の素子形成領域に制御用半導体素子が形成されている場合には、制御用半導体素子が形成されている領域に渡り、Ｐ型の埋込拡散層６が一体に形成されている場合でもよい。

Ｎ型の埋込拡散層７は、１層目のエピタキシャル層４と２層目のエピタキシャル層５とに渡り成されている。Ｎ型の埋込拡散層７は、その形成領域の一部をＰ型の埋込拡散層６と重畳させるように形成されている。Ｎ型の埋込拡散層７を形成することで、コレクタ領域でのシート抵抗値（Ｒｓ）を低減することができる。

Ｎ型の拡散層８は、２層目のエピタキシャル層５に形成されている。Ｎ型の拡散層８は、コレクタ領域として用いられる。

Ｐ型の拡散層９、１０は、２層目のエピタキシャル層５に形成されている。Ｐ型の拡散層９は、ベース領域として用いられ、Ｐ型の拡散層１０は、ベース引き出し領域として用いられる。Ｐ型の拡散層１０を形成することで、コンタクト抵抗を低減することができる。尚、Ｐ型の拡散層１０は形成される場合でも、形成されない場合でもよい。

Ｎ型の拡散層１１は、Ｐ型の拡散層９に形成されている。Ｎ型の拡散層１１は、エミッタ領域として用いられる。

絶縁層１２が、２層目のエピタキシャル層５上に形成されている。絶縁層１２は、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層１２にコンタクトホール１３、１４、１５が形成されている。

コンタクトホール１３、１４、１５には、アルミ合金、例えば、Ａｌ−Ｓｉ膜１６が選択的に形成され、エミッタ電極１７、ベース電極１８及びコレクタ電極１９が形成されている。

次に、Ｎチャネル型ＭＯＳトランジスタ２は、主に、Ｐ型の単結晶シリコン基板３と、Ｎ型のエピタキシャル層４、５と、ドレイン領域として用いられるＮ型の埋込拡散層２０、２１と、ドレイン領域として用いられるＮ型の拡散層２２、２３、２４、２５と、バックゲート領域として用いられるＰ型の拡散層２６、２７、２８、２９と、ソース領域として用いられるＮ型の拡散層３０、３１、３２、３３とから構成されている。

１層目のＮ型のエピタキシャル層４は、Ｐ型の単結晶シリコン基板３上に形成されている。そして、２層目のＮ型のエピタキシャル層５は、１層目のエピタキシャル層４上に形成されている。基板３の厚みは、例えば、２２．０（μｍ）程度である。また、１層目のエピタキシャル層４の厚みは、例えば、１０．０（μｍ）程度である。また、２層目のエピタキシャル層５の厚みは、例えば、７．０（μｍ）程度である。

Ｎ型の埋込拡散層２０は、基板３と１層目のエピタキシャル層４とに渡り形成されている。Ｎ型の埋込拡散層２１は、１層目のエピタキシャル層４と２層目のエピタキシャル層５とに渡り形成されている。Ｎ型の埋込拡散層２１は、その形成領域の一部をＮ型の埋込拡散層２０と重畳させ、ドレイン領域でのシート抵抗値を低減させている。そして、Ｎ型の埋込拡散層２０、２１は、ドレイン領域として用いられる。

Ｎ型の拡散層２２、２３、２４、２５は、２層目のエピタキシャル層５に形成されている。Ｎ型の拡散層２２、２３は、ドレイン領域として用いられ、Ｎ型の拡散層２４、２５は、ドレイン引き出し領域として用いられる。Ｎ型の拡散層２４、２５を形成することで、コンタクト抵抗を低減することができる。

Ｐ型の拡散層２６、２７、２８、２９は、２層目のエピタキシャル層５に形成されている。Ｐ型の拡散層２６、２７は、バックゲート領域として用いられ、Ｐ型の拡散層２８、２９は、バックゲート引き出し領域として用いられる。Ｐ型の拡散層２８、２９を形成することで、コンタクト抵抗を低減することができる。

Ｎ型の拡散層３０、３１は、Ｐ型の拡散層２６に形成され、Ｎ型の拡散層３２、３３はＰ型の拡散層２７に形成されている。Ｎ型の拡散層３０、３１、３２、３３は、ソース領域として用いられる。そして、Ｐ型の拡散層２８とＮ型の拡散層３０、３１にはソース電極４８がコンタクトしている。また、Ｐ型の拡散層２９とＮ型の拡散層３２、３３には、ソース電極４７がコンタクトしている。つまり、Ｐ型の拡散層２６、２７には、ソース電位と同電位であるバックゲート電位が印加される。尚、Ｎ型の拡散層３０、３１は、Ｐ型の拡散層２８の周囲に一環状に形成されている場合でも良い。また、Ｎ型の拡散層３２、３３は、Ｐ型の拡散層２９の周囲に一環状に形成されている場合でも良い。

ゲート酸化膜３４は、２層目のエピタキシャル層５表面に形成されている。

ゲート電極３５、３６、３７は、ゲート酸化膜３４上に形成されている。ゲート電極３５、３６、３７は、例えば、ポリシリコン膜、タングステンシリサイド膜等により所望の膜厚となるように形成されている。そして、ゲート電極３５、３６、３７下方に位置するＰ型の拡散層２６、２７が、チャネル領域として用いられる。尚、ゲート電極３５、３７は、ゲート電極３６の周囲を囲むように一環状に形成されている場合でも良い。

Ｐ型の拡散層３８、３９は、ゲート電極３５、３７下方の２層目のエピタキシャル層５に形成されている。Ｐ型の拡散層３８は、Ｐ型の拡散層２６とＮ型の拡散層２２との間に配置されている。また、Ｐ型の拡散層３９は、Ｐ型の拡散層２７とＮ型の拡散層２３との間に配置されている。

絶縁層１２が、２層目のエピタキシャル層５上に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層１２にコンタクトホール４０、４１、４２、４３が形成されている。

コンタクトホール４０、４１、４２、４３には、アルミ合金、例えば、Ａｌ−Ｓｉ膜４４が選択的に形成され、ドレイン電極４５、４６及びソース電極４７、４８が形成されている。

図示したように、パワー用半導体素子として用いられるＮチャネル型ＭＯＳトランジスタ２では、Ｎ型の埋込拡散層２０が、基板３の裏面４９側まで拡散している。つまり、基板３の裏面４９側には、Ｎ型の埋込拡散層２０が露出している。そして、基板３の裏面４９側には、Ｎ型の埋込拡散層２０と直接コンタクトする金属層５０が形成されている。金属層５０は、Ｎチャネル型ＭＯＳトランジスタ２のドレイン領域として用いられる。矢印（一点鎖線）で図示したように、ソース領域であるＮ型の拡散層３０、３１、３２、３３から注入された自由キャリア（電子）は、ドレイン領域である、２層目のＮ型のエピタキシャル層５、Ｎ型の埋込拡散層２１、Ｎ型の埋込拡散層２０、金属層５０、Ｎ型の埋込拡散層２０、Ｎ型の埋込拡散層２１、Ｎ型の拡散層２２、２３、２４、２５の順序に通過する。

この構造により、Ｎチャネル型ＭＯＳトランジスタ２のドレイン領域でのシート抵抗値を大幅に低減することができる。具体的には、金属層５０としてアルミ（Ａｌ）膜を用い、金属層５０の膜厚を１．０（μｍ）程度とした場合、ドレイン領域でのシート抵抗値は０．０３（Ω・ｃｍ）程度となる。一方、金属層５０が形成されず、Ｎ型の埋込拡散層２０、２１のみの構造では、ドレイン領域でのシート抵抗値は１０．０〜１００．０（Ω・ｃｍ）程度となる。つまり、金属層５０を用いることで、Ｎチャネル型ＭＯＳトランジスタ２のドレイン領域でのシート抵抗値は、１／１０００程度に低減される。

尚、基板３の裏面４９には、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜５１が形成され、基板３の裏面４９の絶縁性が実現されている。

最後に、基板３の裏面４９側では、シリコン酸化膜５１を被覆するように、例えば、エポキシ樹脂５２が塗布され、エポキシ樹脂５２を接着材料として、支持基板５３が貼り合わされている。支持基板５３はチップの機械的強度を増大させるために貼り合わされるため、例えば、ガラス板、シリコンウエハ、アルミ板、銅板等から構成されている。特に、支持基板５３としてシリコンウエハを用いた場合には、支持基板５３と基板３とは同一材料となる。この場合、基板３と支持基板５３は線膨張係数が同一または近似となり、温度変化による材料伸縮等の熱応力に対して、破壊耐性が強い構造となる。尚、必ずしも支持基板５３が必要であることはなく、支持基板５３を用いない場合でも機械的強度が得られる場合には、支持基板５３がない構造でもよい。

図２（Ａ）に示す如く、従来の半導体装置、例えば、Ｎチャネル型ＭＯＳトランジスタでは、ソース領域が形成された領域を囲むように、Ｘ軸方向にＮ型の拡散層５４及びＹ軸方向にＮ型の拡散層５５とが形成されている。Ｎ型の拡散層５４、５５はドレイン領域として用いられる。また、Ｎ型の拡散層５４と連結し、Ｙ軸方向にＮ型の拡散層５６、５７が形成されている。Ｎ型の拡散層５５、５６、５７は、Ｘ軸方向に一定間隔で配置されている。そして、Ｎ型の拡散層５５、５６、５７間にはバックゲート領域及びソース領域が形成されている。一点鎖線５８はソース領域と接続する金属層を示し、該金属層の下方にはソース電極用のコンタクトホール５９が複数配置されている。

つまり、従来のＮチャネル型ＭＯＳトランジスタでは、バックゲート領域及びソース領域が形成された領域の外周領域にＮ型の拡散層５４、５５が形成されている。更に、Ｙ軸方向に延在するＮ型の拡散層５６、５７が、Ｘ軸方向に一定間隔で形成されている。この構造により、チップ内のＮチャネル型ＭＯＳトランジスタの形成領域に、ドレイン領域が広い領域に渡り配置され、ドレイン領域でのシート抵抗値の低減を図っている。そして、Ｎチャネル型ＭＯＳトランジスタの形成領域の任意の領域において、Ｎチャネル型ＭＯＳトランジスタの動作を実現し、チップサイズを効率的に利用し、所望の電流能力を得ることができる。

一方、図２（Ｂ）に示す如く、本実施の形態でのＮチャネル型ＭＯＳトランジスタ２では、バックゲート領域及びソース領域が形成された領域を囲むように、その外周領域に、例えば、Ｎ型の拡散層２５（図１参照）が形成されている。そして、従来の構造におけるＹ軸方向に延在するＮ型の拡散層５６、５７（図２（Ａ）参照）は形成されていない。この構造は、上述したように、ドレイン領域として金属層５０（図１参照）を用いることで、ドレイン領域でのシート抵抗値を大幅に低減することで実現できる。つまり、ドレイン領域用の拡散層の面積、不純物濃度等ではなく、金属層５０によりドレイン領域のシート抵抗値を低減する。そして、従来の構造におけるＹ軸方向に延在するＮ型の拡散層５６、５７を省略することで、チップサイズは従来の構造から２割程度縮小する。この構造においても、ドレイン領域のシート抵抗値の大幅な低減により、Ｎチャネル型ＭＯＳトランジスタの形成領域の任意の領域において、Ｎチャネル型ＭＯＳトランジスタの動作を実現している。

尚、図示したように、一点鎖線６０はソース領域と接続する金属層を示し、該金属層の下方にはソース電極用のコンタクトホール４１が複数配置されている。

上述したように、本実施の形態では、金属層５０が、アルミから形成される場合について説明したが、この場合に限定するものではない。例えば、金属層５０として、アルミ−シリコン（Ａｌ−Ｓｉ）膜、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミ−銅（Ａｌ−Ｃｕ）膜またはチタン−チタンナイトライド−アルミ（Ｔｉ−ＴｉＮ−Ａｌ）膜を用いる場合でも、同様な効果を得ることができる。また、金属層５０の膜厚も使用目的等に応じて任意の設計変更が可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の一実施の形態である半導体装置の製造方法について、図３から図１４を参照し、第２実施例について詳細に説明する。図３から図１４は、本実施の形態における半導体装置の製造方法を説明するための断面図である。

先ず、図３に示す如く、Ｐ型の単結晶シリコン基板３を準備する。基板３上にＮ型の埋込拡散層２０の形成領域が選択的に薄く形成されたシリコン酸化膜６１を形成する。そして、シリコン酸化膜６１をマスクとして用い、基板３の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０^１３〜１．０×１０^１５（／ｃｍ^２）でイオン注入する。その後、リン（Ｐ）を熱拡散し、Ｎ型の埋込拡散層２０を形成した後、シリコン酸化膜６１を除去する。尚、本実施の形態では、基板３は、例えば、６２５．０（μｍ）程度の厚みを有するものを準備するため、その厚みの一部を省略した形式で図示する。

次に、図４に示す如く、基板３上にシリコン酸化膜６２を、例えば、４５０．０（Å）程度堆積する。次に、シリコン酸化膜６２上にフォトレジスト６３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層６が形成される領域上のフォトレジスト６３に開口部を形成する。その後、基板３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。そして、フォトレジスト６３を除去し、熱拡散し、Ｐ型の埋込拡散層６を形成する。

次に、図５に示す如く、シリコン酸化膜６２上にフォトレジスト６４を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層６５、６６が形成される領域上のフォトレジスト６４に開口部を形成する。その後、基板３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１８０（ｋｅＶ）、導入量０．５×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。そして、フォトレジスト６４を除去し、熱拡散し、Ｐ型の埋込拡散層６５、６６を形成した後、シリコン酸化膜６２を除去する。

次に、図６に示す如く、基板３を気相エピタキシャル成長装置のサセプタ上に配置し、基板３上に１層目のＮ型のエピタキシャル層４を、例えば、９．０〜１１．０（μｍ）程度形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層４の形成工程における熱処理により、前記Ｐ型の埋込拡散層６、６５、６６及びＮ型の埋込拡散層２０が熱拡散される。

次に、エピタキシャル層４上にシリコン酸化膜６７を形成した後、Ｎ型の埋込拡散層７、２１の形成領域上に開口部が形成されるように、シリコン酸化膜６７を選択的に除去する。そして、シリコン酸化膜６７をマスクとして用い、エピタキシャル層４の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース６８を回転塗布法により塗布する。アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層７、２１を形成した後、シリコン酸化膜６７、液体ソース６８を除去する。

次に、図７に示す如く、エピタキシャル層４上にシリコン酸化膜６９を形成し、シリコン酸化膜６９上にフォトレジスト７０を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層７１、７２、７３が形成される領域上のフォトレジスト７０に開口部を形成する。その後、エピタキシャル層４の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１８０（ｋｅＶ）、導入量０．５×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。そして、フォトレジスト７０を除去し、熱拡散し、Ｐ型の埋込拡散層７１、７２、７３を形成する。

次に、図８に示す如く、基板３を気相エピタキシャル成長装置のサセプタ上に配置し、１層目のエピタキシャル層４上に２層目のＮ型のエピタキシャル層５を、例えば、６．０〜８．０（μｍ）程度形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層５の形成工程における熱処理により、前記Ｐ型の埋込拡散層７１、７２、７３及びＮ型の埋込拡散層７、２１が熱拡散される。

次に、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層７４、７５、７６を形成した後、エピタキシャル層５の所望の領域にＬＯＣＯＳ酸化膜７７、７８、７９、８０、８１を形成する。

次に、図９に示す如く、エピタキシャル層５上にシリコン酸化膜８２を、例えば、４５０．０（Å）程度堆積する。先ず、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層２２、２３を形成する。次に、シリコン酸化膜８２上にフォトレジスト８３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層９、２６、２７、３８、３９が形成される領域上のフォトレジスト８３に開口部を形成する。フォトレジスト８３をマスクとして用い、エピタキシャル層５の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０^１４〜１．０×１０^１６（／ｃｍ^２）でイオン注入する。そして、フォトレジスト８３を除去し、熱拡散し、Ｐ型の拡散層９、２６、２７、３８、３９を形成した後、シリコン酸化膜８２を除去する。

次に、図１０に示す如く、エピタキシャル層５上にゲート酸化膜３４として用いられるシリコン酸化膜を形成する。シリコン酸化膜上に、例えば、ポリシリコン膜、タングステンシリサイド膜を順次形成し、公知のフォトリソグラフィ技術を用い、ゲート電極３５、３６、３７を形成する。そして、ゲート酸化膜３４として用いられるシリコン酸化膜上にフォトレジスト８４を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層１０、２８、２９が形成される領域上のフォトレジスト８４に開口部を形成する。その後、エピタキシャル層５の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を７０〜９０（ｋｅＶ）、導入量１．０×１０^２１〜１．０×１０^２２（／ｃｍ^２）でイオン注入する。そして、フォトレジスト８４を除去し、熱拡散し、Ｐ型の拡散層１０、２８、２９を形成する。

次に、図１１に示す如く、ゲート酸化膜３４として用いるシリコン酸化膜上にフォトレジスト８５を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層８、１１、２４、２５、３０、３１、３２、３３が形成される領域上のフォトレジスト８５に開口部を形成する。フォトレジスト８５をマスクとして用い、エピタキシャル層５の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧７０〜９０（ｋｅＶ）、導入量１．０×１０^２１〜１．０×１０^２２（／ｃｍ^２）でイオン注入する。その後、フォトレジスト８５を除去し、リン（Ｐ）を熱拡散し、Ｎ型の拡散層８、１１、２４、２５、３０、３１、３２、３３を形成する。

次に、図１２に示す如く、エピタキシャル層５上に絶縁層１２として、例えば、ＰＳＧ膜等を堆積する。公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングで、絶縁層１２にコンタクトホール１３、１４、１５、４０、４１、４２、４３を形成する。コンタクトホール１３、１４、１５、４０、４１、４２、４３には、アルミ合金、例えば、Ａｌ−Ｓｉ膜を選択的に形成し、コレクタ電極１９、エミッタ電極１７、ベース電極１８、ドレイン電極４５、４６及びソース電極４７、４８を形成する。

次に、図１３に示す如く、粘着テープ８６を準備し、絶縁層１２とガラス板８７とを貼り合わせる。そして、ガラス板８７は支持基板として用いられ、次工程における研磨工程に耐える事ができる材料であれば良く、例えば、シリコンウエハやアルミ板、銅板等の金属板でも良い。

次に、ガラス板８７が底面となるように基板３をひっくり返す。そして、基板３の裏面４９側からＮ型の埋込拡散層２０が露出するまで、例えば、ＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）法により、基板３を研磨する。その結果、基板３の厚みは、２０．０〜２４．０（μｍ）程度となる。基板３の裏面４９側にアルミ膜を形成し、公知のフォトリソグラフィ技術を用い、アルミ膜を選択的に除去する。そして、基板３の裏面４９側にＮ型の埋込拡散層２０と直接コンタクトする金属層５０を形成する。その後、基板３の裏面４９側にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜５１を形成し、基板３の裏面４９側を絶縁処理する。

このとき、上述したように、基板３上には、その膜厚が、例えば、１０．０（μｍ）程度の１層目のエピタキシャル層４と、その膜厚が、例えば、７．０（μｍ）程度の２層目のエピタキシャル層５とが形成されている。そして、１層目のエピタキシャル層４の膜厚は、基板３を研磨する際の許容誤差として用いられる。その為、基板３の厚みが２２．０（μｍ）となるように研磨した際に、例えば、１０．０（μｍ）程度、膜厚のばらつきの自由度が増加する。

つまり、本実施の形態では、エピタキシャル層４の膜厚により、基板３を研磨する際の許容誤差を±７．０（μｍ）程度から±１２．０（μｍ）程度とし、生産性を向上させ、歩留まりも向上させることができる。具体的には、１５±７．０（μｍ）程度の規格が、２２．０±１２．０（μｍ）程度の規格となる。

次に、図１４に示す如く、シリコン酸化膜５１上にエポキシ樹脂５２を塗布し、エポキシ樹脂５２上に支持基板５３を貼り合わせる。その後、支持基板５３が底面となるように基板３をひっくり返し、ガラス板８７及び粘着テープ８６を除去し、図１に示す半導体装置が完成する。尚、支持基板５３はチップの機械的強度を増大させるために貼り合わされるため、例えば、ガラス板、シリコンウエハ、アルミ板、銅板等から構成される。また、図示していないが、例えば、チップの外周部に形成された電極パッドは、絶縁層１２上に露出している。

尚、本実施の形態では、金属層５０が、アルミから形成される場合について説明したが、この場合に限定するものではない。例えば、金属層５０として、アルミ−シリコン（Ａｌ−Ｓｉ）膜、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミ−銅（Ａｌ−Ｃｕ）膜またはチタン−チタンナイトライド−アルミ（Ｔｉ−ＴｉＮ−Ａｌ）膜を用いる場合でも、同様な効果を得ることができる。また、金属層５０の膜厚も使用目的等に応じて任意の設計変更が可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の一実施の形態である半導体装置の製造方法について、図１５から図１６を参照し、第２実施例について詳細に説明する。図１５から図１６は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、上述した第１実施例の説明における図３から図１２までの半導体装置の製造方法の説明は、第２実施例においても同様であるため、上述した説明を参照し、ここではその説明を割愛する。また、図１５から図１６では、電極パッドが形成されている領域も示している。

図１５に示す如く、絶縁層１２上面から、例えば、プラズマＣＶＤ法により、シリコン窒化膜８８を略全面に堆積する。シリコン窒化膜８８上にエポキシ樹脂８９を塗布し、エポキシ樹脂８９上に支持基板９０を貼り合わせる。その後、支持基板９０が底面となるように基板３をひっくり返す。尚、支持基板９０はチップの機械的強度を増大させるために貼り合わされるため、例えば、ガラス板、シリコンウエハ、アルミ板、銅板等から構成される。

次に、基板３の裏面４９側からＮ型の埋込拡散層２０が露出するまで、例えば、ＢＧ（Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）法により、基板３を研磨する。その結果、基板３の厚みは、２０．０〜２４．０（μｍ）程度となる。基板３の裏面４９側にアルミ膜を形成し、公知のフォトリソグラフィ技術を用い、アルミ膜を選択的に除去する。そして、基板３の裏面４９側にＮ型の埋込拡散層２０と直接コンタクトする金属層５０を形成する。その後、基板３の裏面４９側にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜５１を形成し、基板３の裏面４９側を絶縁処理する。

このとき、上述したように、基板３上には、その膜厚が、例えば、１０．０（μｍ）程度の１層目のエピタキシャル層４と、その膜厚が、例えば、７．０（μｍ）程度の２層目のエピタキシャル層５とが形成されている。そして、１層目のエピタキシャル層４の膜厚は、基板３を研磨する際の許容誤差として用いられる。その為、基板３の厚みが２２．０（μｍ）となるように研磨した際に、例えば、１０．０（μｍ）程度、膜厚のばらつきの自由度が増加する。

つまり、本実施の形態では、エピタキシャル層４の膜厚により、基板３を研磨する際の許容誤差を±７．０（μｍ）程度から±１２．０（μｍ）程度とし、生産性を向上させ、歩留まりも向上させることができる。具体的には、１５±７．０（μｍ）程度の規格が、２２．０±１２．０（μｍ）程度の規格となる。

図１６に示す如く、例えば、チップの外周部に位置し、実動作領域の周囲に形成された無効領域上には電極パッド９１が複数形成されている。上述したように、絶縁層１２側には支持基板９０が貼り合わされているため、電極パッド９１は、基板３の裏面４９側から露出させる。

具体的には、先ず、公知のフォトリソグラフィ技術を用い、電極パッド９１の形成領域上のシリコン酸化膜５１を除去する。次に、公知のフォトリソグラフィ技術を用い、電極パッド９１の形成領域上に開口部が形成されたエッチング保護膜（図示せず）をマスクとし、エッチングガスとして、例えば、フレオン（ＣＦ_４）を用いて、基板３の裏面４９側から基板３及びエピタキシャル層４、５をドライエッチングし、開口部９２を形成する。最後に、開口部９２を利用し、公知のフォトリソグラフィ技術を用い、電極パッド９１の形成領域上に開口部が形成されたフォトレジストをマスクとし、エッチング液として、例えば、フッ化水素酸水溶液を用いて、ウェットエッチングにより、開口部９３を形成する。この製造方法により、基板３の裏面４９側からは、開口部９２、９３を介して電極パッド９１が露出し、半導体装置が完成する。このとき、チップが実装基板（図示せず）上に固着される際には、例えば、支持基板９０側が実装基板の導電パターン（図示せず）と相対する。そして、開口部９２の開口面積は、ワイヤーボンディング性が考慮され決定される。

尚、本実施の形態では、金属層５０が、アルミから形成される場合について説明したが、この場合に限定するものではない。例えば、金属層５０として、アルミ−シリコン（Ａｌ−Ｓｉ）膜、アルミ−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜、アルミ−銅（Ａｌ−Ｃｕ）膜またはチタン−チタンナイトライド−アルミ（Ｔｉ−ＴｉＮ−Ａｌ）膜を用いる場合でも、同様な効果を得ることができる。また、金属層５０の膜厚も使用目的等に応じて任意の設計変更が可能である。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の実施の形態における半導体装置を説明する断面図である。 （Ａ）従来の半導体装置を説明する上面図、（Ｂ）本発明の実施の形態における半導体装置を説明する上面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。

符号の説明

１ ＮＰＮトランジスタ
２ Ｎチャネル型ＭＯＳトランジスタ
３ Ｐ型の単結晶シリコン基板
４ Ｎ型のエピタキシャル層
５ Ｎ型のエピタキシャル層
２０ Ｎ型の埋込拡散層
２１ Ｎ型の埋込拡散層
５０ 金属層
５１ シリコン酸化膜

Claims (7)

1. 一導電型の半導体基板と、
   前記半導体基板上に形成された逆導電型の第１のエピタキシャル層と、
   前記第１のエピタキシャル層上に形成された逆導電型の第２のエピタキシャル層と、
   前記半導体基板と前記第１のエピタキシャル層とに渡り形成され、ドレイン領域として用いられる逆導電型の第１の埋込拡散層と、
   前記第２のエピタキシャル層表面から形成され、ドレイン領域として用いられる逆導電型の第１の拡散層と、
   前記第２のエピタキシャル層表面から形成され、バックゲート領域として用いられる一導電型の拡散層と、
   前記一導電型の拡散層に形成され、ソース領域として用いられる逆導電型の第２の拡散層とを有し、
   前記逆導電型の第１の埋込拡散層は前記半導体基板の裏面側から露出し、前記逆導電型の第１の埋込拡散層の露出領域と接続するように、前記半導体基板の裏面に金属層が形成されていることを特徴とする半導体装置。
2. 前記半導体基板の裏面には前記金属層を覆うように絶縁層が形成され、前記金属層は前記逆導電型の第１の埋込拡散層とのみ電気的に接続していることを特徴とする請求項１に記載の半導体装置。
3. 前記金属層は、アルミ膜、アルミ−シリコン膜、アルミ−シリコン−銅膜、アルミ−銅膜またはチタン−チタンナイトライド−アルミ膜から形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記第１のエピタキシャル層と前記第２のエピタキシャル層とに渡り、ドレイン領域として用いられる逆導電型の第２の埋込拡散層が形成され、前記逆導電型の第２の埋込拡散層は、前記逆導電型の第１の埋込拡散層と連結していることを特徴とする請求項１に記載の半導体装置。
5. 一導電型の半導体基板を準備し、前記半導体基板に逆導電型の第１の埋込拡散層を形成した後、前記半導体基板の表面上に逆導電型の第１のエピタキシャル層を形成する工程と、
   前記第１のエピタキシャル層上に逆導電型の第２のエピタキシャル層を形成した後、前記第２のエピタキシャル層にドレイン領域として用いる逆導電型の第１の拡散層と、バックゲート領域として用いる一導電型の拡散層と、ソース領域として用いる逆導電型の第２の拡散層を形成する工程と、
   前記第２のエピタキシャル層表面に支持基板を貼り合わせた後、前記半導体基板の裏面側から研磨し、前記半導体基板の裏面から前記逆導電型の第１の埋込拡散層を露出させる工程と、
   前記半導体基板の裏面に、前記露出した逆導電型の第１の埋込拡散層と接続する金属層を形成し、前記半導体基板の裏面側に絶縁層を形成した後、前記支持基板を剥離する工程とを有することを特徴とする半導体装置の製造方法。
6. 前記支持基板として、半導体ウエハ、ガラス板または金属板を用いることを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第１のエピタキシャル層と前記第２のエピタキシャル層とに渡り逆導電型の第２の埋込拡散層を形成し、前記逆導電型の第１の埋込拡散層と前記逆導電型の第２の埋込拡散層とを連結させる工程とを有することを特徴とする請求項５に記載の半導体装置の製造方法。

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