JP2007201478A

JP2007201478A - 半導体チップの積層

Info

Publication number: JP2007201478A
Application number: JP2007017559A
Authority: JP
Inventors: Laurence Edward Singleton; エドワードシングルトンローレンス; Alexander Wollanke; ヴォランケアレクサンダー; Jesus Mennen Belonio; メネンベロニオヘスス
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2006-01-27
Filing date: 2007-01-29
Publication date: 2007-08-09
Also published as: US20070176275A1; CN101009271A; US7667333B2

Abstract

【課題】基板に半導体チップを積層し、各チップは基板とボンドワイヤによって電気的に接触する高い実装密度を低コストで実現する製造法を提供する。
【解決手段】第１のチップ１は、周辺にボンディングパッド９が配置された能動面８を有しており、基板またはインターポーザボード３上にフェースアップで実装されている。上記積層はさらに、別のチップ１を少なくとも１つ有している。上記別のチップ１の裏面および少なくとも２つのチップエッジはモールドキャップ１０によって埋め込まれており、これによって上記チップ１の裏面に隆起部１１が備えられている。上記別のチップ１は、上記隆起部１１と上記第１のチップ１との間に塗布された粘着材１３によって、上記第１のチップ１の能動面にフェースアップで付着されている。このため、上記隆起部１１は両チップ間に挿入されており、同位置にギャップ１４を形成している。
【選択図】図１

Description

発明の詳細な説明

〔技術分野〕
本発明は、メモリデバイスまたはコントローラ等のような集積回路と、キャリア基板またはインターポーザボード上に直接積層され、かつ周辺に配置されたボンディングパッドとを備えた、積層された半導体チップに関する。この積層されたチップは、ボンドワイヤによって、上記基板またはボードの導体構造に電気的に接触している。

〔背景〕
集積回路のアプリケーションの進歩は、２つまたはそれ以上のチップを積層させることによって、より複雑な機能が得られることを示している。チップの積層およびその接触については、いくつかの技術が知られている。実装密度を高めるための公知の形態では、各々のチップを基板または別のチップへワイヤボンドを介して接続して、互いの上部にチップを積層するための粘着性の媒体を用いて、未実装の素子を積層する。

米国特許出願公報２００３／００１５８０３号は、ベアチップが２つ以上積層されたマルチチップモジュールを開示している。ここでは、第１のチップが基板上に直接実装され、別のチップがスペーサによって相隔てられている。このスペーサは寸法が小さく、また隣接するチップに粘着剤によって付着されている。上記スペーサによって、チップ同士が直接接触することなく、またスペーサ脇および隣接するチップ間の未使用の空間を用いることによって、積層された各チップが基板にワイヤボンディングされる。ボンドワイヤへの損傷を防ぐために、チップのボンディングパッドに面した側においてスペーサが短くなっている。またスペーサの高さは、所望のワイヤボンド接続、および用いるボンディング治具によって決定される。

スペーサはワイヤボンディングを考慮した設計である必要があり、またチップ間の位置は一定量のボンドワイヤ、および一定の設計および配置が必要である。このような考慮は、スペーサおよびスペーサ両側の粘着材に対して、上側のチップと下側のチップとの両方に関連している。チップの位置を修正することは不可能であるため、配置誤りをするとワイヤボンディングおよび信頼性に問題が生じる。さらに、スペーサとチップとの間に粘着材を最適に塗布するプロセスは単純ではない。このように、組み立てプロセスは非常に時間がかかるものであり、つまりプロセス時間が長い。また２つ以上のチップを積層する上記のような基本的技術の延長によって複雑性が増し、さらにコストが上がる。また、チップがさらに薄い場合、または再区分層（RDL）が必要である場合は、組み立てプロセスおよびハンドリングがさらに困難になる。

その上、いわゆるベアチップの積層は、ハンドリング中に亀裂またはその他の機械的損傷が生じる可能性があり、これによってチップの能動面、ひいては積層の信頼性に影響が及ぼされる可能性があるという不都合点がある。

米国特許出願公報第２００５／００１２１９６号は、デバイス密度の増加を可能にするスペース素子を用いた、積層構造内のマルチチップデバイスを開示している。このスペース素子は、断面がＴ型のインターポーザデバイスである。Ｔ型インターポーザの垂直の柄部分の基部は、基板またはチップの能動面に結合されている。また柄部分全体に伸びるＴバー部材は、別のチップを積層するための水平面を形成している。

上記構造は、Ｔ型インターポーザと基板または最下部のチップとの間、およびＴ型インターポーザと上側のチップとの間にある２つの粘着領域を利用する。さらに上記構造は、上述した不都合点を有する未実装チップを用いる。

米国特許出願公報第２００４／０１２６９１０号では、メモリチップの能動面にある中央ボンドパッド、およびこれら中央ボンドパッドのワイヤボンド接続は、保護封止体によって覆われている。この封止体は最上面が平坦であり、また覆われたワイヤボンド接続のループよりも高い。これによって、垂直な間隔を空けてチップを積層することが可能になる。能動面に付けられた封止体は粘着領域の１つを避けるが、これは全てのチップに当てはまるわけではない。
米国特許出願公報第２００３／００１５８０３号米国特許出願公報第２００５／００１２１９６号米国特許出願公報第２００４／０１２６９１０号

〔本発明の概要〕
従って本発明の好ましい形態は、高い実装密度を可能にする積層プロセスを簡素化し、かつ従来技術の不都合点を克服する、積層可能な半導体チップを実現するという問題に基づいている。別の形態では、本発明を、コストを最適化して既存の製造および試験技術に統合することができる。

本発明の一形態によると、半導体チップの１つの積層は、この積層と第１のチップとを電気的に接続するための導体構造を有する基板またはインターポーザボードを備えている。上記第１のチップは、ボンディングパッドが周囲に配置された能動面を有している。また第１のチップは、基板またはインターポーザボード上にフェースアップで実装されている。上記積層は、能動面の周囲にボンディングパッドが配置された少なくとももう１つの別のチップをさらに有している。この別のチップの裏面、および少なくとも２つのチップエッジは、モールドキャップによって埋められている。これによって、上記チップの裏面が隆起している。この隆起部は、チップの裏面とほぼ平行かつ距離を置いて伸びる第１の表面を形成している。上記別のチップは、隆起部と第１のチップとの間に塗布された粘着材によって、第１のチップまたは別のチップの能動面に、フェースアップで付着されている。これによって隆起部は両チップ間に挿入され、同部分にギャップを形成している。隆起部の少なくとも１つの直線寸法は、その下に位置するチップの直線寸法より小さい。

本発明の実施形態によると、その下にあるチップの能動面に積層されチップの裏面は、積層前に、モールドキャップ内に少なくとも部分的に埋め込まれる。モールドキャップはチップの裏面に形成されるため、フェースアップで積層された隣接するチップ間に、必要な距離を置くことができる。このように隆起部は追加的な素子ではないため、第２のチップおよびそれ以降の各チップを組み立てるためのプロセス工程数が、モールドキャップによって少なくなる。隆起部およびチップを有するモールドキャップは、１つの素子を形成している。また、チップを別のチップ上に粘着させるために必要な層は、例えば粘着テープ、または粘着材料からなるプリント薄層など１層のみである。あるいは、チップの固定化を行う自己粘着材料を用いて封止することも可能である。

チップの裏面にあるモールドキャップはチップを強化するため、特に薄いチップのハンドリングを向上させる。さらにモールドキャップは、特に、再区分層を有するチップなどの薄型チップの反りを低減させるという利点を有している。

チップのパッドは、以下では「ボンドパッド」と称される。ボンドパッドは、基板、ボード、あるいは別のチップとの電気的接続を形成する機能を有している。ボンドパッドはまた、チップ表面上にある適切なライン導体構造を介して、中心列または複数列の導体パッドを、チップ周囲に配置されたボンディングパッドへ置き換える機能を有している。

本発明の別の利点は、特にモールドキャップがモールド樹脂から形成されている場合は、いくつかの素子を形成して、積層を組み立てるための標準的な方法、ひいては標準的な装置の応用性にある。

本発明による特別な改良点は、第１のチップがモールドキャップをも含んでいることによって特徴付けられる。前述した方法では、第１のチップは、隆起部と基板またはインターポーザボードとの間に塗布された粘着材によって、基板またはインターポーザボード上の隆起部の平面上に実装される。この場合、特に積層されたチップの全モールドキャップ同士が互いに類似するように形成されている場合は、全チップを同一の方法によって形成および積層することができる。

本発明の一形態では、隆起部が２つの部分から形成されている。これによって、第１の表面と高さがほぼ同じである別の平面が側方に形成される。個々の素子の積層は、隆起部の平面を、その下に位置するチップの能動面へ固定することによって行われるため、両表面がほぼ面内にある必要がある。隆起部は、その部分間において、第１の表面と第２の表面との距離によって生じる溝を有している。積層を封止する場合には、チップ間の粘着を向上させるために封止材料がさらに用いられる。粘着は、封止材料に接触する表面領域を拡大することによって増強される。これは隆起部の設計によって達成される。

さらに、隆起部の設計とは関係なく、熱膨張係数（CTE）の差が低減される。これはモールド材料が、積層されたチップと、積層されたチップ周辺との間に位置しているからである。追加的なスペーサあるいは粘着テープは用いられないため、ＣＴＥの差は、モールド樹脂とシリコンチップとの間でのみ発生する。これによって実装を大幅に簡素化することができ、またモールド樹脂を最適化して、ＣＴＥが一致した材料を生成することができる。２つの部分を有する隆起部について記載されているが、隆起部を２つ以上の部分に分割することも可能である。この場合、隆起部の全部分の全表面は互いの面内にあり、従ってその下に位置する能動面の面内にある。

本発明の別の実施形態では、隆起部およびその下に位置するチップは、互いに互換性のある位置決めマークを備えている。例えば特殊なくぼみによって、別のチップの位置を、その下に位置するチップに対してあらかじめ規定することができる。これによって、プロセスの再現性および組み立ての信頼性が向上する。隆起部上のくぼみによって、例えばチップとチップとをずらして配置させることも可能である。

本発明の別の形態によると、積層は、ボンディングパッドと、基板またはインターポーザボードの導体構造との電気的接続をさらに備えている。またこの形態では、シリコンまたはエポキシなどのモールド樹脂を用いて、積層された半導体チップの封止を一体化させる。モールド樹脂は、積層されたチップ間を流れて粘着性を向上させる。また、モールドキャップおよびモールド樹脂は類似した材料を含んでいるため、組み立てられた構造の損失率を低減するＣＴＥもまた類似している。

特に効果的な別の実施形態は、上述した本発明の構造によって示されている。この実施形態は、いくつかのチップが、基板またはインターポーザボード上において、互いの上部にフェースダウンで配置および固定されていることを特徴としている。最下部の素子をフェースダウンで組み立てることによって、キャリア基板との電気的接続が直接はんだ、特にはんだバンプによって可能になる。従ってこれは、特に全コンタクトの並列生産においてＳＭＴまたはフリップチップボンディングプロセスの利点を利用している。

フェースダウンで積層されたチップを組み立てるためには、フェースアップで積層する場合とは異なり、第１のチップが、隣接するチップを平面上に付着させるための隆起部を必要とする。積層の最上部のチップには隆起部は不要である。積層されたチップを全て同様に埋め込むことによって技術が簡素化される。

〔図面の簡単な説明〕
本発明および本発明の利点をより完全に理解するために、添付図面と共に以下の説明を参照する。添付図面は次の通りである。

図１は、半導体チップの積層の概略断面図である。

図２は、フェースアップで積層された半導体チップの封止体組み立ての断面図である。

図３は、フェースダウンで積層された半導体チップの封止体組み立ての断面図である。

図４ａは、本発明による埋め込みチップの平面図である。

図４ｂは、図４ａのラインＡ−Ａに沿った断面図である。

図５ａは、本発明による別の埋め込みチップの平面図である。

図５ｂは、図５ｂのラインＢ−Ｂに沿った断面図である。

〔実施形態の詳細な説明〕
現時点において好ましい実施形態の製造および利用について以下に詳述する。しかし本発明は、様々な具体的状況において応用および実施可能な多くの概念を提供していることについて理解されたい。記載されている具体的な実施形態は、単に本発明の具体的な製造および利用方法を例証したものであって、本発明の範囲を限定するものではない。

図１は、キャリア基板３上のフェースアップ構造における、３つの個々の埋め込み半導体チップ１（個々の素子２）を示している。基板３の上面５の導体構造４は、基板３の下面７に配置された電気接続部６と電気的に接続されている（図示せず）。好ましい実施形態では、これらの接続部６はファインピッチボールグリッドアレイ（ＦＢＧＡ）である。このＦＢＧＡによって、例えば接続部６を回路基板（図示せず）へはんだ付けすることによって、積層構造を回路へ一体化することができる。

積層の個々のチップ１は全て、その能動面８において、チップ１の周辺領域に配置されたボンディングパッド９を有している。ボンディングパッド９は、後のパッケージの組み立てにおいて、個々のチップ１と導体構造４との電気的接続を形成する際の助けとなる。個々のチップ１は、チップ１の裏面を埋め込んでいるモールドキャップ１０を備えており、また平坦な平行六面形のチップエッジを全てのエッジに有している（断面図では、チップエッジは２つのみ示されている）。

各モールドキャップ１０は隆起部１１を有している。隆起部１１の寸法は、図面の平面方向において、埋め込みチップおよびその下に位置しているチップ１の直線寸法よりも小さい。隆起部１１は、チップ１の裏面の中心領域内に位置している。図示されている本発明の実施形態では、個々のチップ１は寸法が同一であり、またモールドキャップ１０を有している。また個々のチップ１の隆起部１１、およびこれら隆起部１１の位置は同一である。別の実施形態では、チップ１の寸法は異なっていてもよい。いずれの場合においても、各隆起部１１の寸法は、その下に位置するチップ１のボンドパッド９間の領域内に収まるように規定される。

隆起部１１は、チップ１の裏面とほぼ平行かつ距離を置いて伸びる、ほぼ平坦な面１２を有している。平面１２は、基板３上において、個々の素子２を互いの上部に付着するために備えられている。

図示されている実施形態では、各々の素子２は、隆起部１１を含むモールドキャップ１０内に埋め込まれたチップ１を有している。各々の素子２の構造を同一にすることによって、製造環境における在庫管理が簡素化される。しかし別の実施形態では、例えばボードに最も近接して実装されるチップは、隆起部１１を有するモールドキャップを備えていなくてもよい。このような変更を加えることによって、積層の全寸法をさらに薄くすることができる。

各埋め込みチップ１は、例えばファンアウト法など、公知の適切な技術によって製造することができる。チップ１を埋め込むために用いることのできる一プロセス形態は次の通りである。前工程において試験されたチップ１が、通常のアレイ内において、適切なテープまたはキャリアプレート上にフェースダウンで一時的に付着される。個々のチップ１は、互いに距離を置いて配置される。これによって、ダイシングを用いるための距離、およびチップエッジに隣接したモールド材料の二重に適切な厚みが規定される。モールド樹脂は、一般的なモールド技術によって、チップ１間の領域およびチップ１の後方へと移動される。各チップ１の裏面にある隆起部１１は、モールド治具内の対応する空洞によって形成される。モールド治具内では、モールドプロセス中にモールド樹脂が流れる。必要であれば、ほぼ平坦かつ平行な表面１２、および隆起部１１の適切な厚さを、研削によって決定することができる。その後、個々の素子２はダイシングによって分離される。

埋め込みチップの１つ目が選択され、そして適切な粘着材１３によって、隆起部１１の平面１２が基板３の上面５を向くように、フェースアップで配置および付着される。別の個々の素子２が選択され、そして隆起部１１の平面１２が第１のチップ１の能動面８を向いて上記第１のチップと適合するように、フェースアップで配置および付着される。このように、個々の素子２を互いの上部に積層することができる。

モールドキャップ１０と、２つの隣接するチップ１の周辺領域内において各隆起部１１の脇に配置された能動面８との間には、ギャップ１４がある。各ギャップ１４の高さおよび幅は、その下に位置する素子２の寸法に対する、隆起部１１の厚みおよび小さい方の寸法によって規定される。

図２に示されている組み立てでは、積層された素子２の周囲に配置されたボンディングパッド９は、基板３の導体構造４にワイヤボンディングされている。電気的接続を形成するためには、積層前に、ワイヤ１５がボンディングパッド９上にボンディングされ、そしてワイヤ１５の自由縁が導体構造４の対応するコンタクトパッドに別々にボンディングされる。図示されているように、モールドキャップ１０と、その下に位置している素子２との間にある各ギャップ１４は、ワイヤブリッジより高いことが好ましい。次に、上記積層構造がモールド樹脂１６によって覆われて、最終的なパッケージが形成される。モールド樹脂１６によってギャップ１４が充填され、これによって積層された素子２の粘着性が増加し、また上記構造が覆われる。

ボンディングパッド９は、配線工程（ＢＥＯＬプロセス）における金属化によって形成されるボンドパッドであってよい。あるいは、ボンドパッド９は、例えば中央ボンドパッドを再区分する再区分層の一部であってもよい。このような別のボンドチップの別の構造は、図３に示されている。

図３は、キャリア基板２上のフェースダウン構造内における、２つの別々の素子２を示している。キャリア基板３は、その上面５に導体構造４を有している。この導体構造４は、キャリア基板３の下面７において、電気的接続部６と相互接続されている。各チップ１は、中心列導体パッド１７および再ルーティング層１８を有している。再ルーティング層１８は金属被覆およびインターポーザを有しており（図示せず）、また導体パッド１７を、上方にあるチップ１の能動面８周囲に配置されたボンディングパッド９と、下方にあるチップの能動面８のはんだ付けボール１９とにそれぞれ相互接続している。

下方の素子は、隆起部１１を有するモールドキャップ１０を備えた、積層の第１の埋め込みチップ１である。この下方の素子は、基板３にフェースダウンで付着され、はんだ付けボール１９によって導体構造４と電気的に接続されている。隆起部１１を含む上方の埋め込みチップ１は、適切な粘着材１３によって、第１の素子２の隆起部１１の平面１２に付着されている。このため、上方にあるチップ１のボンディングパッド９は、第１の素子２の隆起部１１によって生じるギャップ１４内に配置されている。

積層の上方にある素子２のボンディングパッド９は、基板３の導体構造４にワイヤボンディングされる。次に、上記積層構造はモールド樹脂１６によって覆われて、最終的なパッケージが形成される。モールド樹脂１６によってギャップ１４が充填され、これによって積層された素子２の粘着性が増加し、また上記構造が覆われる。

図４ａおよび図４ｂは、個々の素子２の典型的な実施形態を示している。素子２は、エッジおよび裏面がモールド材料１０によって囲まれた半導体チップ１を有している。モールド材料１０の厚さは様々な要因に依存しており、隆起部の脇にあるチップのエッジの材料と裏面の材料とで異なっていてもよい。モールド材料１０の厚さは、例えばチップの寸法および厚さ、ならびにＲＤＬの有無に依存している。例えば、再区分層（ＲＤＬ）を有していないチップの裏面のモールドキャップの厚さは、約５０〜１００μｍであってよい。ＲＤＬを有する埋め込みチップの反りを低減するために、上記のようなあらゆるチップの裏面のモールドキャップは、約１００μｍより厚くてもよい。薄型チップのモールドキャップの上記部分の厚さは、約１００μｍであってよい。隆起部の厚さは、チップのアプリケーションおよびワイヤボンディングに要する空間に応じて、約５０〜３００μｍであってよい。チップエッジでは、ワイヤボンディングが困難になることを避けるために、厚さを可能な限り小さくとどめることが好ましい。モールドキャップは、例えば約５０〜１００μｍであることが好ましい。当然、これらの値は最適な推定値であるが、製造環境において確認を行う必要がある。しかしこの傾向は、実際の技術的問題に基づいている。

図示した全ての実施形態において、囲いをしているモールドキャップ１０の厚さは、隆起部１１を除いて均一である。曲線的な角を有する長方形の隆起部１１は、ラインＡ−Ａに対して直角な寸法が、チップ１の同寸法より小さい。隆起部１１とチップ１とのラインＡ−Ａに沿った方向の寸法は、等しい。隆起部１１は、チップ１の裏面とほぼ平行かつ距離を置いて伸びる平面１２を有している。平面１２上には、粘着層１３が完全面に塗布される。

個々の素子２の別々の形態は、図５ａおよび図５ｂに示されている。この形態は、４つの等しい部分２０からなる隆起部１１を備えたモールドキャップ１０を有している。各々の部分２０は円筒型に形成されており、チップ１の裏面４分の１に配置されている。これら４つの部分の高さは均一であるため、チップ１とは逆方向を向く平面１２が同じ高さに配置される。平面１２の個々の部分上には、粘着層１３が完全面に塗布される。

上記実施例では４つの別々の隆起部１１が備えられているが、例えば２または１６個など任意の数量の隆起部１１を用いることができる。これら別々の隆起部は、図５Ａに示されているように、断面における形状が同様であってもよく、あるいは異なっていてもよい。

本発明について実施形態を参照しながら説明したが、この説明は限定的な意味を成すものとして解釈されるべきではない。上記説明を参照することによって、これら実施形態の様々な変更および組み合わせ、さらには本発明の別の実施形態も可能であることは当業者には明らかとなるであろう。従って特許請求の範囲は、このような変更または実施形態をも包含するものである。

半導体チップの積層の概略断面図である。フェースアップで積層された半導体チップの封止体組み立ての断面図である。フェースダウンで積層された半導体チップの封止体組み立ての断面図である。本発明による埋め込みチップの平面図である。図４ａのラインＡ−Ａに沿った断面図である。本発明による別の埋め込みチップの平面図である。図５ａのラインＢ−Ｂに沿った断面図である。

Claims

半導体チップの積層であって、
上記積層を電気的に接続するための導体構造を備えた基板またはインターポーザボードと、
周辺にボンディングパッドが配置された能動面を有しているとともに、上記基板または上記インターポーザボード上にフェースアップで実装された第１のチップと、
周辺にボンディングパッドが配置された別の能動面を有する別のチップと、
上記別のチップの裏面および少なくとも２つのチップエッジを埋め込んでいるとともに、上記別のチップの上記裏面に隆起部を有しているモールドキャップと、を含んでおり、
上記隆起部が、上記別のチップの上記裏面と実質的に平行にかつ間隔を空けて伸びる、実質的に平坦な第１の表面を形成しており、
上記隆起部が上記第１のチップと上記別のチップとの間に挿入され、これによって上記第１のチップと上記別のチップとの間にギャップが形成されるように、上記別のチップが、上記隆起部と上記第１のチップとの間に塗布された粘着材によって、上記第１のチップの上記能動面にフェースアップで付着されており、
上記隆起部の少なくとも１つの直線寸法が、上記第１のチップの直線寸法より小さい、
半導体チップの積層。
上記モールドキャップがモールド樹脂を含んでいる、請求項１に記載の半導体チップの積層。
上記第１のチップの裏面および少なくとも２つのチップエッジを埋め込んだ第２のモールドキャップをさらに有しており、
上記第１のチップが、上記第２のモールドキャップの隆起部と上記基板または上記インターポーザボードとの間に塗布された粘着材によって、上記基板または上記インターポーザボード上に実装されている、請求項１に記載の半導体チップの積層。
上記モールドキャップおよび上記第２のモールドキャップが実質的に同じ寸法を有している、請求項３に記載の半導体チップの積層。
上記隆起部が、表面が実質的に同一面上にある、側方に間隔の空いた少なくとも２つの部分を有している、請求項１に記載の半導体チップの積層。
上記隆起部および上記第１のチップが、互いに互換性のある位置決めマークを有している、請求項１に記載の半導体チップの積層。
上記第１のチップおよび上記別のチップの上記ボンディングパッドと、上記導体構造との間に電気的接続をさらに備えている、請求項１に記載の半導体チップの積層。
上記第１のチップ、上記別のチップ、および上記電気的接続が、モールド樹脂によって封止されている、請求項７に記載の半導体チップの積層。
周辺にボンディングパッドが配置された能動面を有している第２の別のチップと、
上記第２の別のチップの裏面および少なくとも２つのチップエッジを埋め込んだ第２のモールドキャップとをさらに含んでおり、
上記第２のモールドキャップが、上記第２の別のチップの裏面に隆起部を有しており、
上記隆起部が、上記第２の別のチップの裏面と実質的に平行にかつ間隔を空けて伸びる、実質的に平坦な第１の表面を形成しており、
上記第２の別のチップが、上記隆起部と上記別のチップとの間に塗布された粘着材によって、上記別のチップの上記能動面にフェースアップで付着されている、
請求項１に記載の半導体チップの積層。
半導体チップの積層であって、
上記積層を電気的に接続するための導体構造を備えた基板またはインターポーザボードと、
複数のチップ素子と、を含んでおり、
各々の上記チップ素子が、周辺にボンディングパッドが配置された能動面を有したチップと、当該チップの裏面および少なくとも２つのチップエッジを埋め込んだモールドキャップとを有しており、
上記モールドキャップが、埋め込まれた各々の上記チップの裏面に隆起部を有しており、
各々の上記隆起部が、上記チップの上記裏面と実質的に平行にかつ間隔を空けて伸びる、実質的に平坦な表面を形成しており、
上記複数のチップ素子の第１のチップ素子が、上記基板またはインターポーザボード上にフェースダウンで実装されており、
上記隆起部が上記両チップ間に挿入されて当該チップ間にギャップを形成するように、上記複数のチップ素子の第２のチップ素子が、上記隆起部と上記第２のチップとの間に塗布された粘着材によって、上記第１のチップの上記隆起部にフェースダウンで付着されている、半導体チップの積層。
上記第１のチップ素子および上記第２のチップ素子が、実質的に同一のチップ素子である、請求項１０に記載の半導体素子の積層。
上記隆起部が、表面が実質的に同一面上にある、側方に間隔の空いた少なくとも２つの部分を有している、請求項１０に記載の半導体チップの積層。
上記隆起部および上記第１のチップが、互いに互換性のある位置決めマークを有している、請求項１０に記載の半導体チップの積層。
上記第１のチップおよび上記第２のチップの上記ボンディングパッドと、上記導体構造との間に電気的接続をさらに備えている、請求項１０に記載の半導体チップの積層。
上記第１のチップ、上記第２のチップ、および上記電気的接続が、モールド樹脂によって封止されている、請求項１４に記載の半導体チップの積層。
上記隆起部が上記両チップ間に挿入されるように、上記複数のチップ素子の第３のチップ素子が、上記隆起部と上記第３のチップとの間に塗布された粘着材によって、上記第１のチップの上記隆起部にフェースダウンで付着されている、請求項１０に記載の半導体チップの積層。
半導体素子を組み立てるための方法であって、
周辺にボンディングパッドが配置された能動面を備えた第１のチップおよび第２のチップを備え、少なくとも上記第２のチップの裏面およびチップエッジが、上記チップの当該裏面に隆起部を有するモールドキャップ内に埋め込まれ、当該隆起部が、上記第２のチップの上記裏面と実質的に平行にかつ間隔を空けて伸びる、実質的に平坦な表面を形成する工程と、
上記隆起部が上記第１のチップと上記第２のチップとを分離し、これによって上記第１のチップと上記第２のチップとの間にギャップが形成されるように、基板またはインターポーザボード上に上記第１のチップおよび上記第２のチップを実装する工程と、を含んでいる方法。
上記第１のチップおよび上記第２のチップを実装する上記工程が、
上記第１のチップの上記能動面が、上記基板またはインターポーザボードの反対側を向くように、上記第１のチップを上記基板またはインターポーザボード上に実装する工程と、
上記第２のチップを、上記第２のチップの裏面が上記第１のチップを向くように実装する工程とを含んでいる、請求項１７に記載の方法。
上記第１のチップおよび上記第２のチップを実装する上記工程が、
上記基板またはインターポーザボード上に、上記第２のチップの上記能動面を実装する工程と、
上記第１のチップの上記能動面が上記第２のチップの上記隆起部を向くように、上記第１のチップを上記第２のチップ上に実装する工程とを含んでいる、請求項１７に記載の方法。
上記第１のチップおよび上記第２のチップを実装する上記工程が、
上記第２のチップを含む複数のチップを、能動面が材料を向くように固定する工程と、
モールド樹脂を上記複数のチップの裏面および上記チップ間の領域へ移動させ、上記モールド樹脂が流れるモールド治具内の対応する空洞によって、各チップの上記裏面に隆起部が形成される工程と、
上記モールド樹脂のダイシングによって、上記チップの１つ１つを分離する工程と、を含んでいる、請求項１７に記載の方法。