JP2007201456A

JP2007201456A - 半導体装置の製造方法

Info

Publication number: JP2007201456A
Application number: JP2006353363A
Authority: JP
Inventors: Hideto Onuma; 英人大沼
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-12-28
Filing date: 2006-12-27
Publication date: 2007-08-09
Anticipated expiration: 2026-12-27
Also published as: JP5153136B2

Abstract

【課題】集積回路を形成するパターンの微細化により、チップ面積の縮小を図った半導体装置の製造方法を提供することを目的とする。例えば、薄膜トランジスタで形成され、ＩＣカードまたはＩＣタグの用途として提供されるＩＣチップの縮小を目的とする。
【解決手段】ゲート電極を形成する工程、前記ゲート電極上に絶縁層を形成する工程、絶縁層を貫通する開口部を形成する工程を含み、ゲート電極を形成する工程と絶縁層を貫通する開口部を形成する工程の一方または双方は、位相シフトマスク若しくはホログラムマスクを用いた露光工程で行うことを要旨とする。それにより、ガラス基板等のように平坦度の低い基板に対しても微細なパターンを形成することができる。
【選択図】図９

Description

本発明は、絶縁表面に形成されるトランジスタで集積回路を形成した半導体装置の製造方法に係り、特に高解像露光技術を用いた半導体装置の製造方法に関する。

無線信号により命令やデータの送受信を行う半導体装置として、ガラス基板上の薄膜トランジスタ（以下、「ＴＦＴ」ともいう）で集積回路を形成し、アンテナを備え付けられたものが知られている（例えば、特許文献１参照）。

このような半導体装置は、用途や形態によってＩＣカードまたはＩＣタグとも呼ばれ、物品や個体の識別に用いることが予定されている。すなわち、現在広く用いられているバーコードシステムに替えて、より情報記録密度の高い識別担体を商取引や安全管理の中に導入する試みが進められている。

ところで、従来の半導体装置の製造工程では、配線やコンタクトホールといった微細なパターンを形成するために露光工程（ＰｈｏｔｏｌｉｔｈｏｇｒａｐｈｙＰｒｏｃｅｓｓ）が必要となっている。露光工程は、基板上にフォトレジスト膜を形成し、所定のパターンが形成されたマスクを通して露光をした後、当該フォトレジスト膜を現像液で現像することにより、所望の集積回路のパターンを形成する工程である。

図１８は従来の露光工程を説明する図である。図１８（Ａ）は、透光性基板にクロム等で形成された遮光膜９０４が形成されているフォトマスク９０２の断面図である。このフォトマスク９０２の開口部９０３ａと開口部９０３ｂを通過するマスク透過光の振幅分布は、図１８（Ｂ）に示すように同じ位相で同じ振幅分布を持っている。図１８（Ｃ）は、露光面における光強度分布であり、光の回折により開口部９０３ａ及び開口部９０３ｂのエッジ部の強度分布が広がっている。

図１８（Ｄ）は、半導体層９０６とゲート電極９０８の上に形成された層間絶縁層にコンタクトホール９１０ａ及びコンタクトホール９１０ｂを形成する場合を一例として示している。開口部９０３ａ及び開口部９０３ｂが１．５μｍである場合、図１８（Ｃ）の光強度分布の影響を受けて、実際には１．５μｍよりも大きな口径のコンタクトホール９１０ａ、９１０ｂが形成されてしまう。フォトマスクのアライメントずれを０．５μｍ程度と見積もると、コンタクトホール９１０ａ、９１０ｂが半導体層９０６からはずれないようにするには、その分の冗長性を見込んでおかなければならない。すなわち、従来の露光工程では、露光解像度が悪いことにより、余計なマージンを見込んでおかなければならず、集積回路の微細化に限界があった。
特開２００５−２０２９４７号公報

社会一般の中にＩＣカードやＩＣタグを広く普及させるためには、単価を１０円以下にする必要があると言われている。単価を下げるためには、ＩＣカードまたはＩＣタグの要素であるＩＣチップの高集積化を図り、チップの面積を縮小して、１枚の基板から取り出すことのできる数を増やす必要がある。また、大面積のガラス基板を用いてＩＣチップの生産性を向上させる必要がある。しかし、薄板のガラス基板はミクロなレベルで湾曲しており、フォトマスクのパターンを転写する露光工程においては微細なパターンを形成することが困難であった。

そこで本発明は、集積回路を形成するパターンの微細化により、チップ面積の縮小を図った半導体装置の製造方法を提供することを目的とする。例えば、薄膜トランジスタで形成され、ＩＣカードまたはＩＣタグの用途として提供されるＩＣチップの縮小を目的とする。

本発明に係る半導体装置の製造方法は、ゲート電極を形成する工程と、ゲート電極上に絶縁層を形成する工程と、絶縁層を貫通する開口部を形成する工程とを含み、ゲート電極を形成する工程と絶縁層を貫通する開口部を形成する工程の一方または双方は、位相シフトマスクを用いた露光工程で行うことを要旨とする。

また、本発明に係る半導体装置の製造方法は、ゲート電極を形成する工程と、ゲート電極上に絶縁層を形成する工程と、絶縁層を貫通する開口部を形成する工程とを含み、ゲート電極を形成する工程と絶縁層を貫通する開口部を形成する工程の一方は位相シフトマスクを用いた露光工程で行い、他方はホログラムマスクを用いた露光工程で行うことを要旨とする。

本発明によれば、集積回路の集積密度の向上に寄与の大きい、コンタクトホール（特に半導体層と配線層とを接続するコンタクトホール）やゲート電極のパターンを形成する際に、位相シフト露光法を用いる。それにより、ガラス基板等のように平坦度の低い基板に対しても微細なパターンを広い領域に形成することができる。

すなわち、位相シフト露光方式若しくはホログラフィ露光方式を用いて、露光可能な解像度で配線、コンタクトホール等の集積回路に必要なパターンを形成することにより、集積密度の向上を図ることができる。

コンタクトホールを開口する場合に、その下層に配置されるコンタクト部の設計マージンを少なく見積もることができる。すなわち、コンタクトホール開口のずれを見込んだ冗長領域を小さくすることができる。

トランジスタが周期的に配列されるようなメモリセルアレイのようなパターンの場合、隣接するゲート間隔（ゲートピッチ）を縮小することができる。

本発明に係る半導体装置の製造方法は、集積回路を形成するために行う露光工程に位相シフト露光法または、ホログラムマスク若しくは計算機合成ホログラムマスクを用いたホログラフィ露光法を用いている。なお以下の説明において、ホログラムマスクという場合には、計算機合成ホログラムマスクを含むものとする。ホログラムマスクは物体光と参照光との干渉縞を記録して作製されるものである。計算機合成ホログラムは物体光と参照光との干渉縞を計算機によって導き直接ホログラムマスクを作製するものである。露光工程は集積回路の配線やコンタクトホール等のパターンを形成するために、フォトレジスト塗布、露光、現像等を行う工程を含んでいる。

この半導体装置の製造方法としては、ゲート電極を形成する工程、ゲート電極上に絶縁層を形成する工程、絶縁層を貫通する開口部を形成する工程とを含んでいる。このとき、ゲート電極を形成する工程と絶縁層を貫通する開口部を形成する工程の一方または双方を、位相シフトマスクを用いた露光工程で行う。また、当該露光工程を、ホログラムマスクを用いたホログラフィ露光法を用いて行っても良い。また、一方を、位相シフトマスクを用いた露光法で行い、他方を、ホログラムマスクを用いたホログラフィ露光法で行っても良い。

また、本発明に係る半導体装置の製造方法の態様として、半導体層上に絶縁層を介してゲート電極を形成する工程と、ゲート電極上に層間絶縁層を形成する工程と、層間絶縁層にコンタクトホールを形成する工程と、層間絶縁層上及びコンタクトホールに配線層を形成する工程とを含んでいる。このとき、ゲート電極を形成する工程とコンタクトホールを形成する工程の一方または双方は、位相シフトマスクを用いた露光工程で行う。また、当該露光工程を、ホログラムマスクを用いたホログラフィ露光法を用いて行っても良い。また、一方を、位相シフトマスクを用いた露光法で行い、他方を、ホログラムマスクを用いたホログラフィ露光法で行っても良い。

前記した半導体装置の製造方法において、配線層の上層に、第２の層間絶縁層を介して第２の配線層を形成する工程を有し、該第２の層間絶縁層にコンタクトホールを形成する工程を位相シフト露光法若しくはホログラフィ露光法を用いた露光工程で行っても良い。

位相シフトマスクを用いた露光工程は縮小露光装置（ステッパ）又は等倍露光装置（アライナー）で行うことで、ガラス基板等のように平坦性の劣る基板に対しても焦点深度を大きくとることができ、微細なマスクパターンを広い領域に短い時間で形成することができる。また、この位相シフトマスクを用いた露光工程は等倍以上の倍率で行っても良い。

なお、位相シフトマスクを用いた露光工程、またはホログラムマスクを用いた露光工程をゲート電極の形成やコンタクトホールの形成に用いることを示しているが、半導体層の形成、ドーピング領域を画定するマスクの形成、その他の露光工程に適用しても良い。半導体装置の製造工程に含まれる全ての露光工程に位相シフトマスクを用いた露光工程、またはホログラムマスクを用いた露光工程を適用しても良い。しかしながら、マスクコストやスループットを考慮すると、ゲート電極の形成、またはコンタクトホールの形成に、位相シフトマスクを用いた露光工程若しくはホログラムマスクを用いた露光工程を適用することが好ましい。

位相シフト露光法若しくはホログラフィ露光法を用いてゲート電極を形成するマスクパターンを形成することで、ゲート電極の微細化をすることができる。また、位相シフト露光法若しくはホログラフィ露光法を用いてコンタクトホールを形成するマスクパターンを形成することで、コンタクトホールの微細化をすることができる。それにより、トランジスタが周期的に配列されるようなメモリセルアレイのようなパターンの場合、隣接するゲート間隔（ゲートピッチ）を縮小することができる。

本発明によれば、絶縁表面を有する基板上に形成された半導体層でチャネル形成領域が形成される薄膜トランジスタで集積回路が形成された半導体装置を得ることができる。この半導体装置は、微細化を図るために、高解像度露光技術として、位相シフト露光法やホログラフィ露光法によって、配線及びコンタクトホールをはじめ各種のパターンが形成された集積回路を有している。すなわち、ガラス基板上の絶縁層に狭いコンタクトホールを開口し、狭いゲートピッチで薄膜トランジスタを配列させた集積回路を有する半導体装置である。

本発明によれば、このような半導体装置として、無線信号を受信するアンテナに接続する高周波回路部と、受信した命令やデータなどの情報を処理するロジック回路部と、外部から送信されたデータ若しくは個体認証データを記憶するメモリ部とを備えた半導体装置を得ることができる。

本発明において半導体装置とは、半導体特性を利用して機能する装置全般を指している。具体的には、マイクロプロセッサ、画像処理プロセッサ等の機能デバイス、メモリ等の記憶デバイス及びそれらを使用する電子機器全般が含まれる。また、液晶の電気光学特性を利用した表示装置、エレクトロルミネセンス等の発光特性を利用した表示装置の製造工程にも適用することができる。

以下、本発明の実施の態様について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。

本発明の実施の態様として、無線信号により命令やデータの送受信を行うことのできる半導体装置について図面を参照して説明する。

（本発明の一実施態様である半導体装置について）
図１は無線信号により命令やデータの送受信を行うことのできる半導体装置の一構成例を示すブロック図である。この半導体装置は、アンテナ部１０２、高周波回路部１０３、電源回路部１０５、ロジック回路部１０７を要素として含んでいる。アンテナ部１０２は、リーダライタとも呼ばれる通信装置と信号の送受信を行う。信号を送る搬送波の周波帯は、長波帯の１〜１３５ｋＨｚ、短波帯の６．７８ＭＨｚ、１３．５６ＭＨｚ、２７．１２５ＭＨｚ、４０．６８ＭＨｚ、５．０ＭＨｚ、マイクロ波帯の２．４５ＧＨｚ、５．８ＧＨｚ、２４．１２５ＧＨｚ等が適用される。アンテナ部１０２は通信周波数帯に応じてコイル型やモノポール若しくはダイポール型の形態となる。

アンテナ部１０２が受信した搬送波は、検波容量部１０４を介して電源回路部１０５と、ロジック回路部１０７に分流する。電源回路部１０５では整流回路部１１０によって半波整流され、それが保持容量部１１２に充電される。定電圧回路部１１４は受信した搬送波の電力に対して、ある一定以上の電力が供給されても一定電圧を出力してこの半導体装置にあるロジック回路部１０７等の動作に必要な電力を供給する。

高周波回路部１０３における復調回路部１０８は搬送波を復調して、ロジック回路部１０７の動作に必要なクロック信号を生成し、さらにそれを補正する機能を有するＰＬＬ回路部１１８と、コード認識及び判定回路部１１６に信号を出力する。例えば、復調回路部１０８は、振幅変調（ＡＳＫ）の受信信号から、振幅の変動を”０”または”１”の受信データとして検出する。復調回路部１０８は、例えばローパスフィルターを含んで構成されている。また、変調回路部１０６は送信データを振幅変調（ＡＳＫ）の送信信号として送信する。

コード認識及び判定回路部１１６は、命令コードを認識し判定する。コード認識及び判定回路部１１６が認識及び判定する命令コードは、フレーム終了信号（ＥＯＦ、ｅｎｄｏｆｆｒａｍｅ）、フレーム開始信号（ＳＯＦ、ｓｔａｒｔｏｆｆｒａｍｅ）、フラグ、コマンドコード、マスク長（ｍａｓｋｌｅｎｇｔｈ）、マスク値（ｍａｓｋｖａｌｕｅ）等である。また、コード認識及び判定回路部１１６は、送信エラーを識別する巡回冗長検査（ＣＲＣ、ｃｙｃｌｉｃｒｅｄｕｎｄａｎｃｙｃｈｅｃｋ）機能も含む。コード認識及び判定回路部１１６からの結果は、メモリコントローラ部１２０に出力される。メモリコントローラ部１２０は、判定結果に基づいて、メモリ部１２２の読み出しを制御する。メモリ部１２２から読み出されたデータは、符号化回路部１２４にて符号化され、変調回路部１０６によって変調を行い、応答信号を生成する。

メモリ部１２２の構成としては、固定データのみを記憶するマスクＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）などの任意読み出し書き込み可能メモリ、電荷蓄積浮遊電極を有する不揮発性メモリなどを適用可能である。

このように、図１で示す半導体装置は、リーダライタとも呼ばれる通信装置からの命令を受信して、メモリ部１２２にデータを書き込み、若しくはメモリ部１２２からデータを読み出す機能を有している。

上記構成及び機能を有する半導体装置における回路のレイアウトの一例について図２を参照して説明する。電源回路部１０５を構成する整流回路部１１０と保持容量部１１２は近い領域に設けられる。高周波回路部１０３の復調回路部１０８と、ロジック回路部１０７のコード認識及び判定回路部１１６は複数箇所に分けて配置することができる。復調回路部１０８は、ＰＬＬ回路部１１８とコード認識及び判定回路部１１６の間に設けられる。また、ＰＬＬ回路部１１８とコード認識及び判定回路部１１６は隣接して設けることで、ノイズの影響を抑制することができる。検波容量部１０４は高周波回路部１０３に設けられるが、ロジック回路部１０７にも検波容量部１０４ｂを分けて設けている。変調回路部１０６は、この二つの検波容量部１０４と検波容量部１０４ｂの間に設けている。

メモリ部１２２にマスクＲＯＭを含ませるには、電子ビーム露光若しくはレーザビーム露光を用いて回路の形成を行う。電子ビーム露光やレーザビーム露光はプログラムに応じてマスクＲＯＭに書き込むデータを異ならせることができるので、チップ毎に異なる認証用の情報を記憶させることが可能となる。

また、メモリ部１２２に追記型メモリとして、ヒューズ型若しくは相変化型の有機メモリを含ませるには、メモリコントローラ部１２０に書き込み回路を設ける。この半導体装置の製造時において有機メモリにデータを書き込む場合には、書き込み用の電圧を印加する電極を回路レイアウトの中に設けても良い。

このような半導体装置は、単結晶シリコン基板を用いてＭＯＳトランジスタで形成することができる。また、外観形状の自由度や生産性を考慮すると、ガラス等の絶縁基板を用い、薄膜トランジスタを用いて半導体装置を製造しても良い。

すなわち、このような非接触でデータの送受信が可能な半導体装置を社会に普及させるためには、そもそも製造原価を下げる必要がある。しかしながら、半導体集積回路の製造技術を使って、新たな製造ラインを構築するには、設備投資の額が増大してしまうので低コスト化を図ることが難しい。例えば、１２インチウエハーを使う製造ラインを作るには、概略１５００億円の設備投資が必要であり、さらにランニングコストを追加すると単価を１００円以下とすることは非常に困難である。また、１２インチウエハーの面積は約７３０００ｍｍ^２であり、仮に、幅２０μｍ〜５０μｍのブレードを持つダイシング装置によって分断する際に、約１００μｍのマージン幅が必要とされることを無視したとしても、１ｍｍ角のチップを切り出す場合には７３，０００個、０．４ｍｍ角のチップを切り出すことにしても１８２，５００個しか取ることができないので、十分な供給量を確保することは非常に困難となる。

一方、ガラス等の絶縁基板を用いる薄膜トランジスタで当該半導体装置を製造する場合には、大面積基板を用いることが可能である。しかし、回路の微細化が十分でなくチップ面積が大きい場合には、単価を十分に下げることが困難となる。そこで、本実施の形態では、ガラス基板等であっても微細パターンの形成が可能である露光工程を採用する。

（位相シフト露光法について）
上記したようにガラス基板等であっても微細パターンを形成するために、ハーフトーン型位相シフトマスクを採用した位相シフト露光法を用いる。この方法によれば、フォトマスクに設けた位相シフタにより一部の光の位相を反転させ、回路パターン等の光学像に対しエッジ部のコントラストを向上させることができる。すなわち、主パターン（孤立したコンタクトホールパターンなど）の周囲に位相を反転させた補助パターンを配置した位相シフトマスクを用いる。主パターンと補助パターンとを透過する露光光の間に位相差が生じるようにする。

図３は位相シフト露光法の一例を説明する図である。図３（Ａ）は透光性基板にクロム等で形成された遮光膜２０４と位相シフタ２０５ａ、２０５ｂが形成されているフォトマスク２０２の断面図である。遮光膜２０４には開口部２０３ａと開口部２０３ｂが設けられ、これが主パターンに相当するものである。位相シフタ２０５ａ、２０５ｂは開口部２０３ａと開口部２０３ｂの周囲に設けられ、これが補助パターンに相当する。位相シフタ２０５ａ、２０５ｂは位相シフトフィルム等を用い、位相差と透過率を設定する。例えば、位相差を１８０度±５度、透過率を４％乃至８％とする。位相シフトフィルムとしては、Ｃｒの酸化膜若しくはＭｏＳｉの酸化膜、ＳｉＯ_２膜、または薄いＣｒ膜、或いはそれらの積層膜が用いられる。

このフォトマスク２０２の開口部２０３ａと開口部２０３ｂを通過するマスク透過光の振幅分布は、図３（Ｂ）に示すように開口部２０３ａ、２０３ｂを透過した露光光と、それに隣接する位相シフタ２０５ａ、２０５ｂを透過した露光光で振幅分布が反転している。開口部２０３ａ、２０３ｂの透過光の光振幅分布はベッセル関数で与えられ、中心の０次ピークの周囲にいくつかの高次ピークを持つ。それに対し、位相シフタ２０５ａ、２０５ｂの中心位置をこの高次のピークのうち、同相で最大のピークの位置に置くようにする。これにより、主パターンの光強度分布の裾部分が周辺の逆位相の補助パターンによって相殺されて、実効的に主パターンの光強度分布を狭めることができる。

主パターンの強度分布の裾部分の広がりを狭めることにより、図３（Ｃ）に示すように、露光面における光強度分布はエッジ部が急峻な強度分布を持つようになる。主パターンである開口部２０３ａ、２０３ｂの光強度分布の裾部分が、周辺の逆位相の補助パターンによって相殺されて実効的に主パターンの光強度分布を狭めることができる。また、位相シフタ２０５ａ、２０５ｂによる透過光の振幅分布が、その中心部だけでなく周辺にも高次のピークをもつ。このピークの位置が本来の開口部２０３ａ、２０３ｂの位置と一致することにより、主パターンの中央付近の光強度が強調されるため、光強度分布のコントラストも増大する。この結果、開口部２０３ａ、２０３ｂの解像度向上と焦点深度の拡大が可能になる。

図３（Ｄ）は、半導体層２０６とゲート電極２０８の上に形成された層間絶縁層にコンタクトホール２１０ａ、２１０ｂを形成する場合を一例として示している。位相シフト法は露光に用いる光の波長を変えず、解像度を上げることができるので、従来１．５μｍであった解像度を１μｍ程度にすることができる。開口部２０３ａ、２０３ｂが１μｍである場合にも、半導体層２０６のレイアウトとして、余計なマージンを見込んでおく必要がない。すなわち、ガラス等の絶縁基板上における集積回路においても、微細化を図ることが可能となる。

図４は、図３と同様に位相シフト露光法の他の一例を説明する図である。図４（Ａ）は透光性基板に位相シフタ２０５に開口部２０３ａ、２０３ｂが形成されているフォトマスク２０２の断面図である。位相シフタ２０５は例えば、位相差を１８０度±５度、透過率を４％乃至８％とする。この場合も、図４（Ｂ）で示すように、開口部２０３ａ、２０３ｂを透過した露光光と、それに隣接する位相シフタ２０５を透過した露光光で振幅分布が反転している。それにより、図４（Ｃ）で示すように露光面でエッジ部が急峻になる光強度分布が得られる。図４（Ｄ）は、半導体層２０６とゲート電極２０８の上に形成された層間絶縁層にコンタクトホール２１０ａ、２１０ｂを形成する場合を一例として示している。この場合も、図３と同様の効果を奏し、微細なコンタクトホールパターンを形成することができる。

なお、図３及び図４では、半導体層２０６に対するコンタクトホールパターンを形成する場合を例示したが、その他にも、電極、配線、半導体層など集積回路を形成するために必要なさまざまなパターンを露光するときに適用することができる。

位相シフトマスクを用いる露光工程では、ステッパのような縮小露光装置を用いることができる。しかし、解像度が上がるほど焦点深度が小さくなる。ガラス基板等の平坦性の劣る基板に対しては、等倍露光装置を用いて行うことが好ましい。等倍露光装置を用いることにより、大面積ガラス基板を用いる場合においても、処理時間を短縮することができる。

（ホログラフィ露光法について）
ガラス基板等であっても微細パターンを形成するために、ホログラフィ露光法を用いる。ホログラフィ露光法は、ホログラムの原理を用いて露光を行うものである。この露光法は、ホログラムが描かれたマスク上のパターンを露光することにより、レジスト層を形成したウェハ上に再生する。ホログラムマスクは、集積回路のパターンを記録した原板（フォトマスク）にレーザ光（物体光）を照射して回折を生じさせると同時に、ホログラム記録層の裏面から該レーザ光と可干渉なレーザ光（参照光）を照射し干渉させて、その干渉パターンを記録したものである。露光工程では、ホログラムマスクに露光ビーム（再生光）を照射して、露光面に回折光を結像させてフォトレジストの露光を行う。ホログラムは原理上、収差が無いため解像度が良いという特徴がある。

ホログラムマスクは光の位相情報が記録されているので、位相シフトマスクの原理を応用して、エッジ強調型のマスクパターンを形成しても良い。位相シフタを有するマスク情報を記録したホログラムマスク、若しくは露光面での位相シフト効果を利用したホログラムマスクを適用しても良い。それにより、より微細なパターンを有するマスク層を形成することができる。

（第１の実施形態）
このような微細化可能な露光技術を用いた半導体装置の製造方法について図面を参照して説明する。以下の説明では、図５に示すように、６個のトランジスタを有するスタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリセルを例として説明する。

このＳＲＡＭは、インバータ３０１、３０２の各入力は、スイッチＳ１、Ｓ２を介してビット線ＢＬ１、ＢＬ２にそれぞれ接続されている。スイッチＳ１、Ｓ２は、ワード線ＷＬによって伝達される行選択信号によって制御される。各インバータ３０１、３０２は、高電圧ＶＤＤと一般に接地である低電圧ＧＮＤとにより電力供給される。メモリセルに情報を書き込むために、電圧ＶＤＤがビット線ＢＬ１、ＢＬ２の一方に印加され、電圧ＧＮＤはそれらのビット線の他方に印加される。

インバータ３０１は、直列接続されたｎチャネル型トランジスタＮ１とｐチャネル型トランジスタＰ１とを含んでいる。ｐチャネル型トランジスタＰ１のソースは電圧ＶＤＤに接続され、ｎチャネルトランジスタＮ１のソースは電圧ＧＮＤに接続されている。ｐチャネル型トランジスタＰ１、ｎチャネルトランジスタＮ１のドレインは、ノード３０５Ａで相互接続されている。ｐチャネル型トランジスタＰ１、ｎチャネルトランジスタＮ１のゲートは、ノード３０６Ａで相互接続されている。同様に、インバータ３０２は、ｐチャネル型トランジスタＰ１、ｎチャネル型トランジスタＮ１のように接続されたｐチャネル型トランジスタＰ２、ｎチャネル型トランジスタＮ２を含み、ｐチャネル型トランジスタＰ２、ｎチャネル型トランジスタＮ２のゲートは、ノード３０６Ｂに接続され、ｐチャネル型トランジスタＰ２、ｎチャネル型トランジスタＮ２の共通ドレインは、ノード３０５Ｂに相互接続されている。

図５で示すＳＲＡＭの動作では、スイッチＳ１、Ｓ２がオンとなり、インバータ３０１、３０２の入力及び出力の状態が設定される。次いで、スイッチＳ１、Ｓ２がオフとなり、インバータ３０１、３０２内の信号の状態が保持される。メモリセルから情報を読み出すために、各ビット線ＢＬ１、ＢＬ２は、電圧ＶＤＤとＧＮＤとの間の電圧範囲にプリチャージされる。スイッチＳ１、Ｓ２がオンとなり、ビット線上の電圧がインバータ３０１、３０２の信号の状態に基づいて変化するようになっている。ビット線に接続されたセンスアンプによって、メモリセル内に保存されているデータが読み出される。

図５で示すＳＲＡＭの回路配置の一例を図６に示す。図６は、半導体層と、ゲート配線層を含む２層の配線層で形成されるＳＲＡＭである。ｎチャネル型トランジスタが形成される半導体層４０２と、ｐチャネル型トランジスタが形成される半導体層４０４が下層に配置されるものとすると、その上層には絶縁層を介して第１配線層４０６、４０８、４１０が配置されている。第１配線層４０６はゲート電極を形成する層であり、半導体層４０２、４０４と交差してｎチャネル型トランジスタＮ１及びｐチャネル型トランジスタＰ１を形成している。第１配線層４０８はゲート電極を形成する層であり、半導体層４０２、４０４と交差してｎチャネル型トランジスタＮ２及びｐチャネル型トランジスタＰ２を形成している。第１配線層４１０はワード線（ＷＬ）であり、半導体層４０２と交差してスイッチＳ１、Ｓ２を形成している。第１配線層４０６、４０８、４１０は、半導体層４０２、４０４とこのような関係にあり、ゲート電極を形成している。

第２配線層４１２、４１４、４１６、４１８は、第１配線層４０６、４０８、４１０と絶縁層を介して形成されている。第２配線層４１２はビット線（ＢＬ１）、第２配線層４１４はビット線（ＢＬ２）、第２配線層４１６は電源線（ＶＤＤ）、第２配線層４１８は接地電位線（ＧＮＤ）を形成している。

コンタクトホールＣ１は絶縁層に形成される開口であって、第２配線層４１２と半導体層４０２とを接続する。コンタクトホールＣ２は絶縁層に形成される開口であって、第２配線層４１４と半導体層４０２とを接続する。コンタクトホールＣ３は絶縁層に形成される開口であって、第２配線層４２２と半導体層４０２とを接続する。コンタクトホールＣ４は絶縁層に形成される開口であって、第２配線層４２２と半導体層４０４とを接続する。コンタクトホールＣ５は絶縁層に形成される開口であって、第２配線層４２０と半導体層４０２とを接続する。コンタクトホールＣ６は絶縁層に形成される開口であって、第２配線層４２０と半導体層４０４とを接続する。コンタクトホールＣ７は絶縁層に形成される開口であって、第２配線層４１６と半導体層４０２とを接続する。コンタクトホールＣ８は絶縁層に形成される開口であって、第２配線層４１８と半導体層４０４とを接続する。コンタクトホールＣ９は絶縁層に形成される開口であって、第２配線層４２２と第１配線層４０８を接続する。コンタクトホールＣ１０は絶縁層に形成される開口であって、第２配線層４２０と第１配線層４０６を接続する。このように半導体層と第１配線層及び第２配線層の間を接続するコンタクトホールＣ１〜Ｃ１０によって、図５に示すＳＲＡＭが形成されている。

次にこのようなＳＲＡＭの製造工程について、図６に示すＡ−Ｂ線（ｐチャネル型トランジスタＰ１）及びＣ−Ｄ線（ｎチャネル型トランジスタＮ２）に対応する断面図を図７を参照して説明する。

図７において、基板４００はガラス基板、石英基板、金属基板（例えばセラミックス基板またはステンレス基板など）、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルホン（ＰＥＳ）、アクリルなどの基板を選択することもできる。

基板４００には不純物に対するブロッキング層として第１絶縁層４０１を形成する。第１絶縁層４０１は半導体層４０２、４０４に対する下地膜となる。第１絶縁層４０１は、基板４００として石英を用いるような場合には省略することもできる。

第１絶縁層４０１としては、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、第１絶縁層４０１を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する第１絶縁層４０１を形成することによって、基板４００からＮａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。

半導体層４０２、４０４は結晶性半導体層で形成することが好ましい。結晶性半導体層は、第１絶縁層４０１上に形成した非晶質半導体層を熱処理やレーザビームの照射によって結晶化させたもの、第１絶縁層４０１上に形成した結晶性半導体層を非晶質化した後、再結晶化させたものなどが含まれる。

レーザビームの照射によって結晶化若しくは再結晶化を行う場合には、レーザ光源としてＬＤ励起の連続発振（ＣＷ）レーザ（ＹＶＯ_４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザを用いるのは、気体レーザ等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のＣＷレーザ及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザとしては、Ａｒレーザ、Ｋｒレーザ、ＣＯ_２レーザ等がある。固体レーザとして、ＹＡＧレーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ＧｄＶＯ_４レーザ、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、Ｙ_２Ｏ_３レーザ、ＹＶＯ_４レーザ等がある。また、ＹＡＧレーザ、Ｙ_２Ｏ_３レーザ、ＧｄＶＯ_４レーザ、ＹＶＯ_４レーザなどのセラミックスレーザがある。金属蒸気レーザとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザ発振器において、レーザビームをＴＥＭ_００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザを用いても良い。

ゲート絶縁層として用いる第２絶縁層４０３は、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等を適用する。このような絶縁層は、気相成長法やスパッタリング法で形成する。また、半導体層４０２、４０４に酸素雰囲気下（例えば、酸素（Ｏ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または酸素と水素（Ｈ_２）と希ガス雰囲気下）または窒素雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、または窒素と水素と希ガス雰囲気下またはＮＨ_３と希ガス雰囲気下）で高密度プラズマ処理を行うことにより、半導体層４０２、４０４の表面を酸化処理または窒化処理することによって、ゲート絶縁層として適用する第２絶縁層４０３を形成することもできる。高密度プラズマ処理により半導体層４０２、４０４の表面を酸化処理または窒化処理を行うことによって第２絶縁層４０３を形成することにより、電子やホールのトラップとなる欠陥準位密度を低減することができる。

ゲート電極として用いる第１配線層４０６、４０８は、タングステン、モリブデン、チタン、タンタル、クロム、ニオブなどその他高融点金属を用いて形成する。或いは、モリブデンとタングステンの合金、窒化チタン、窒化タングステンなど前記した金属の合金または導電性金属窒化物若しくは導電性金属酸化物を用いても良い。そして、窒化タンタルとタングステンとの積層構造で形成することができる。また、リン等の不純物元素をドーピングしたポリシリコンを用いても良い。

ゲート電極として用いる第１配線層４０６、４０８として前記した導電層を第２絶縁層４０３上のほぼ全面に堆積した後、フォトマスク（ＰＭＧ）を用いてマスク層４２４を形成する。このマスク層４２４を用いてエッチングを行い、第１配線層４０６、４０８を形成する。マスク層４２４は露光工程により形成する。このとき、フォトマスク（ＰＭＧ）を図３、図４で説明した位相シフトマスクを用いて露光することにより、平坦度の劣るガラス基板であっても微細なゲート電極として用いる第１配線層４０６、４０８を形成することができる。例えば、ｉ線（３６５ｎｍ）で１．５μｍの解像度の等倍露光装置を用いた場合でも、位相シフトマスクを用いて露光することにより、１μｍ程度のゲート長のゲート電極として用いる第１配線層４０６、４０８を形成することができる。

図８は、第１配線層４０６、４０８にそれぞれサイドウォール４２６、４２８を形成し、さらにパッシベーションとして第３絶縁層４３４を形成している。第３絶縁層４３４は窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等で形成する。半導体層４０２には、ソース及びドレインとして機能させるｎ型不純物領域４３２を形成する。さらに、サイドウォール４２８を利用して、所謂低濃度ドレイン領域４３３（ＬＤＤ領域）を形成しても良い。また、半導体層４０４には、ソース及びドレインとして機能するｐ型不純物領域４３０を形成する。サイドスペーサ４２６を利用して、所謂低濃度ドレイン領域４３１（ＬＤＤ領域）を形成しても良い。

図９は、第４絶縁層４３６を形成し、コンタクトホールＣ４、Ｃ５、Ｃ７、Ｃ８を形成する工程である。第４絶縁層４３６は、プラズマＣＶＤや熱ＣＶＤなど気相成長法やスパッタリング法で形成する、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）などを適用する。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く（常温１ＭＨｚで誘電率２．９）、耐熱性が高く（示差熱天秤（ＴＧＡ：ｔｈｅｒｍａｌｇｒａｖｉｔｙａｎａｌｙｓｉｓ）昇温５℃／ｍｉｎで熱分解温度が５５０℃）、吸水率が低い（常温２４時間で０．３％）材料である。オキサゾール樹脂は、ポリイミド等の比誘電率（３．２〜３．４程度）と比較すると、比誘電率が低いため（２．９程度）、寄生容量の発生を抑制し、高速動作を行うことができる。

第３絶縁層４３４及び第４絶縁層４３６を貫通し、ｎ型不純物領域４３２及びｐ型不純物領域４３０を露出させるコンタクトホールＣ４、Ｃ５、Ｃ７、Ｃ８の形成はマスク層４３８を用いて行う。マスク層４３８は露光工程により形成する。このとき、フォトマスク（ＰＭＣ）を図３、図４で説明した位相シフトマスクを用いて露光することにより、平坦度の劣るガラス基板であっても、微細なコンタクトホール径を有するマスク層４３８を形成することができる。例えば、ｉ線（３６５ｎｍ）で１．５μｍの解像度の等倍露光装置を用いた場合でも、位相シフトマスクを用いて露光することにより、１μｍ程度のコンタクトホール径を有するマスク層４３８を形成することができる。その後マスク層４３８を用いて第３絶縁層４３４及び第４絶縁層４３６をエッチングすることにより、コンタクトホールＣ４、Ｃ５、Ｃ７、Ｃ８を形成することができる。

図１０は、第２配線層４１６、４１８、４２０、４２２を形成する工程である。これらは、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジウム（Ｎｄ）から選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電膜として、チタンを含有したアルミニウム合金、ネオジウムを含有したアルミニウム合金などで形成することができる。また、積層構造で設ける場合、例えば、アルミニウム層若しくは前記したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としても良い。第２配線層４１６は電源線（ＶＤＤ）、第２配線層４１８は接地電位線（ＧＮＤ）を形成している。

位相シフトマスクを用いて口径の小さいコンタクトホールを形成することにより、半導体層４０２、４０４と第２配線層４１６、４１８、４２０、４２２がコンタクトを形成する面積を小さくすることができる。それによりコンタクトホール同士の間隔を狭めることができ、集積度を向上させることができる。

以上、第１の実施形態は、図６に示す回路配置に含まれるｐチャネル型トランジスタＰ１とｎチャネル型トランジスタＮ２を例示して、その製造工程を説明している。その他のトランジスタも同様にして形成可能である。なお、本実施の形態では、ゲート電極及びコンタクトホールの形成に位相シフトマスクを用いる例を示した。この位相シフトマスクによる露光工程は、ゲート電極またはコンタクトホールの一方にのみ用いても集積度を向上させる目的においては同様の効果を奏する。また、半導体層や配線層の形成に必要な露光工程においても位相シフトマスクを用いることができる。

（第２の実施形態）
図５で示すＳＲＡＭの回路配置の他の一例を図１１に示す。図１１は、半導体層とゲート電極層と、３層の配線層で形成されるＳＲＡＭである。ｎチャネル型トランジスタが形成される半導体層５０１、５０２と、ｐチャネル型トランジスタが形成される半導体層５０３、５０４が設けられている。これに対して、ゲート配線層として機能するゲート電極層５０５、５０６、５０７、５０８が絶縁層を介して設けられている。それにより、ｎチャネル型トランジスタＮ１、Ｎ２、ｐチャネル型トランジスタＰ１、Ｐ２、及びスイッチＳ１、Ｓ２が形成されている。

ゲート電極層とコンタクトする第１配線層５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８は第１層間絶縁層を介して設けられている。ビット線を形成する第２配線層５３２、５３６、及び接地電位線を形成する第２配線層５３０、５３８は第２層間絶縁層を介して設けられている。さらにワード線を形成する第３配線層５４０が第３層間絶縁層を介して設けられている。

コンタクトホールＣ２１〜Ｃ３０は、第１配線層と半導体層とのコンタクトを形成するもので、第１層間絶縁層に形成されている。コンタクトホールＣ３１〜Ｃ４０は、第２配線層と第１配線層とのコンタクトを形成するもので、第２層間絶縁層に形成されている。コンタクトホールＣ４１、Ｃ４２は、第３配線層と第１配線層とのコンタクトを形成するもので、第１層間絶縁層及び第２層間絶縁層に形成されている。これらによって図５に示すＳＲＡＭが形成されている。

次にこのようなＳＲＡＭの製造工程について、図１１に示すＥ−Ｆ線（ｐチャネル型トランジスタＰ２及びｎチャネル型トランジスタＮ２）に対応する断面図を図１２を参照して説明する。

図１２において、基板４００に形成する第１絶縁層４０１、半導体層５０２、５０４、第２絶縁層４０３、ゲート電極層５０６、サイドウォール４２６、４２８、第３絶縁層４３４、第４絶縁層４３６は第１の実施形態と同様にして形成される。

第３絶縁層４３４及び第４絶縁層４３６を貫通し、ｎ型不純物領域４３２及びｐ型不純物領域４３０を露出させるコンタクトホールＣ２６、Ｃ２７、Ｃ２９、Ｃ３０の形成は、マスク層５５０を形成してエッチング処理により形成する。マスク層５５０は露光工程により形成する。このときフォトマスク（ＰＭＣ）を図３、図４で説明した位相シフトマスクを用いて露光することにより、平坦度の劣るガラス基板であっても微細なコンタクトホール径を有するマスク層５５０を形成することができる。例えば、ｉ線（３６５ｎｍ）で１．５μｍの解像度の等倍露光装置を用いた場合でも、位相シフトマスクを用いて露光することにより、１μｍ程度のコンタクトホール径を有するマスク層５５０を形成することができる。このようなマスク層５５０を用いて第３絶縁層４３４及び第４絶縁層４３６をエッチングすることにより、コンタクトホールＣ４、Ｃ５、Ｃ７、Ｃ８を形成することができる。

図１３はコンタクトホールＣ２６、Ｃ２７、Ｃ２９、Ｃ３０に埋込導電層５５４を形成し、第１配線層５２０、５２２、５２８を形成する構成を示している。埋込導電層５５４としては、代表的にはタングステンを用いることができる。好ましくは、コンタクトホールＣ２６、Ｃ２７、Ｃ２９、Ｃ３０に密着層５５２として窒化チタン膜またはチタン膜と窒化チタン膜を成膜し、次いで埋込導電層５５４としてタングステン膜を成膜する。タングステン膜は、ＷＦ_６ガスを用い、水素還元若しくはジシラン還元により形成する。また、タングステン膜はスパッタリング法により形成しても良い。その後、ＳＦ_６ガスを用いてエッチバックするか、若しくは化学的機械研磨により平坦化して、埋込導電層５５４を形成する。その後、埋込導電層５５４と接触するように、第１配線層５２０、５２２、５２８を形成する。

第１配線層５２０、５２２、５２８の上層には、パッシベーションとして第５絶縁層５５６を窒化シリコン膜などで形成する。第６絶縁層５５８は、プラズマＣＶＤや熱ＣＶＤなど気相成長法やスパッタリング法で形成する、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）などを適用する。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。これらの樹脂材料は、熱硬化型または光硬化型の原料を用い、スピンコート法で形成することが好ましい。スピンコート法で形成することにより、下層にある配線層の凹凸を緩和して、第６絶縁層５５８の表面を平坦化することができる。

以降、同様にして第２配線層５３６、パッシベーションとして用いる第７絶縁層５６０、平坦化のために形成する第８絶縁層５６２、第３配線層５４０を形成する。なお、図１１において示す第２配線層と第１配線層とのコンタクトを形成するコンタクトホールＣ３１〜Ｃ４０、第３配線層と第１配線層とのコンタクトを形成するコンタクトホールＣ４１、Ｃ４２も同様に、位相シフトマスクによる露光工程を用いて形成することができる。

以上、第２の実施形態は、図１１に示す回路配置に含まれるｐチャネル型トランジスタＰ２とｎチャネル型トランジスタＮ２を例示して、その製造工程を説明している。その他のトランジスタも同様にして形成可能である。なお、本実施の形態では、ゲート電極及びコンタクトホールの形成に位相シフトマスクを用いる例を示した。この位相シフトマスクによる露光工程は、ゲート電極またはコンタクトホールの一方にのみ用いても集積度を向上させる目的においては同様の効果を奏する。また、半導体層や配線層の形成に必要な露光工程においても位相シフトマスクを用いることができる。

図１４は、埋込導電層を形成しない一例であり、絶縁層を形成する材料をコンタクトホールに充填する一例を示している。図１４で示す断面構造は、図１１のＧ−Ｈ線に対応している。

図１４において、ｎチャネル型トランジスタＮ１は図１３で示すｎチャネル型トランジスタＮ２と同様の構成を有している。第３絶縁層４３４及び第４絶縁層４３６を貫通し、ｎ型不純物領域４３２及びゲート電極層５０７を露出させるコンタクトホールＣ２１、Ｃ２２、Ｃ３１は、図１２と同様に位相シフトマスクを用いてマスク層を形成し、エッチングすることで形成することができる。

第１配線層５１０、５１２、５１８はアルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジウム（Ｎｄ）から選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造により形成する。例えば、当該元素を複数含む合金からなる導電膜として、チタン、シリコン、又はネオジウムを含有したアルミニウム合金などで形成することができる。第１配線層５１０は、ｎチャネル型トランジスタＮ１と接地電位線（ＧＮＤ）である第２配線層５３０とを接続する配線である。第１配線層５１８は、ｎチャネル型トランジスタＮ１とｐチャネル型トランジスタＰ１のドレインを接続する配線である。第１配線層５１２は、スイッチＳ１のゲート電極層５０７とワード線である第３配線層５４０を接続する配線である。

第１配線層５１２と第３配線層５４０を接続するためのコンタクトホールＣ４１は、第５絶縁層５５６、第６絶縁層５５８、第７絶縁層５６０、第８絶縁層５６２を貫通する。このように深いコンタクトホールを形成する場合でも、位相シフトマスクを用いた露光工程を行うことができる。なお、図１４では、ｎチャネル型トランジスタＮ１について示しているが、図１１に示す他のトランジスタについても同様に形成することができる。

（第３の実施形態）
第１の実施形態及び第２の実施形態で説明した位相シフト露光に換えて、ホログラフィ露光を行っても良い。ホログラフィ露光をゲート電極及び／またはコンタクトホールの形成に用いることでトランジスタの縮小を図り、ゲートピッチの縮小（コンタクトホールの狭間隔化）を図ることができる。

この場合、ゲート電極の形成にホログラフィ露光技術を用い、コンタクトホールの形成に位相シフトマスクを用いた露光工程を用いても良い。ホログラフィ露光は微細化ができるが、マスク数が増加してコストが増加する。計算機合成ホログラムマスクであっても、パターンが微細なのでマスク製造コストが増加する。これに対し位相シフトマスクを用いた露光工程を組み合わせることにより、マスクコストの増加やスループットの低下を極力防ぎ、微細化と生産性の両者を確保することができる。

（第４の実施形態）
ホログラフィ露光を行う際に用いるホログラムマスクに、位相シフタを設けても良い。ホログラムマスクは光の位相情報が記録されているので、位相シフトマスクの原理を応用して、エッジ強調型のマスクパターンを形成しても良い。それにより、より微細なパターンを有するマスク層を形成することができる。

（第５の実施形態）
第１乃至第４の実施形態ではＳＲＡＭの回路を例示して説明したが、本発明はこれに限定されずさまざまな構成の集積回路を形成して半導体装置を製造することができる。例えば、無線信号により命令やデータの送受信を行うことのできる半導体装置において、暗号処理された命令を複号化する機能を備えることもできる。

図１５はそのような半導体装置の構成を示すブロック図である。この半導体装置は、アンテナ部１０２、高周波回路部１０３、電源回路部１０５、ロジック回路部１０７を要素として含んでいる。なお、図１と共通する要素は同じ符号で示しその説明は省略する。

図１５において、ロジック回路部１０７には、ＰＬＬ回路部１１８、コード抽出回路１３０、制御レジスタ１３２、ＣＰＵインターフェース１３４、ＣＰＵ１３６（中央処理ユニット）、ＲＯＭ１３８（読み出し専用メモリ）、ＲＡＭ１４０（ランダムアクセスメモリ）、符号化回路部１２４が備えられている。

図１５で示す半導体装置は、アンテナ部１０２で受信した信号を復調回路部１０８で復調し、コード抽出回路１３０で制御コマンドや暗号文のデータなどに分解する。本実施例における、無線チップとして機能する半導体装置の動作を説明する。まず、リーダ／ライタより半導体装置が制御コマンドや暗号文データを含む受信信号を受信する。そして、その受信信号が含む制御コマンドや暗号文のデータは制御レジスタ１３２に格納される。制御コマンドは、固有ＩＤ番号の送信、動作停止、暗号解読などを指定するものである。

暗号解読の制御コマンドを受信した場合、ＣＰＵ１３６が、ＲＯＭ１３８に格納された暗号解読プログラムにしたがって、ＲＯＭ１３８にあらかじめ格納された秘密鍵１４２を用いて暗号文を解読（復号）する。復号された暗号文（復号文）は、制御レジスタ１３２に格納される。この際、ＲＡＭ１４０をデータ格納領域として用いる。なお、ＣＰＵ１３６は、ＣＰＵインターフェース１３４を介してＲＯＭ１３８、ＲＡＭ１４０、制御レジスタ１３２にアクセスする。ＣＰＵインターフェース１３４は、ＣＰＵ１３６が要求するアドレスより、ＲＯＭ１３８、ＲＡＭ１４０、制御レジスタ１３２のいずれかに対するアクセス信号を生成する機能を有している。データを送信する場合には、符号化回路部１２４において、復号文から送信データを生成し、変調回路部１０６で変調し、アンテナ部１０２より送信信号を送信する。

図１５で示す演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。

図１５では、ロジック回路部１０７の他に、アナログ回路である高周波回路部１０３、電源回路部１０５を含んでいる。このような回路であっても、第１乃至第４の実施形態で説明したように、位相シフト露光法やホログラフィ露光法を用いて集積回路を形成することができる。このような露光法を用いることで、トランジスタのサイズを縮小することが出来、ガラス基板等の平坦性の低いものであってもチップサイズの縮小を図ることができる。

図１５で示す高周波回路部１０３、電源回路部１０５、ロジック回路部１０７とアンテナ部１０２を基板６０２上に形成する一例を図１６に示す。アンテナ６０８は平坦化層６０６上に形成され、１３．５６ＭＨｚに代表される短波帯で主に使用されるループアンテナである。アンテナ６０８は９００ＭＨｚ〜９６０ＭＨｚを用いるＵＨＦ帯やマイクロ波帯を用いる場合には、ダイポールアンテナやパッチアンテナを形成しても良い。素子形成層６０４は、第１の実施形態若しくは第２の実施形態で説明したトランジスタ及び配線構造を含む回路が形成されている。この場合において、位相シフト露光法やホログラフィ露光法を用いて集積回路を形成することで、基板６０２のサイズを１０ｍｍ^２以下、好ましくは５ｍｍ^２以下にすることができる。

このような、無線信号により命令やデータの送受信を行うことのできる半導体装置６００において、通信距離を伸ばすための一構成例を図１７に示す。図１７（Ａ）は、半導体装置６００と通信装置７０６のアンテナの関係を示す回路図である。半導体装置６００に搭載されたアンテナ６０８の他に、通信装置７０６のアンテナとして、第２のアンテナ７０３、第３のアンテナ７０４、電気容量７０５が示されている。

リーダ／ライタからの通信信号を、第３のアンテナ７０４で受信すると、第３のアンテナ７０４では電磁誘導による誘導起電力が生じる。この誘導起電力により、第２のアンテナ７０３から、誘導電磁界が発生する。この誘導電磁界を、第１のアンテナ６０８で受信することで、アンテナ６０８では、電磁誘導による誘導起電力が生じることになる。

ここで、第３のアンテナ７０４のインダクタンスを大きくすることで、第１のアンテナ６０８が受信する誘導電磁界を大きくすることができる。すなわち、第１のアンテナ６０８のインダクタンスが小さくても、半導体装置６００を動作させるのに十分な誘導電磁界を供給することができる。第１のアンテナ６０８をオンチップアンテナとした場合、半導体装置６００は面積が小さいため、インダクタンスはあまり大きくできない。したがって、第１のアンテナ６０８のみ用いた場合は半導体装置６００の通信距離を伸長することは困難である。しかしながら、図１７（Ａ）の構成を適用することで通信距離を伸長することができる。

図１７（Ｂ）は、本実施形態における半導体装置のアンテナレイアウトを示す一例である。図１７（Ｂ）は、第３のアンテナ７０４の外部に第２のアンテナ７０３を形成した例である。第１のスルーホール７０７と、第２のスルーホール７０８とは電気的に接続されており、第２のアンテナ７０３と、第３のアンテナ７０４と、電気容量７０５とから外側アンテナを形成する。電気容量７０５には、チップコンデンサ、フィルムコンデンサなどを用いることができる。図１７（Ｂ）のようなレイアウトは、幅の狭いアンテナを形成することができるので、幅の狭い形状の半導体装置を提供するときに有効である。

図１７（Ｃ）は、本実施形態における半導体装置のアンテナレイアウトを示す他の例である。図１７（Ｃ）は、第３のアンテナ７０４の内部に第２のアンテナ７０３を形成した例である。第１のスルーホール７０９と、第２のスルーホール７１０とは電気的に接続されており、第２のアンテナ７０３と、第３のアンテナ７０４と、電気容量７０５とから外側アンテナを形成する。電気容量７０５には、チップコンデンサ、フィルムコンデンサなどを用いることができる。図１７（Ｃ）のようなレイアウトは、幅の狭いアンテナを形成することができるので、幅の狭い形状の半導体装置を提供するときに有効である。以上のような構成とすることで、通信距離を伸長した高性能な半導体装置を提供することができる。

図１９はこのような半導体装置６００の応用例を示している。容器８０４の中に入っている半導体装置６００との通信を、情報端末８０５を使って行う態様を示している。容器８０４はペットボトルのようなプラスチック製のものや、ガラス製のものを用いることができる。半導体装置６００は容器８０４の内側に固着するか、内容物の中に遊離させておく。また、図２０に示すように、容器８０４に装着されるラベル８０７に半導体装置６００を取り付けても良い。半導体装置６００は、ラベル８０７の印刷面とは反対側に設けることが望ましい。また、ＴＦＴで機能回路を形成することで、ラベル８０７と一体形成することで薄型にすることができる。情報端末８０５は、携帯型の電話機や、コンピュータなどである。通信機能を持ち、記録媒体や表示部を備えていると良い。

図１９では、情報端末８０５として、携帯型の電話機で半導体装置６００と通信を行う態様を例示している。この情報端末８０５の操作により、半導体装置６００を動作させて内容物の状態を検知する。その情報は情報端末８０５の表示部８０６に表示させる。また、半導体装置６００に記録されているデータを読み出して、その商品の履歴を知ることができる。例えば、直射日光に当たるところに放置されて、高温になり内容物が変質したものでないか判別することができる。半導体装置６００は、その物品の個体情報を記録しておくことで、内容物が何であるか識別することもできる。

無線信号により命令やデータの送受信を行うことのできる半導体装置の一構成例を示すブロック図。図１の構成及び機能を有する半導体装置における回路のレイアウトの一例を示す図。位相シフト露光法の一例を説明する図。位相シフト露光法の一例を説明する図。スタティックランダムアクセスメモリの回路図。スタティックランダムアクセスメモリの回路配置の一例を示す図。第１の実施形態に係る半導体装置の製造工程を説明する図。第１の実施形態に係る半導体装置の製造工程を説明する図。第１の実施形態に係る半導体装置の製造工程を説明する図。第１の実施形態に係る半導体装置の製造工程を説明する図。スタティックランダムアクセスメモリの回路配置の一例を示す図。第２の実施形態に係る半導体装置の製造工程を説明する図。第２の実施形態に係る半導体装置の製造工程を説明する図。第２の実施形態に係る半導体装置の製造工程を説明する図。暗号処理された命令を複号化する機能を備えた半導体装置の一構成例を示すブロック図。チップ上にアンテナを形成した半導体装置の態様を説明する斜視図。無線信号により命令やデータの送受信を行うことのできる半導体装置において通信距離を伸ばすための一構成例を示す図。従来の露光法を説明する図。半導体装置の応用形態を説明する図。半導体装置の応用形態を説明する図。

符号の説明

１０２アンテナ部
１０３高周波回路部
１０４検波容量部
１０４ｂ検波容量部
１０５電源回路部
１０６変調回路部
１０７ロジック回路部
１０８復調回路部
１１０整流回路部
１１２保持容量部
１１４定電圧回路部
１１６コード認識及び判定回路部
１１８ＰＬＬ回路部
１２０メモリコントローラ部
１２２メモリ部
１２４符号化回路部
１３０コード抽出回路
１３２制御レジスタ
１３４ＣＰＵインターフェース
１３６ＣＰＵ
１３８ＲＯＭ
１４０ＲＡＭ
１４２秘密鍵
２０２フォトマスク
２０３ａ開口部
２０３ｂ開口部
２０４遮光膜
２０５位相シフタ
２０５ａ位相シフタ
２０５ｂ位相シフタ
２０６半導体層
２０８ゲート電極
２１０ａコンタクトホール
２１０ｂコンタクトホール
３０１インバータ
３０２インバータ
４００基板
４０１第１絶縁層
４０２半導体層
４０３第２絶縁層
４０４半導体層
４０６第１配線層
４０８第１配線層
４１０第１配線層
４１２第２配線層
４１４第２配線層
４１６第２配線層
４１８第２配線層
４２０第２配線層
４２２第２配線層
４２４マスク層
４２６サイドウオール
４２８サイドウオール
４３０ｐ型不純物領域
４３１低濃度ドレイン領域
４３２ｎ型不純物領域
４３３低濃度ドレイン領域
４３４第３絶縁層
４３６第４絶縁層
４３８マスク層
５０１半導体層
５０２半導体層
５０３半導体層
５０４半導体層
５０５ゲート電極層
５０６ゲート電極層
５０７ゲート電極層
５０８ゲート電極層
５１０第１配線層
５１２第１配線層
５１４第１配線層
５１６第１配線層
５１８第１配線層
５２０第１配線層
５２２第１配線層
５２４第１配線層
５２６第１配線層
５２８第１配線層
５３０第２配線層
５３２第２配線層
５３４第２配線層
５３６第２配線層
５３８第２配線層
５４０第３配線層
５５０マスク層
５５２密着層
５５４埋込導電層
５５６第５絶縁層
５５８第６絶縁層
５６０第７絶縁層
５６２第８絶縁層
５６４第９絶縁層
６００半導体装置
６０２基板
６０４素子形成層
６０６平坦化層
６０８アンテナ
７０３第２のアンテナ
７０４第３のアンテナ
７０５電気容量
７０６通信装置
７０７第１のスルーホール
７０８第２のスルーホール
７０９第１のスルーホール
７１０第２のスルーホール
８０４容器
８０５情報端末
８０６表示部
８０７ラベル
９０２フォトマスク
９０３ａ開口部
９０３ｂ開口部
９０４遮光膜
９０６半導体層
９０８ゲート電極
９１０ａコンタクトホール
９１０ｂコンタクトホール

Claims

ゲート電極を形成する工程と、前記ゲート電極上に絶縁層を形成する工程と、前記絶縁層を貫通する開口部を形成する工程とを含み、前記ゲート電極を形成する工程と前記絶縁層を貫通する開口部を形成する工程の一方または双方は位相シフトマスクを用いた露光工程で行われることを特徴とする半導体装置の製造方法。
ゲート電極を形成する工程と、前記ゲート電極上に絶縁層を形成する工程と、前記絶縁層を貫通する開口部を形成する工程とを含み、前記ゲート電極を形成する工程と前記絶縁層を貫通する開口部を形成する工程の一方は位相シフトマスクを用いた露光工程で行われ、他方はホログラムマスクを用いた露光工程で行われることを特徴とする半導体装置の製造方法。
半導体層上に絶縁層を介してゲート電極を形成する工程と、前記ゲート電極上に層間絶縁層を形成する工程と、前記層間絶縁層にコンタクトホールを形成する工程と、前記層間絶縁層上及び前記コンタクトホールに配線層を形成する工程とを含み、前記ゲート電極を形成する工程と前記コンタクトホールを形成する工程の一方または双方は、位相シフトマスクを用いた露光工程で行われることを特徴とする半導体装置の製造方法。
半導体層上に絶縁層を介してゲート電極を形成する工程と、前記ゲート電極上に層間絶縁層を形成する工程と、前記層間絶縁層にコンタクトホールを形成する工程と、前記層間絶縁層上及び前記コンタクトホールに配線層を形成する工程とを含み、前記ゲート電極を形成する工程と前記コンタクトホールを形成する工程の一方は位相シフトマスクを用いた露光工程で行われ、他方はホログラムマスクを用いた露光工程で行われることを特徴とする半導体装置の製造方法。
請求項３または４のいずれか一項において、前記配線層の上層に、第２の層間絶縁層を介して第２の配線層を形成する工程を有し、該第２の層間絶縁層にコンタクトホールを形成する工程は、位相シフトマスクを用いた露光工程で行われることを特徴とする半導体装置の製造方法。
請求項３または４のいずれか一項において、前記配線層の上層に、第２の層間絶縁層を介して第２の配線層を形成する工程を有し、該第２の層間絶縁層にコンタクトホールを形成する工程は、ホログラムマスクを用いた露光工程で行われることを特徴とする半導体装置の製造方法。
請求項１乃至６のいずれか一項において、前記位相シフトマスクを用いた露光工程は等倍以上の倍率で行われるとを特徴とする半導体装置の製造方法。
請求項２、請求項４、請求項６のいずれか一項において、前記ホログラムマスクを用いた露光工程において、露光面での位相シフト効果を利用したホログラムマスクを用いることを特徴とする半導体装置の製造方法。
請求項２、請求項４、請求項６、請求項８のいずれか一項において、前記ホログラムマスクは計算機合成ホログラムマスクであることを特徴とする半導体装置の作製方法。
請求項１乃至９のいずれか一項において、前記露光工程の被処理基板はガラス基板であることを特徴とする半導体装置の製造方法。