JP2007180561A - アンチレフレクティブコーティング及びその堆積の方法 - Google Patents

アンチレフレクティブコーティング及びその堆積の方法 Download PDF

Info

Publication number
JP2007180561A
JP2007180561A JP2007000228A JP2007000228A JP2007180561A JP 2007180561 A JP2007180561 A JP 2007180561A JP 2007000228 A JP2007000228 A JP 2007000228A JP 2007000228 A JP2007000228 A JP 2007000228A JP 2007180561 A JP2007180561 A JP 2007180561A
Authority
JP
Japan
Prior art keywords
substrate
thickness
arl
chamber
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007000228A
Other languages
English (en)
Inventor
David Cheung
チュン デイヴィッド
Joe Feng
フェン ジョー
Judy H Huang
エイチ． ウォン ジュディ
Wai-Fan Yau
ヤウ ウェイ−ファン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2007180561A publication Critical patent/JP2007180561A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/091—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by antireflection means or light filtering or absorbing means, e.g. anti-halation, contrast enhancement

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Formation Of Insulating Films (AREA)
  • Surface Treatment Of Optical Elements (AREA)
  • Materials For Photolithography (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 本発明は、アンチレフレクティブ層の堆積のための安定なプロセスを提供する。
【解決手段】 ヘリウムガスを用いてプラズマ励起シラン酸化物プロセス、プラズマ励起シランオキシナイトライドプロセス及びプラズマ励起シランナイトライドプロセスの堆積速度を下げる。また、ヘリウムはプロセスを安定化するためにも用いられ、別々の膜を堆積できるようにした。本発明はまた、プロセスパラメータを制御して、所望の光学挙動を得るための最適な屈折率、吸収率及び厚さを変化させたアンチレフレクティブ層を生成する。
【選択図】図１

Description

本発明は、ウエハ処理中におけるフォトレジストの塗布の前のアンチレフレクティブ層の堆積に関する。
本発明は、半導体ウエハのための装置及び半導体ウエハのための処理に関する。特に、本発明はウエハ処理中のアンチレフレクティブ層の堆積に関する。
半導体産業に採用されているように、フォトリソグラフィーは、光を用いてフォトレジスト材料に集積回路のパターンをひきあるいはプリントするプロセスである。先ずフォトレジストをウエハ上に堆積させ、次いで所望のパターンを有するマスクをフォトレジストの上に置き、このマスクを露光する。マスクには透明部分と不透明部分とがあり、透明部分が光を透過させる；このようにマスクの透明部分の下のフォトレジストを光と反応させる。典型的には、フォトレジストの露光された部分は化学的に変化を生じる。酸浴や化学的気相やイオン衝突により、フォトレジストの反応済みの部分か未反応の部分かの一方を選択的に取り去ることができる。ここに更に行う処理のマスクとして働くフォトレジストのパターンを用いて、減量エッチングにより恒久的なデバイス構造体が形成される。
サブハーフミクロン領域におけるデバイスの処理では、ステッパとして知られている露光デバイスが、フォトリソグラフィーのステップで露光源として用いられる。ステッパは一般に、モノクロ光（波長が単一）を用いる。単一波長光を用いる事により、非常に精致なパターンを形成することが可能である。しかし、ほとんどの基板表面の立体構造は、基板表面にメタルコンタクトが存在することにより不均一が生じているため、入射光の反射及び屈折の制御は困難である。基板の立体構造が変化すれば反射及び屈折を変化させることになり、これに伴いフォトレジストに吸収される光の量も変化する。その結果、精致なパターンが影響を受け、所望の露光面積の寸法を変化させてしまう。
半導体デバイスの製造においては、線幅の変動を最小に保持することが望ましく、それはフォトレジストパターンの寸法精度が影響を受けるからである。更に、製造者によっては、フォトリソグラフィーのステップ実施後のフォトレジストパターンの寸法精度に＋／−５％を要求する場合もある。これと同等以上の精度を実現するためには、２つのアプローチがとられる。両方のアプローチとも、フォトレジスト層に付加する層の使用を必然的に伴う。
第１のアプローチでは、入射光全てを完全に吸収して反射も屈折も生じないようにするような膜を用いる。このアプローチでは、比較的厚めの有機膜を用いる。この有機膜の不利益としては、更に多くのステップを必要とする点と、ポリマーベースであるためエッチングが困難である点である。
第２のアプローチでは、フォトレジスト（ＰＲ）／アンチレフレクティブ層（ＡＲＬ）の界面とＡＲＬ／基板の界面とでの反射を消すためにアンチレフレクティブ膜を用いて、エア／ＰＲの界面での光干渉を除去する。従来技術では、シリコンオキシナイトライドをアンチレフレクティブ膜として用いてきた。しかし、露光においては、窒化物膜のアミノ基がフォトレジストの酸と反応してフォトレジストの感度を減じてしまう。この事により、フォトレジストのパターンが不正確になる。従って、フォトレジスト中の酸と反応しないように、フォトレジストと両立する材料から成るアンチレフレクティブ膜が必要である。
ソニー社の技術者ら、Tohru Ogawaらは、SPIE Vol.2197(1994) で「ＳｉＯXＮY：Ｈ、現在及び未来の光学的リソグラフィーのための高性能アンチレフレクティブ層」の標題の論文を執筆し、薄膜の干渉の問題に言及している。このソニー社の論文では、ＡＲＬをＩ−線、ＫｒＦ及びＡｒＦエキシマレーザーリソグラフィーと共に用いることを教示する。これらのレーザーソグラフィーに用いる露光波長はそれぞれ前掲の順に、３６５ｍｍ、２４８ｍｍ、１９３ｍｍである。ソニー論文では、解像度を高くするため露光波長を短くすれば、フォトレジストと基板との界面からの反射が強くなってしまうことを教示している。従って、定在波及び薄膜干渉効果を減ずるためにＡＲＬが必要である。
ソニー社のＡＲＬは、フォトレジストとＡＲＬの界面からの反射光とＡＲＬと基板の界面からの反射光の両方を消すものとして記載されている。このソニー社の論文では、反射屈折率ｎと、吸収屈折率ｋと、厚さｔの値を決定するための複雑な等エネルギー等高線を基礎とする手順を用いて、所望の打消が実現されると、教示している。このソニー社の手順に従って、ｎ、ｋ、ｔの値は、複数のフォトレジスト膜厚さに対する等エネルギー等高線の共通領域を見出すことにより得られる。このソニー社論文では、ＡＲＬに対する個々のｎ、ｋ及びｔの値を開示するだけでこの論文中には特定されていないが、アプライドマテリアルズ社の本発明者らは、これらの値は反射光同士の間の１８０゜の位相シフトに対応している事を見出している。しかし、彼等にはソニー社の論文に記載された結果の実現は不可能であり、このソニー社のプロセスは安定していないものと考えられている。
また、ソニー社は、最適なｎ、ｋ、ｔの値を有するＡＲＬを堆積するプロセスについての欧州特許出願（出願番号：９３１１３２１９．５号、公開番号：ＥＰ０ ５５８ ０８７ Ａ２）を出願している。このソニー社の出願では、ＳｉＨ4（シラン）とＮ2Ｏの比と、この比が堆積したＡＲＬの光学的特性及び化学的特性にどのような影響を与えるかを議論している。ソニー社の出願ではまた、アルゴンをバッファガスとして用いることが教示される。
集積回路の製造においては、フォトリソグラフィーの技術を用いて集積回路の層に対してパターンを決める。典型的には、このようなフォトリソグラフィーの技術では、フォトレジスト又は光感応性の材料が用いられる。従来技術の処理では、先ずフォトレジストをウエハ上に堆積させ、次いで、所望のパターンを実現するための透明部分と不透明部分とがあるマスクをフォトレジストの上に置く。このマスクを露光したとき、透明部分が光を通してレジストのこの部分を露光し、マスクの不透明な部分ではこのようにならない。光により化学反応がフォトレジストの露光部分に生じる。適切な化学的、化学的気相的、又はイオン衝突のプロセスにより、フォトレジストの反応済みの部分か未反応の部分かの一方を選択的に攻撃する。ここにウエハ上に残り次に行う処理のマスクとして働くフォトレジストのパターンを用いて、集積回路を更なるプロセスステップに供する。例えば、材料を回路上に堆積し、回路をエッチングし、あるいはその他の既知のプロセスを行う。
表面構造の小さな集積回路デバイスの処理では、例えば、臨界寸法が１／２ミクロン未満の表面構造サイズに対して、ステッパとして知られている装置を用いた洗練された技術を用いてフォトレジストのマスク及び露出を行っている。このような小さな幾何関係の製品に対するステッパは一般に、モノクロ光（波長が単一）を用い、非常に精致なパターンを形成することが可能としているが、しかし、基板上面の立体構造徐々に平坦性が少なくなっていく。この非均等な立体構造によりモノクロ光の反射及び屈折が生じ、マスクの不透明部分の下のフォトレジストの部分が露光されてしまうことになる。その結果、このような基板表面の局所的に異なる立体構造により、フォトレジストの精致なパターンを変えてしまうことがあり、その結果として形成される半導体基板内の領域の寸法を変えてしまう。
半導体デバイスの製造では、線幅の変動やその他の臨界的な寸法を最小に保持することが望ましい。このような寸法の誤差は開回路や短絡につながり、できた半導体デバイスを壊してしまう。その結果、現在、製造者によっては、５％以内のフォトレジストパターンの寸法精度を要求する場合もある。この精度を実現するためには、２つのアプローチがとられる。両方のアプローチとも、フォトレジスト層に付加する層の使用を必然的に伴う。
第１のアプローチでは、入射光全てを吸収して反射も屈折を最小にするような、比較的厚めの有機膜を用いる。この有機膜の不利益としては、更に多くのステップを必要とする点と、ポリマーベースであるためエッチングが困難である点である。
第２のアプローチでは、フォトレジスト−アンチレフレクティブ層の界面とアンチレフレクティブ層−基板の界面とでの反射を消すためにアンチレフレクティブ膜を用いる。従来技術では、ＮＨ3ガスを用いて堆積したシリコンオキシナイトライド（ＳｉＯＮ）をアンチレフレクティブ膜として用いてきた。しかし、露光においては、ＳｉＯＮ膜のアミノ基がフォトレジストの酸と反応してフォトレジストの感度を減じてしまう。この事により、フォトレジストのパターンが不正確になる。
Tohru Ogawaらによる、SPIE Vol.2197(1994)、７２２〜７３２頁の標題「ＳｉＯXＮY：Ｈ、現在及び未来の光学的リソグラフィーのための高性能アンチレフレクティブ層」の論文では、薄膜の干渉の問題に言及している。この論文では、アンチレフレクティブ層（ＡＲＬ）をＩ−線、ＫｒＦ及びＡｒＦエキシマレーザーリソグラフィーと関連して用いることを教示する。これらのレーザーソグラフィーに用いる露光波長はそれぞれ前掲の順に、３６５ｍｍ、２４８ｍｍ、１９３ｍｍである。この論文では、露光波長を短くすれば、フォトレジストと基板との界面からの反射が強くなってしまうことを記載している。従って、定在波及び薄膜干渉効果を減ずるためにＡＲＬが必要である。
このＡＲＬは、フォトレジストとＡＲＬの界面からの反射光とＡＲＬと基板の界面からの反射光の両方を消すものとして記載されている。この論文では、所望の打消が実現するための、反射屈折率ｎ及び吸収屈折率ｋと厚さｔの値を決定するための複雑な等エネルギー等高線を基礎とする手順を記載している。このソニー社による手順に従って、これらのパラメータは、複数のフォトレジスト膜厚さに対する等エネルギー等高線の共通領域を見出すことにより得られる。この論文では、ＡＲＬに対する屈折率、吸収率、そして厚さの値を記載し、この論文中には特定していないが、アプライドマテリアルズ社の本発明者らは、これらの値は反射光同士の間の１８０゜の位相シフトに対応していることを見出している。しかし、アプライドマテリアルズ者の技術者ではこの論文に記載された結果の実現は不可能だったのであり、このソニー社のプロセスは安定していないものと考えられている。
また、ソニー社は、選択されたパラメータを有するＡＲＬを堆積するプロセスについての欧州特許出願（出願番号：９３１１３２１９．５号、公開番号：ＥＰ０ ５５８ ０８７ Ａ２）を出願している。このソニー社の出願では、ＳｉＨ4（シラン）とＮ2Ｏの比と、この比が堆積したＡＲＬの光学的特性及び化学的特性にどのような影響を与えるかを議論している。ソニー社の出願ではまた、アルゴンをバッファガスとして用いることが教示される。
本発明は、アンチレフレクティブ層の堆積のための安定なプロセスを提供する方法を教示する。安定なプロセスのためにはＡＲＬ膜は薄い方がよいため、プロセスの堆積速度は低くある必要がある。本発明では、ヘリウムガスを用いてプラズマ励起シラン酸化物プロセス、プラズマ励起シランオキシナイトライドプロセス及びプラズマ励起シランナイトライドプロセスの堆積速度を下げることを教示する。ヘリウムは化学気相堆積のキャリアガスとして周知であるが、これを本発明で用いるのは、プロセスの堆積速度を制御するためである。ヘリウムガスを添加する目的の１つは、多数のウエハプロセスにおいてウエハ間での薄膜の厚さを正確に制御することである。また、本発明ではヘリウムを添加してプロセスを安定化させることにより、別々の膜を堆積可能とし、また、堆積した膜の種類を良好に制御してプロセスを生産可能なものとする。
また、本発明は、異なる露光波長及び基板に対する所望の打消を得るための最適なｎ、ｋ、ｔの値が変化するＡＲＬを生成するため、プロセスパラメータを制御するための条件を決定する。本発明により説明されるプロセスでは、シランとＮ2Ｏの比に加えて、Ｎ2とＮＨ3（アンモニア）を用いて、堆積するＡＲＬの光学特性及び化学特性を更に制御する。Ｎ2とＮＨ3の効果は、シランとＮ2ＯのＡＲＬ性能（例えば低温での）への効果が最小ないしほとんどない場合のプロセス状態で特に支配的である。本発明は、プロセスにアンモニアとＮ2を添加して膜の組成を変化させ、ｎ及びｋの自由度及び精密な調節を可能とすることを教示する。更に、このプロセスは、アルゴンよりもコストの効率のよいヘリウムの使用にも適合する。ヘリウムを用いることにより、堆積したＡＲＬ層の応力制御も良好に行うことができるようになり、堆積後に基板から剥離を生じ得るような膜の過剰な引っ張りを防止する。
上述のプロセスに適用されるように、ヘリウムを添加することにより、プラズマ安定性も実現され、均一な膜の堆積を確保する。更に、ヘリウムの添加により、ＡＲＬ堆積プロセスの制御が可能になり、最適なｎ、ｋ、ｔの値を有する露光波長範囲１９０〜９００ｎｍに対する実際のプロセスパラメータの中でデベロップすることが可能となる。このことは非常に望ましいことであり、それは、別々の露光波長に対する反射光の打ち消しが、種々の因子−入射光波長、位相シフト（ＡＲＬの厚さによって決定される）及び反射光の強度（ＡＲＬの化学組成により決定される）に依存するためである。即ち、ＡＲＬの光学特性及び化学特性を良好に制御することは、所望の打ち消しを実現するために必要である。
本発明では、相殺的干渉方程式を用いて、位相シフトが１８０゜より大きい場合（例えば５４０゜、９００゜等）に対する最適なｎ、ｋ及びｔの値を決定する（本発明によりｎ、ｋ、ｔの値を決定する計算方法は、後述するＡｐｐｅｎｄｉｘ Ａに示され、更に説明することにする）。反射波長間で５４０゜以上の位相シフトをＡＲＬが生じさせる場合は、そのｔの値が更に高くなり、これは即ちｋの値が高くなるということであり、それはＡＲＬが更に多くの屈折光を吸収しなければならなくなるからである。
具体的には、具体例の１つでは、本発明は、反射光間の位相シフトが１８０゜ではなく５４０゜以上を実現するような、最適な反射屈折率ｎ、最適な吸収屈折率ｋ及び最適な厚さｔの値を有する、ＡＲＬの処理を教示する。前述の如く、このプロセスにより生成したＡＲＬは、フォトレジストと適合し、また、薄膜干渉効果に関連する問題を取り除く。
（課題を解決するための手段−２）
本発明は、アンチレフレクティブ層を堆積するための装置及びプロセスを提供する。ＡＲＬ膜は薄いため、安定なプロセスを得るためには、プロセスの堆積速度は低いことが望ましい。本発明は、プラズマ励起シラン酸化物プロセス、プラズマ励起シランオキシナイトライドプロセス及びプラズマ励起シランナイトライドプロセスの堆積速度を下げるための装置及びプロセスを提供する。好ましい具体例では、ヘリウムガスが用いられる。ヘリウムは化学気相堆積のキャリアガスとして周知であるが、これを本発明で用いるのは、プロセスの堆積速度を制御するためだからである。ヘリウムを添加することにより、特に装置操作が長期間行われた場合に、薄膜の厚さを更に正確に制御できるようになる。また、ヘリウムはプロセスを安定化し、別々の膜を堆積できるようにし、堆積した膜が良好に制御されるようになる。
また、本発明は、異なる露光波長及び基板に対する所望の打消を得るための最適な屈折率、吸収率及び厚さの種々の値を有するＡＲＬを生成するため、プロセスパラメータを制御するための条件を決定する。具体例の１つでは、本発明により説明される装置及びプロセスでは、シランとＮ2Ｏの比に加えて、Ｎ2とＮＨ3を用いて、堆積するＡＲＬの光学特性及び化学特性を更に制御する。Ｎ2とＮＨ3の効果は、シランとＮ2Ｏの、例えば低温でのＡＲＬ性能への効果が最小ないしほとんどない場合のプロセス状態で特に支配的である。本発明は、プロセスにＮＨ3とＮ2を添加して膜の組成を変化させ、屈折率及び吸収率の自由度及び精密な調節を可能とすることを教示する。更に、このプロセスは、アルゴンよりもコストの効率のよいヘリウムの使用にも適合する。ヘリウムを用いることにより、堆積したＡＲＬ層の応力制御を改善することが可能ようになる。この事は、堆積後に基板から剥離を生じ得るような膜の過剰な引っ張りを防止することを助力する。
上述のプロセスに適用されるように、ヘリウムを添加することにより、プラズマ安定性も実現され、均一な膜の堆積を確保する。更に、ヘリウムにより、ＡＲＬ堆積プロセスの充分な制御が与えられ、最適な屈折率、吸収率、厚さの値を有する露光波長範囲１９０〜９００ｎｍに対する実際のプロセスパラメータの中でデベロップすることが可能となる。このことは非常に望ましいことであり、何故なら、別々の露光波長に対する反射光の打ち消しが、種々の因子：入射光波長、位相シフト（ＡＲＬの厚さによって決定される）及び反射光の強度（ＡＲＬの化学組成により決定される）に依存するためである。即ち、ＡＲＬの光学特性及び化学特性を制御することは、所望の打ち消しを実現するために必要である。
本発明では、相殺的干渉方程式を用いて、位相シフトが１８０゜より大きい場合（例えば５４０゜、９００゜等）に対する最適な屈折率、吸収率及び厚さの値を決定する（本発明により屈折率ｎ、吸収率ｋ、厚さｔの値を決定する計算方法は、後述の通りである）。反射光間で５４０゜以上の位相シフトをＡＲＬが生じさせる場合は、その厚さの値が更に高くなり、これは即ち吸収率の値が高くなるということであり、何故ならＡＲＬが更に多くの屈折光を吸収しなければならなくなるからである。具体例の１つでは、本発明は、反射光間の位相シフトが５４０゜以上を実現する最適な反射屈折率ｎ、最適な吸収屈折率ｋ及び最適な厚さｔの値を有する、ＡＲＬを提供する。
（好ましい具体例の説明−１）
本発明に従ってＡＲＬを堆積するための堆積プロセスは、プラズマ励起化学気相堆積法（ＰＥＣＶＤ）技術を用いて、ＳｉＨ4対Ｎ2Ｏの比が１．０〜３．０である場合にＳｉＨ4とＮ2Ｏの間の化学反応を引き起こす操作を有している。このプロセスは更に、ＮＨ3ガス、Ｎ2ガス及びヘリウムガスを添加する操作を有している。図１は、本発明に従ってアンチレフレクティブ層を堆積するための真空チャンバ１５を有する、簡略化された平行板ＰＥＣＶＤシステム１０の１つの具体例を例示する。
システム１０は、基板（図示せず）に堆積ガスを散布するためのガス散布マニホールド１１を有している。基板は支持体１２により支持されている。支持体１２は熱応答性が高く且つサポート１３に載置されており、そのため、支持体１２（及び支持体１２の上面に支持される基板）は、下側の搬入搬出のポジションとマニホールド１１に近接する上側の処理のポジション１４との間を調節しつつ動くことが可能である。
実現しようとするｎ、ｋ及びｔの値に依存するが、支持体１２とマニホールド１１の間の間隔は２００〜６５０ｍｉｌｓの範囲内であり、基板温度は２００〜４００℃の範囲内、チャンバ圧力は１〜６トールに設定され維持される。変化する最適なｎ、ｋ及びｔの値を有するＡＲＬをこれらのプロセスパラメータの範囲内で、１９０ｎｍ〜９００ｎｍの間のいかなる露光波長に対し堆積することが可能である：そして、別々の波長に対する別々の最適なｎ、ｋ及びｔの値を、これらパラメータと、ＳｉＨ4ガス、Ｎ2Ｏガス、ＮＨ3ガス、Ｎ2ガス及びヘリウムガスのチャンバ内に導入する流量とを変化させることにより、同じように実現される。しかし、これらの範囲の中で、間隔の好ましい範囲は４００〜６００ｍｉｌｓである。基板温度に対しては、好ましい範囲は３００〜４００℃、チャンバ圧力の好ましい範囲は４．５〜５．５トールである。
支持体１２及びウエハが処理のポジション１４にあるときは、これらは、環状の真空マニホールド２４の中へと排気するための、間隔をおく複数の穴２３を有するバッフル板により、包囲される。図示しない制御弁を有するライン１８を介して、堆積ガスがガス混合チャンバ１９内へと供給され、そこでこれらが混合されマニホールド１１へと送られる。ヘリウムは通常はキャリアガスとして知られているが、本プロセスでの使用は、プロセスのパラメータの制御のためのものである。後述するが、使用するヘリウムの量は、堆積するＡＲＬの光学特性と化学特性に影響する。更に、ヘリウムの助力により、膜の化学組成を変えずに所望のチャンバ圧力を実現するため、プロセスの安定性が確保され、これは即ち均一な膜の堆積を確保することになる。堆積するＡＲＬは非常に薄い膜であるため、厚さ制御も大変重要であり、所望の厚さの実現には低い堆積速度が必要である。また、ヘリウムの添加により堆積速度も下がるため、膜特性の制御に加えて、厚さの制御も可能となる。
処理中は、ガス流入マニホールド１１の通気は、矢印２２及び２１に示されるように、基板の表面に向かって基板表面全体に放射状に均一になされている。シランとＮ2Ｏは共に流量５〜３００ｓｃｃｍ（前述の如く、シラン対Ｎ2Ｏの比は１．０〜３．０）で導入される。所望のｎ、ｋ及びｔの値とプロセス領域によっては、アンモニア、Ｎ2及びヘリウムを添加してもよくあるいは添加しなくてもよい。ｎ、ｋ及びｔの値が広い範囲であることが望ましい場合は、アンモニア、Ｎ2及びヘリウムをプロセスに添加し、アンモニア５〜２００ｓｃｃｍ、Ｎ2１０〜４０００ｓｃｃｍ、ヘリウム５００〜４０００ｓｃｃｍでチャンバ内に導入される。付加するガスの量によっても、広い範囲でｎ、ｋ、ｔの値を細かく調節するためのフレキシビリティが高くなる。これらの範囲の中で、チャンバへのシラン導入の好ましい範囲は４０〜８０ｓｃｃｍであり；Ｎ2Ｏの好ましい範囲は２０〜９０ｓｃｃｍ；アンモニアの好ましい範囲は０〜１５０ｓｃｃｍ；Ｎ2の好ましい範囲は０〜３００ｓｃｃｍ；ヘリウムの好ましい範囲は１８００〜３５００ｓｃｃｍである。反応が完結した後、残留するガスをポート２３を介して円形真空マニホールド２４へと排気し、真空ポンプシステム（図示せず）により排気ライン３１の外へと排気される。排気ライン３１を介してガスを放出する速度は、絞り弁３２により調節される。
ＲＦ電源２５からマニホールド１１にＲＦエネルギーを印加することにより、制御されたＳｉＨ4とＮ2Ｏのプラズマが基板近隣に形成される。ガス散布マニホールド１１はＲＦ電極でもあり、他方、支持体１２にはアースがとられている。ＲＦ電源２５は、５０〜５００ワット（又はその他の所望の変形）の電力をマニホールド１１へ供給して、チャンバ１５へ導入されるＳｉＨ4とＮ2Ｏの分解の速度を遅くすることもでき、あるいは促進することもできる。
円形の外部ランプモジュール２６が、コリメート円形パターンの光２７を、クオーツウィンドウ２８を介して支持体１２へと与える。このような熱の分布により、支持体の自然熱損失パターンを補填し、堆積のため、熱的に迅速で且つ均一に、支持体及び基板を加熱する。モータ（図示せず）により、支持体１２は処理のポジション１４と下側の基板搬送ポジションとの間で昇降する。モータ、ライン１８に接続した制御弁、絞り弁及びＲＦ電源２５は、制御ラインの上のプロセッサ３４によって制御され、これらの一部だけが示されている。プロセッサ３４は、メモリ３８に格納されたコンピュータプログラムの制御下で動作する。コンピュータプログラムは、時期、ガスの混合、チャンバ圧力、チャンバ温度、ＲＦ電力レベル、支持体のポジション、その他のプロセスのパラメータを命令する。
上記の説明は例示のためだけのものであり、本発明の範囲を制限するものと考えるべきではない。上述のシステムの変形、例えば支持体の設計、ヒータ設計、ＲＦ電力接続の配置及びその他に関する変形が可能である。更に、他のプラズマＣＶＤ装置、例えば電子サイクロトロン共鳴（ＥＣＲ）プラズマＣＶＤ装置、誘導結合ＲＦ高密度プラズマＣＶＤ装置、その他の装置を用いてもよい。本発明のＡＲＬ及びこの層を形成する方法は、特定の装置や特定のプラズマ励起法に制限されるものではない。
同様に、プロセスの堆積速度を制御するため及びプロセスの安定化のヘリウムの使用は、一般的な薄膜堆積に適用でき、ＡＲＬ膜の堆積に制限されない。具体的には、既存のプラズマ励起シラン酸化物プロセス、プラズマ励起シランオキシナイトライドプロセス及びプラズマ励起シランナイトライドプロセスの堆積速度を下げるために用いることができる。好ましい具体例ではヘリウムを用いているが、ヘリウムの代りに他の不活性ガスを用いてもよい。
図２は、フォトリソグラフィープロセス中に多層半導体デバイスの表面に入る入射光ビームの反射光及び屈折光の典型的な経路を示す縦断面図である。図２に示されるように、デバイスに入るあらゆる入射光ビームに対して、フォトレジスト層とＡＲＬの間の反射及びＡＲＬと基板の間の別の反射により、フォトレジストパターンが歪められてしまう。
図３では、点線の光路が、本発明に従ったＡＲＬの機能を例示する。図示の如く、光線４と７（これらは強度がほぼ等しく位相差が５４０゜以上）とが相互に実質的に打ち消し合い、光線５と６とがＡＲＬに吸収されるだろう。即ち、フォトレジストに影響する光は、光線３からの入射光のみである。前述の如く、本発明に従ったＡＲＬはあらゆるフォトレジストに適合するため、フォトレジストが中和される問題を排除する。更に、別々の最適なｎ、ｋ、ｔの値を有するＡＲＬを実現して、１９０〜９００ｎｍの別々の露光波長の反射を打ち消す。
図４は、本発明のアンチレフレクティブ層堆積のためのプロセスにおける、別々のプロセスパラメータの効果を示すチャートである。前述の如く、別々のパラメータを変えることにより、堆積したＡＲＬの性質を変えることができる。このチャートで示されるように、基板温度の上昇により、堆積したＡＲＬの反射屈折率ｎ、吸収屈折率ｋ、厚さｔ、及び反射率ｒが上昇するだろう。同様に、チャンバに流入する全ガス流れの上昇又はチャンバにＳｉＨ4が導入される流量の上昇により、堆積したＡＲＬのｎ、ｋ、ｔ及びｒの値も上昇するだろう。
他方、チャンバ１９の圧力の上昇又は支持体１２とマニホールド１１の間の間隔の増加は、堆積したＡＲＬのｎ、ｋ、ｔ及びｒの値を下げる効果がある。あるいは、ＲＦ電源２５に供給される電力を上げてプラズマを更に余計に発生させることは、堆積したＡＲＬのｎ、ｋ及びｒの値を下げる一方で堆積したＡＲＬの厚さを上げる効果がある。チャンバ１９内がＮ2Ｏ又はＮ2導入される流量を上げることによっても、同じ効果を実現することができる。しかし、堆積したＡＲＬのｎ、ｋ及びｒの値を上げる一方で堆積したＡＲＬの厚さを下げるという正反対の効果は、チャンバ１９にヘリウムを導入する流量を上げることによって実現される。最後に、チャンバ１９内に導入されるＮＨ3の量を上げて、ｎ及びｔの値を上げつつもｋ及びｒの値を下げることができる。
以下のＡＲＬの議論は、後述するＡｐｐｅｎｄｉｘ Ａに示される計算を説明するものである。これらの計算は、一例が上述されているようなプラズマ励起ＣＶＤ技術によるＳｉＯＮ膜の堆積に関するものである。この計算から得られる値は、露光波長約２４８ｎｍに対するものである。この波長においては、このプロセスで堆積するＡＲＬのｎの値は１．７〜２．４であり、ｋの値は０〜１．３である。
有効なＡＲＬは、フォトレジスト（ＰＲ）の厚さが変動した場合のＰＲに吸収される光の変動を最小にする。この事は、ＰＲとＡＲＬの界面から反射する光の実質的な打ち消し、即ち図２に示されるように光線４及び７の実質的な打ち消しを要求する。以下の２つの要求事項が、光線４及び７に対して同時に満たされたときに、実質的な打ち消しが実現される：（１）光線４と７の位相差が、１８０゜の奇数倍に近いこと、（２）光線４と７の強度がほぼ同じであること。
上述の要求事項の最初の方は、式１で表される相殺的干渉方程式によって記述される。第２番目の式は、光線４及び７の強度を整合するための条件を記述する。
所与の基板及びフォトレジストに対して、式１及び２で表される条件１及び２は、ＡＲＬ膜のｎ、ｋ及び厚さの適切な選択と同時に満足することができる。ソニー社の研究者は、彼等の最適化の手法により、ｍ＝１（位相差が１８０゜に対応）の場合のＡｌ、Ｗ−Ｓｉ及びポリシリコンに対する解を記載した。しかし、ｍ＝３（位相差５４０゜）、ｍ＝５（位相差９００゜）及びこれよりも高い１８０゜の奇数倍の位相差に対する解は研究されていない。このような高い位相差の条件は、式１を満足するためにはｍ＝１の場合に比べてより厚いＡＲＬの厚さを要求する。ＡＲＬが厚くなるため、式２を満たすためには別のｎ及びｋの値が必要である。この別のｎ及びｋはの値は本発明により、５００〜３０００オングストロームの範囲のＡＲＬの厚さに対して実現できる。
より厚いＡＲＬに対してｎ及びｋの値を実現することが望ましく、それは、厚さが大きくなることが、ウエハとウエハの膜の一致性を実現するためのＡＲＬ製造上における大きな利点となるからである。膜が厚くなれば、薄い膜よりも長い堆積時間が必要であることから、膜のｎ、ｋ及び厚さを良好に制御することが可能である。例えば、ソニー社の研究者が示唆する膜厚は、２５０オングストローム附近である。堆積速度が毎分２０００オングストロームとすれば、堆積時間は７．５秒である。この時間にはプラズマの点火及び消失のための時間が含まれる。これらは堆積プロセスの中で良好に制御できない部分であり、これが一般に、ウエハ間の厚さの変動やｎ及びｋ等の膜の性質の変動に寄与することとなる。７５０オングストロームの膜厚を用いる場合は、膜堆積時間は２２．５秒に増え、プラズマの点火及び消失の堆積時間への部分的な寄与は３倍減る。プラズマの点火及び消失の堆積時間への部分的な寄与がこのように小さくなることにより、２５０オングストロームの膜に比べて、ウエハとウエハの間のｎ、ｋ及び厚さの変動が実質的に改善される。この内容は、ｍ＝３のみに限定されない。これは、１８０゜の５倍、７倍及び全ての奇数倍の位相差における式１及び２に対する解に対して有効である。
ハードマスクを要求する用途に対しては、基板上に残されたＡＲＬ膜をエッチングステップにおけるハードマスクとして用いることが可能となる。これは、膜厚が、ＡＲＬ層を完全に侵食せずに基板のエッチングを可能とするよう充分に厚い場合に、可能である。即ち、これは式１及び２に対する高次の奇数倍の解に対応したｎ及びｋの値を有する厚いＡＲＬ膜を用いる場合の、別に見込まれる利点となる。
後述するＡｐｐｅｎｄｉｘ Ａは、ＳｉＯＮについて２４８ｎｍにおける式１及び２の位相差１８０゜の奇数倍に対する解に対応したｎ、ｋ及び厚さの値の例を列挙する。ＰＲに対するｎ及びｋの値はそれぞれ、１．８０と０．０１１と仮定する。Ａｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ及びＡｌ−Ｃｕに対するｎとｋの値はそれぞれ、０．０８９と２．３５４と仮定する。最後に、Ｗ−Ｓｉのｎとｋの値をそれぞれ、１．９６と２．６９と仮定する。この問題は式が２つで未知数が３つであるため、ｎ、ｋ又は厚さの１つの値を選択してから、残りの２つの未知数を計算することができる。上記の堆積プロセスで最適化したＳｉＯＮのＡＲＬ膜のｎの値は２４８ｎｍに対して常に２．２〜２．３附近であるため、以下の計算全体では、ｎの値をこの範囲にあるように選択する。ｋの値は上記のプロセスで広い範囲で調節可能であることから、ｋの値は制限しない。下記に与える解は、単純化したモデルのために、ＡＲＬに対する厳密な最適値ではない。例えば、Ａｌの自然酸化物やＷ−Ｓｉを単純に無視しており、また、その厚は常に１０〜２０オングストロームの範囲にある。また、ＡＲＬ膜のｎ及びｋの値は、膜の厚さ全体について一定であると仮定する。このように、式１及び２に対する解は、所望のＡＲＬ膜のｎ、ｋ及び厚さに対するガイドラインを与えるのみである。特定の用途に対するｎ、ｋ及び厚さの正確な値は、式１及び２からの解の値近くに最適化することにより、実験的に決定される。
ｍ＝３について、深いＵＶ（２４８ｎｍ）フォトリソグラフィーを有するＡｌ基板に対して、ｎの適切な値は２．３附近であり、ｋの適切な値は０．３附近、適切な厚さの値は８００オングストローム附近である。これらの解は位相差５４０゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線４及び７の間の強度の差は、入射強度の５％附近である。ｍ＝３について、深いＵＶフォトリソグラフィーを有するＷ−Ｓｉ基板に対しては、ｎの適切な値は２．３附近であり、ｋの適切な値は０．３附近、適切な厚さの値は８００オングストローム附近である。これらの解は位相差５４０゜から８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線４及び７の間の強度の差は、入射強度の５％未満である。
ｍ＝５について、深いＵＶフォトリソグラフィーを有するＡｌ基板に対して、ｎの適切な値は２．３附近であり、ｋの適切な値は０．１７附近、適切な厚さの値は１３５０オングストローム附近である。これらの解は位相差９００゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線４及び７の間の強度の差は、入射強度の５％附近である。ｍ＝５について、深いＵＶフォトリソグラフィーを有するＷ−Ｓｉ基板に対しては、ｎの適切な値は２．３附近であり、ｋの適切な値は０．１８附近、適切な厚さの値は１３５０オングストローム附近である。これらの解は位相差９００゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線４及び７の間の強度の差は、入射強度の５％未満である。
ｍ＝７について、深いＵＶフォトリソグラフィーを有するＡｌ基板に対して、ｎの適切な値は２．３附近であり、ｋの適切な値は０．１３附近、適切な厚さの値は１９００オングストローム附近である。これらの解は位相差１２６０゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線４及び７の間の強度の差は、入射強度の５％附近である。ｍ＝７について、深いＵＶフォトリソグラフィーを有するＷ−Ｓｉ基板に対しては、ｎの適切な値は２．３附近であり、ｋの適切な値は０．１３附近、適切な厚さの値は１９００オングストローム附近である。これらの解は位相差１２６０゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線４及び７の間の強度の差は、入射強度の５％未満である。
ｍ＝９について、深いＵＶフォトリソグラフィーを有するＡｌ基板に対して、ｎの適切な値は２．３附近であり、ｋの適切な値は０．１０附近、適切な厚さの値は２４３０オングストローム附近である。これらの解は位相差１６２０゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線４及び７の間の強度の差は、入射強度の５％附近である。ｍ＝９について、深いＵＶフォトリソグラフィーを有するＷ−Ｓｉ基板に対しては、ｎの適切な値は２．３附近であり、ｋの適切な値は０．１０附近、適切な厚さの値は２４３０オングストローム附近である。これらの解は位相差１６２０゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線４及び７の間の強度の差は、入射強度の５％未満である。
ｍ＝１１について、深いＵＶフォトリソグラフィーを有するＡｌ基板に対して、ｎの適切な値は２．３附近であり、ｋの適切な値は０．０８１附近、適切な厚さの値は２９６５オングストローム附近である。これらの解は位相差１９８０゜の８の範囲内に対して式１を満たすことが示されている。式２に対しては、光線４及び７の間の強度の差は、入射強度の５％附近である。ｍ＝１１について、深いＵＶフォトリソグラフィーを有するＷ−Ｓｉ基板に対しては、ｎの適切な値は２．３附近であり、ｋの適切な値は０．０８１附近、適切な厚さの値は２９６５オングストローム附近である。これらの解は位相差２９６５゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線４及び７の間の強度の差は、入射強度の５％未満である。
ｍ＝１３、１５、１７等の高次の奇数倍に対する解は、式１を満たすＡＲＬの厚さを厚くする事を伴うことが見出されている。この厚さの増加により、式２を満たす適切なｋの値が決定できる。
Ａｐｐｅｎｄｉｘ Ｂ（図９及び図１０）は、用いる種々のプロセスパラメータの好ましい範囲の幾つかと、堆積したＡＲＬの化学的性質及び光学的性質に対するシランと、アンモニアと、温度の効果を示す特性チャートである。このチャートの後のグラフ（図１１〜図２６）は、反射率対波長、ｎ対波長及びｋ対波長が、シラン流量、支持体とマニホールドの間隔、チャンバ圧力、ＲＦ電力、Ｎ2Ｏ流量、Ｎ2流量、ヘリウム流量、全ガス流量、温度が、中心値から変動した場合に、どのように変動するかを示している。シラン流量、支持体とマニホールドの間隔、チャンバ圧力、ＲＦ電力、Ｎ2Ｏ流量、Ｎ2流量、ヘリウム流量、全ガス流量、温度の中心値は、それぞれ順に、５１ｓｃｃｍ、５００ｍｉｌｓ、４．６トール、１６０ワット、３０ｓｃｃｍ、２００ｓｃｃｍ、２０００ｓｃｃｍ、３５０℃である。これらの値は、これらのプロセスパラメータの１つが変化したときに一定に保たれているそれぞれのプロセスパラメータの値にも対応している。
Ａｐｐｅｎｄｉｘ Ｃ（図２７〜図４２）は、チャンバ圧力、ＲＦ電力、支持体とマニホールドの間隔、シラン流量、Ｎ2Ｏ流量、ヘリウム流量、Ｎ2流量が、アンチレフレクティブ層を堆積するためのプロセスの堆積速度に与える影響と、堆積したアンチレフレクティブ層のｎ、ｋ及び均一性に与える影響とを示している。これらのグラフでは、これらが変化しない場合では、シラン流量、支持体とマニホールドの間隔、チャンバ圧力、ＲＦ電力、Ｎ2Ｏ流量、Ｎ2流量、ヘリウム流量、全ガス流量、温度が、中心値から変動した場合に、どのように変動するかを示している。シラン流量、支持体とマニホールドの間隔、チャンバ圧力、ＲＦ電力、Ｎ2Ｏ流量、Ｎ2流量、ヘリウム流量、温度は、それぞれ順に、５１ｓｃｃｍ、５００ｍｉｌｓ、４．６トール、１６０ワット、３０ｓｃｃｍ、２００ｓｃｃｍ、２０００ｓｃｃｍ、３５０℃で一定に維持される。
当業者に理解されるように、本発明の範囲及び本質的な特徴から離れることなく、本発明を別の特定の形態に具体化することが可能である。従って、前出の説明は好ましい具体例を例示するためのものであり、特許請求の範囲が本発明の範囲を述べると解されるべきである。
（特定の具体例の説明−２）
本発明に従ってＡＲＬを堆積するためのプロセスの好ましい具体例は、ヘリウムの存在下で、ＳｉＨ4対Ｎ2Ｏの比が０．５〜３．０、好ましくは１．０である場合のＳｉＨ4とＮ2Ｏの間の化学反応を引き起こための、プラズマ励起化学気相堆積法（ＰＥＣＶＤ）技術のための装置及びこの技術の使用を有している。このプロセスは更に、ＮＨ3ガス、Ｎ2ガス及びＨｅガスを添加する操作を有している。図１は、本発明に従ってアンチレフレクティブ層を堆積するための真空チャンバ１５を有する、簡略化された平行板ＰＥＣＶＤシステム１０の１つの具体例を例示する。
システム１０は、支持体１２上に平坦に置かれている基板（図示せず）に堆積ガスを散布するためのガス散布マニホールド１１を有している。支持体１２は熱応答性が高く且つサポート１３に載置されており、そのため、支持体１２（及び支持体１２の上面に支持される基板）は、下側の搬入搬出のポジションと点線で表されるマニホールド１１に近接する上側の処理のポジション１４との間を調節しつつ動くことが可能である。
実現しようとする所望の屈折率、吸収率及び厚さの値に依存するが、支持体１２とマニホールド１１の間の間隔は２００〜６００ｍｉｌｓの範囲内であり、基板温度は２００〜４００℃の範囲内、チャンバ圧力は１〜６トールに維持される。変化する屈折率、吸収率及び厚さの値を有するＡＲＬをこれらのプロセスパラメータの範囲内で、１９０ｎｍ〜９００ｎｍの間のいかなる露光波長に対し堆積することが可能である：そして、別々の波長に対する別々の最適な屈折率、吸収率及び厚さの値を、これらパラメータと、ＳｉＨ4ガス、Ｎ2Ｏガス、ＮＨ3ガス、Ｎ2ガス及びＨｅガスのチャンバ内に導入する流量とを変化させることにより、同じように実現される。これらの範囲の中で、間隔の好ましい範囲は４００〜６００ｍｉｌｓである。基板温度に対しては、好ましい範囲は３００〜４００℃、チャンバ圧力の好ましい範囲は４．５〜５．５トールである。
支持体１２及びウエハが処理のポジション１４にあるときは、これらは、環状の真空マニホールド２４の中へと排気するための、間隔をおく複数の穴２３を有するバッフル板１７により、包囲される。制御弁（図示せず）を有するライン１８を介して、堆積ガスがガス混合チャンバ１９内へと供給され、そこでこれらが混合されマニホールド１１へ供給される。Ｈｅはキャリアガスとして知られているが、本プロセスでの使用は、プロセスのパラメータの制御のためのものである。後述するが、使用するＨｅの量は、堆積するＡＲＬの光学特性と化学特性に影響する。更に、Ｈｅの助力により、膜の化学組成を変えずに所望のチャンバ圧力を実現するため、プロセスの安定性が確保され、これは即ち均一な膜の堆積を確保することになる。堆積するＡＲＬは薄い膜であるため、厚さ制御は大変重要であり、所望の厚さの実現には低い堆積速度が必要である。また、Ｈｅの添加により堆積速度が下がるため、膜特性の制御に加えて、厚さの制御も可能となる。
処理中は、ガス流入マニホールド１１の通気は、ガスなあれを表す矢印２２及び２１に示されるように、基板の表面に向かって基板表面全体に放射状に均一になされている。ＳｉＨ4とＮ2Ｏは共に流量５〜３００ｓｃｃｍで、ＳｉＨ4対Ｎ2Ｏの比が０．５〜３．０、好ましくは１．０で導入される。所望の屈折率、吸収率及び厚さの値とプロセス領域によっては、後述の如くＮＨ3、Ｎ2及びＨｅを添加してもよい。屈折率、吸収率及び厚さの値が広い範囲であることが望ましい場合は、ＮＨ3、Ｎ2及び更にＨｅをプロセスに添加し、ＮＨ3０〜３００ｓｃｃｍ、Ｎ2０〜４０００ｓｃｃｍ、Ｈｅ５〜５０００ｓｃｃｍでチャンバ内に導入される。これらの範囲の中で、チャンバへのＳｉＨ4導入の好ましい範囲は１５〜１６０ｓｃｃｍであり；Ｎ2Ｏの好ましい範囲は１５〜１６０ｓｃｃｍ；ＮＨ3の好ましい範囲は０〜３００ｓｃｃｍ；Ｎ2の好ましい範囲は０〜５００ｓｃｃｍ；Ｈｅの好ましい範囲は５００〜４０００ｓｃｃｍである。反応が完結した後、残留するガスをポート２３を介して円形真空マニホールド２４へと排気し、排気ライン（図示せず）を介して外へと排気される。これらガスの最適な値は、ＳｉＨ4 ４０〜１２ｓｃｃｍ、ＮＨ3 ３０〜１２０ｓｃｃｍ、Ｎ2 １５００〜２５００ｓｃｃｍ、Ｎ2Ｏ ０〜３００ｓｃｃｍ、ＮＨ3 ０〜１５０ｓｃｃｍである。これらは、アプライドマテリアルズ社により製造した８インチチャンバに対する値である。その他のサイズのチャンバやその他の材料製のチャンバでは、これらの値が異なるだろう。
ＲＦ電源２５からマニホールド１１にＲＦエネルギーを印加することにより、制御されたＳｉＨ4とＮ2Ｏのプラズマが基板近隣に形成される。ガス散布マニホールド１１はＲＦ電極でもあり、他方、支持体１２にはアースがとられている。ＲＦ電源２５は、５０〜５００ワットの電力をマニホールド１１へ供給して、チャンバ１５に導入したＳｉＨ4とＮ2Ｏの分解の速度を遅くすることもでき、あるいは促進することもできる。
円形の外部ランプモジュール２６が、コリメート円形パターンの光２７を、クオーツウィンドウ２８を介して支持体１２へと与える。このような熱の分布により、支持体の自然熱損失パターンを補填し、堆積のために迅速で且つ均一に支持体及び基板を加熱する。モータ（図示せず）により、支持体１２は処理のポジション１４と下側の基板搬送ポジションとの間で昇降する。
モータ、ライン１８に接続した制御弁及びＲＦ電源２５は、制御ラインの上のプロセッサ３４によって制御され、これらの一部だけが示されている。これらの制御ラインを用いて、プロセッサがＡＲＬ堆積のプロセス全体を制御する。プロセッサ３４は、メモリ３８に格納されたコンピュータプログラムの制御下で動作する。コンピュータプログラムは、時期、ガスの混合、チャンバ圧力、チャンバ温度、ＲＦ電力レベル、支持体のポジション、その他のプロセスのパラメータを命令する。典型的には、プロセッサが、ＳｉＨ4とＮ2Ｏを有する第１のプロセスガスをチャンバに導入しＨｅを有する第２のプロセスガスをチャンバに導入するように、コンピュータ読み出し可能情報をメモリが有している。
上記の説明は例示のためだけのものであり、本発明の範囲を制限するものと考えるべきではない。上述のシステムの変形、例えば支持体の設計、ヒータ設計、ＲＦ電力接続の配置等に関する変形が可能である。更に、他のプラズマＣＶＤ装置、例えば電子サイクロトロン共鳴（ＥＣＲ）プラズマＣＶＤ装置、誘導結合ＲＦ高密度プラズマＣＶＤ装置、その他の装置を用いてもよい。本発明のＡＲＬ及びこの層を形成する方法は、特定の装置や特定のプラズマ励起法に制限されるものではない。
同様に、プロセスの堆積速度を制御するため及びプロセスの安定化のＨｅの使用は、一般的な薄膜堆積に適用でき、ＡＲＬ膜の堆積に制限されない。具体的には、既存のプラズマ励起シラン酸化物プロセス、プラズマ励起シランオキシナイトライドプロセス及びプラズマ励起シランナイトライドプロセスの堆積速度を下げるために用いることができる。好ましい具体例ではヘリウムを用いているが、ヘリウムの代りに他の不活性ガスを用いてもよい。
図２は、フォトリソグラフィープロセス中に多層半導体デバイスの表面に入る入射光ビームの反射光及び屈折光の典型的な経路を示す縦断面図である。図２に示されるように、デバイスに入る入射光ビーム１に対して、フォトレジスト層とその下の層の間の反射３及び、フォトレジストに進入する光５を生じるこの下層と基板の間の別の反射６により、フォトレジストパターンの露光が歪められてしまう。
図３では、点線の光路が、本発明に従ったＡＲＬの機能を例示する。図示の如く、光線３と５（これらは強度がほぼ等しく位相差が５４０゜以上）とが相互に実質的に打ち消し合い、光線４と６とがＡＲＬに吸収されるだろう。即ち、フォトレジストを露光する光は、光線２からの入射光のみである。前述の如く、本発明に従ったＡＲＬはあらゆるフォトレジストに適合するため、フォトレジストが中和される問題を排除する。更に、後述のように、別々の最適な屈折率、吸収率及び厚さの値を有するＡＲＬを実現して、１９０〜９００ｎｍの別々の露光波長の反射を打ち消す。
図４は、本発明のアンチレフレクティブ層堆積のためのプロセスにおける、別々のプロセスパラメータの効果を示すチャートである。前述の如く、別々のパラメータを変えることにより、ＡＲＬの性質を変えることができる。このチャートで示されるように、基板温度の上昇により、堆積したＡＲＬの屈折率ｎ、吸収率ｋ、厚さｔ、及び反射率ｒが上昇するだろう。同様に、チャンバに流入する全ガス流れの上昇又はチャンバにＳｉＨ4が導入される流量の上昇により、堆積したＡＲＬの屈折率ｎ、吸収率ｋ、厚さｔ及び反射率ｒの値も上昇するだろう。
他方、チャンバ１９の圧力の上昇又は支持体１２とマニホールド１１の間の間隔の増加は、堆積したＡＲＬの屈折率ｎ、吸収率ｋ、厚さｔ及び反射率ｒの値を下げる効果がある。あるいは、ＲＦ電源２５に供給される電力を上げてプラズマを更に余計に発生させることは、堆積したＡＲＬの屈折率ｎ、吸収率ｋ及び反射率ｒの値を下げる一方で堆積したＡＲＬの厚さを上げる効果がある。チャンバ１９内がＮ2Ｏ又はＮ2導入される流量を上げることによっても、同様の効果を実現することができる。堆積したＡＲＬの屈折率ｎ、吸収率ｋ及び反射率ｒの値を上げる一方で堆積したＡＲＬの厚さを下げるという正反対の効果は、チャンバ１９にＨｅを導入する流量を上げることによって実現される。最後に、チャンバ１９内に導入されるＮＨ3の量を上げて、屈折率ｎ及び厚さｔの値を上げつつも吸収率ｋ及び反射率ｒの値を下げることができる。
以下のＡＲＬの議論は、下記に示される計算を説明するものである。これらの計算は、一例が上述されているようなプラズマ励起ＣＶＤ技術によるＳｉＯＮ膜の堆積に関するものである。この計算から得られる値は、露光波長約２４８ｎｍに対するものである。この波長においては、このプロセスで堆積するＡＲＬの屈折率ｎの値は１．７〜２．４であり、吸収率ｋの値は０〜１．３である。
有効なＡＲＬは、ＰＲの厚さが変動した場合のＰＲに吸収される光の変動を最小にする。この事は、ＰＲとＡＲＬの界面から反射する光の実質的な打ち消し、即ち図３の光線３及び５の実質的な打ち消しを要求する。以下の２つの要求事項が、光線３及び５に対して同時に満たされたときに、実質的な打ち消しが実現される。光線３と５の位相差が、１８０゜の奇数倍に近いことである
ｎ3・２ｔ ＝ １／２（ｍλ） （１）
光線３と５の強度がほぼ同じであること
Ｉ3 ＝ Ｉ5 （２）。
上述の要求事項の最初の方は、式１で表される相殺的干渉方程式によって記述される。第２番目の式は、光線３及び５の強度を整合するための条件を記述する。
所与の基板及びフォトレジストに対して、式１及び２で表される条件１及び２は、ＡＲＬ膜の屈折率ｎ、吸収率ｋ及び厚さｔの適切な選択と同時に満足することができる。ｍ＝３（位相差５４０゜）、ｍ＝５（位相差９００゜）及びこれよりも高い１８０゜の奇数倍の位相差に対する解は、式１を満足するためにはｍ＝１の場合に比べてより厚いＡＲＬの厚さを要求する。ＡＲＬが厚くなるため、式２を満たすためには別の屈折率ｎ及び吸収率ｋの値が必要である。この別の屈折率ｎ及び吸収率ｋはの値は本発明により、５００〜３０００オングストロームの範囲のＡＲＬの厚さに対して実現できる。
より厚いＡＲＬに対して屈折率及び吸収率の値を実現することが望ましく、それは、厚さが大きくなることが、ウエハとウエハの膜の一致性を実現するためのＡＲＬ製造上における大きな利点となるからである。膜が厚くなれば、薄い膜よりも長い堆積時間が必要であることから、膜の屈折率、吸収率及び厚さを良好に制御することが可能である。例えば、ソニー社の研究者が示唆する膜厚は、２５０オングストローム附近である。堆積速度が毎分２０００オングストロームとすれば、堆積時間は７．５秒であり、この時間にはプラズマの点火及び消失のための時間が含まれる。これらは堆積プロセスの中で良好に制御できない部分であり、これが一般に、ウエハ間の厚さの変動や屈折率及び吸収率を含む膜の性質の変動に寄与することとなる。７５０オングストロームの膜厚を用いる場合は、膜堆積時間は２２．５秒に増え、プラズマの点火及び消失の堆積時間への部分的な寄与は１／３に減る。プラズマの点火及び消失の堆積時間への部分的な寄与がこのように小さくなることにより、２５０オングストロームの膜に比べて、ウエハとウエハの間の屈折率、吸収率及び厚さの変動が実質的に改善される。この内容は、ｍ＝３に限定されない。これは、１８０゜の５倍、７倍及び全ての奇数倍の位相差における式１及び２に対する解に対して有効である。
ハードマスクを要求する用途に対しては、基板上に残されたＡＲＬ膜をエッチングステップにおけるハードマスクとして用いることが可能となる。これは、膜厚が、ＡＲＬ層を完全に侵食せずに基板のエッチングを可能とするよう充分である場合に、可能である。即ち、これは式１及び２に対する高次の奇数倍の解に対応した屈折率及び吸収率の値を有する厚いＡＲＬ膜を用いる場合の、別に見込まれる利点となる。
後述するＡｐｐｅｎｄｉｘ Ａは、ＳｉＯＮについて２４８ｎｍにおける式１及び２の位相差５４０゜の奇数倍に対する解に対応した屈折率ｎ、吸収率ｋ及び厚さｔの値の例を列挙する。フォトレジストに対する屈折率ｎ及び吸収率ｋの値はそれぞれ、１．８０と０．０１１と仮定する。Ａｌ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｃｕ及びＡｌ−Ｃｕに対する屈折率ｎと吸収率ｋの値が示される。最後に、Ｗ−Ｓｉの屈折率ｎと吸収率ｋの値をそれぞれ、１．９６と２．６９と仮定する。式が２つで未知数が３つであるため、屈折率ｎ、吸収率ｋ又は厚さｔの１つの値を選択してから、残りの２つの未知数を計算することができる。上記の堆積プロセスで最適化したＳｉＯＮのＡＲＬ膜の屈折率ｎの値は２４８ｎｍに対して常に２．２〜２．３附近であるため、Ａｐｐｅｎｄｉｘ Ａの計算全体では、屈折率ｎの値をこの範囲にあるように選択する。吸収率ｋの値は上記のプロセスで広い範囲で調節可能であることから、吸収率ｋの値は制限しない。
下記に与える解は、単純化したモデルのために、ＡＲＬに対する厳密な最適値ではない。例えば、Ａｌの自然酸化物やＷ−Ｓｉを単純に無視しており、また、その厚は常に１０〜２０オングストロームの範囲にある。また、ＡＲＬ膜の屈折率ｎ及び吸収率ｋの値は、膜の厚さ全体について一定であると仮定する。このように、式１及び２に対する解は、所望のＡＲＬ膜の屈折率ｎ、吸収率ｋ及び厚さに対するガイドラインを与えるのみである。特定の用途に対する屈折率ｎ、吸収率ｋ及び厚さの正確な値は、式１及び２からの解の値近くに最適化することにより、実験的に決定される。
ｍ＝３について、深いＵＶ（２４８ｎｍ）フォトリソグラフィーを有するＡｌ基板に対して、屈折率ｎの適切な値は２．３附近であり、吸収率ｋの適切な値は０．３附近、適切な厚さの値は８００オングストローム附近である。これらの解は位相差５４０゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線３及び５の間の強度の差は、入射強度の５％附近である。ｍ＝３について、深いＵＶフォトリソグラフィーを有するＷ−Ｓｉ基板に対しては、屈折率ｎの適切な値は２．３附近であり、吸収率ｋの適切な値は０．３附近、適切な厚さの値は８００オングストローム附近である。これらの解は位相差５４０゜から８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線３及び５の間の強度の差は、入射強度の５％未満である。
ｍ＝５について、深いＵＶフォトリソグラフィーを有するＡｌ基板に対して、屈折率ｎの適切な値は２．３附近であり、吸収率ｋの適切な値は０．１７附近、適切な厚さの値は１３５０オングストローム附近である。これらの解は位相差９００゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線３及び５の間の強度の差は、入射強度の５％附近である。ｍ＝５について、深いＵＶフォトリソグラフィーを有するＷ−Ｓｉ基板に対しては、屈折率ｎの適切な値は２．３附近であり、吸収率ｋの適切な値は０．１８附近、適切な厚さの値は１３５０オングストローム附近である。これらの解は位相差９００゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線３及び５の間の強度の差は、入射強度の５％未満である。
ｍ＝７について、深いＵＶフォトリソグラフィーを有するＡｌ基板に対して、屈折率ｎの適切な値は２．３附近であり、吸収率ｋの適切な値は０．１３附近、適切な厚さの値は１９００オングストローム附近である。これらの解は位相差１２６０゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線３及び５の間の強度の差は、入射強度の５％附近である。ｍ＝７について、深いＵＶフォトリソグラフィーを有するＷ−Ｓｉ基板に対しては、屈折率ｎの適切な値は２．３附近であり、吸収率ｋの適切な値は０．１３附近、適切な厚さの値は１９００オングストローム附近である。これらの解は位相差１２６０゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線３及び５の間の強度の差は、入射強度の５％未満である。
ｍ＝９について、深いＵＶフォトリソグラフィーを有するＡｌ基板に対して、屈折率ｎの適切な値は２．３附近であり、吸収率ｋの適切な値は０．１０附近、適切な厚さの値は２４３０オングストローム附近である。これらの解は位相差１６２０゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線３及び５の間の強度の差は、入射強度の５％附近である。ｍ＝９について、深いＵＶフォトリソグラフィーを有するＷ−Ｓｉ基板に対しては、屈折率ｎの適切な値は２．３附近であり、吸収率ｋの適切な値は０．１０附近、適切な厚さの値は２４３０オングストローム附近である。これらの解は位相差１６２０゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線３及び５の間の強度の差は、入射強度の５％未満である。
ｍ＝１１について、深いＵＶフォトリソグラフィーを有するＡｌ基板に対して、屈折率ｎの適切な値は２．３附近であり、吸収率ｋの適切な値は０．０８１附近、適切な厚さの値は２９６５オングストローム附近である。これらの解は位相差１９８０゜の８の範囲内に対して式１を満たすことが示されている。式２に対しては、光線３及び５の間の強度の差は、入射強度の５％附近である。ｍ＝１１について、深いＵＶフォトリソグラフィーを有するＷ−Ｓｉ基板に対しては、屈折率ｎの適切な値は２．３附近であり、吸収率ｋの適切な値は０．０８１附近、適切な厚さの値は２９６５オングストローム附近である。これらの解は位相差２９６５゜の８゜の範囲内に対して式１を満たすことが示されている。式２に対しては、光線３及び５の間の強度の差は、入射強度の５％未満である。
ｍ＝１３、１５、１７等の高次の奇数倍に対する解は、式１を満たすＡＲＬの厚さを厚くする事を伴うことが見出されている。この厚さの増加により、式２を満たす適切な吸収率ｋの値が決定できる。
Ａｐｐｅｎｄｉｘ Ｂ（図９及び図１０）は、用いる種々のプロセスパラメータの好ましい範囲の幾つかと、堆積したＡＲＬの化学的性質及び光学的性質に対するシランと、ＮＨ3と、温度の効果を示す特性チャートである。このチャートの後のグラフ（図１１〜図２６）は、反射率対波長、屈折率ｎ対波長及び吸収率ｋ対波長が、ＳｉＨ4流量、支持体とマニホールドの間隔、チャンバ圧力、ＲＦ電力、Ｎ2Ｏ流量、Ｎ2流量、Ｈｅ流量、全ガス流量、温度が、中心値から変動した場合に、どのように変動するかを示している。シラン流量、支持体とマニホールドの間隔、チャンバ圧力、ＲＦ電力、Ｎ2Ｏ流量、Ｎ2流量、Ｈｅ流量、全ガス流量、温度の中心値は、それぞれ順に、５１ｓｃｃｍ、５００ｍｉｌｓ、４．６トール、１６０ワット、３０ｓｃｃｍ、２００ｓｃｃｍ、２０００ｓｃｃｍ、３５０℃である。これらの値は、これらのプロセスパラメータの１つが変化したときに一定に保たれているそれぞれのプロセスパラメータの値にも対応している。
Ａｐｐｅｎｄｉｘ Ｃ（図２７〜図４２）は、チャンバ圧力、ＲＦ電力、支持体とマニホールドの間隔、ＳｉＨ4流量、Ｎ2Ｏ流量、Ｈｅ流量、Ｎ2流量が、ＡＲＬを堆積するためのプロセスの堆積速度に与える影響と、堆積したＡＲＬの屈折率ｎ、吸収率ｋ及び均一性に与える影響とを示している。これらのグラフでは、言及しない限り、シラン流量、支持体とマニホールドの間隔、チャンバ圧力、ＲＦ電力、Ｎ2Ｏ流量、Ｎ2流量、Ｈｅ流量はそれぞれ順に、５１ｓｃｃｍ、５００ｍｉｌｓ、４．６トール、１６０ワット、３０ｓｃｃｍ、２００ｓｃｃｍ、２０００ｓｃｃｍで一定に維持される。
当業者に理解されるように、本発明の範囲及び本質的な特徴から離れることなく、本発明を別の特定の形態に具体化することが可能である。従って、前出の説明は好ましい具体例を例示するためのものであり、特許請求の範囲が本発明の範囲を述べると解されるべきである。
Figure 2007180561
Figure 2007180561
Figure 2007180561
Figure 2007180561
Figure 2007180561
Figure 2007180561
Figure 2007180561
Figure 2007180561
本発明に従ったアンチレフレクティブコーティングの処理のために用いる単純化した化学気相堆積装置の１つの具体例の縦断面図である。 フォトリソグラフィープロセス中の多層半導体デバイスの表面に入射する入射光ビームの反射及び屈折光の経路の縦断面図である。 本発明に従ってアンチレフレクティブ層を用いる効果を示す。 本発明のアンチレフレクティブ層堆積のプロセスの傾向のチャートである。 本発明に従ったアンチレフレクティブコーティングの処理のために用いる単純化した化学気相堆積装置（ＣＶＤ）の１つの具体例の縦断面図である。 フォトリソグラフィープロセス中の多層半導体デバイスの表面に入射する入射光ビームの反射及び屈折光の経路の縦断面図である。 本発明に従ってアンチレフレクティブ層を用いる効果を示す。 本発明のアンチレフレクティブ層堆積のプロセスの傾向のチャートである。 「Ａｐｐｅｎｄｉｘ Ｂ」と称する表であり、ＡＲＬ膜のＲＢＳ／ＨＦＳサンプルの結果を示す。 「Ａｐｐｅｎｄｉｘ Ｂ」と称する表であり、ＡＲＬ膜のＲＢＳ／ＨＦＳサンプルの別の結果を示す。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 波長に対して反射率、ｎの値、ｋの値の変動をそれぞれ示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。 ２００ｎｍＡＲＬプロセスの傾向を示すグラフを含んでいる。
符号の説明
１０…ＰＥＣＶＤシステム、１１…マニホールド、１２…支持体、１３…サポート、１４…処理のポジション、１５…真空チャンバ、１８…ライン、１９…ガス混合チャンバ、２１，２２…矢印、２３…ポート、２４…真空マニホールド、２５…ＲＦ電源、３１…真空ライン、３２…絞り弁、３４…プロセッサ。

Claims (9)

  1. 薄膜堆積で安定性及び良好な厚さ制御を実現するために、プラズマ励起プロセスを制御するための方法であって、
    所望の安定性及び厚さを実現するために要求される不活性ガスの量を決めるステップと、
    前記プロセスに前記不活性ガスを添加するステップと、
    前記不活性ガスの添加を制御して前記量を実現し、前記プロセスの堆積速度を下げるステップと、
    を有する方法。
  2. 半導体処理チャンバで基板上にアンチレフレクティブ層を堆積するための方法であって、該方法は、前記アンチレフレクティブ膜の光学的性質及び化学的性質の両方を正確に制御することを可能にし、
    チャンバ圧力を１〜６トールに設定し維持するステップと、
    ５０〜５００ワットの電力を供給する能力を有する電源に、前記チャンバを接続させるステップと、
    支持体上に前記基板を支持するステップと、
    前記基板を、２００〜４００℃の範囲の温度まで加熱するステップと、
    前記支持体を、ガス散布システムから、２００〜６５０ｍｉｌｓの範囲の間隔を備えた距離のところに配置するステップと、
    流量５〜３００ｓｃｃｍでＳｉＨ４を前記チャンバに導入するステップと、
    流量５〜３００ｓｃｃｍでＮ２Ｏを前記チャンバに導入するステップと、
    を有する方法。
  3. フォトレジストのパターンを形成する方法であって、
    基板上に、膜を備えるアンチレフレクティブ層を形成するステップと、
    前記アンチレフレクティブ膜の上にフォトレジストを形成するステップであって、前記フォトレジストと前記アンチレフレクティブ層の界面からの第１の反射光の位相が前記アンチレフレクティブ層と前記基板の界面からの第２の反射光と５４０゜ずれており、前記第１の反射光は前記第２の反射光とほぼ同じ強度を有して前記第２の反射光を実質的に打ち消すような、厚さと屈折率を前記膜が有する、前記ステップと、
    を有し
    前記厚さと前記屈折率は、ある範囲内にあり、且つ、露光波長が与えられたとき正確に決定することができ、前記厚さと前記屈折率は信頼性及び反復性をもって実現可能である方法。
  4. Ａｌ−Ｓｉ基板の上に前記アンチレフレクティブ層を形成するステップと、
    前記アンチレフレクティブ層の上にフォトレジストを形成するステップと
    を有し、
    前記アンチレフレクティブ層は、
    波長約２４８ｎｍでの露光に対して、前記フォトレジストと前記アンチレフレクティブ層の界面からの第１の反射光の位相が、前記アンチレフレクティブ層と前記Ａｌ−Ｓｉ基板の界面からの第２の反射光と５４０゜ずれており、前記第１の反射光は、前記第２の反射光とほぼ同じ強度を有して前記第２の反射光を実質的に打ち消す、
    独自の膜の性質を有している膜を備え、
    前記アンチレフレクティブ膜は、２．１〜２．４の範囲の反射屈折率ｎと、０．２〜０．５の範囲の吸収屈折率ｋと、５００〜１０００オングストロームの範囲の厚さとを有している方法。
  5. 薄膜干渉を実質的に排除する独自の性質を有するアンチレフレクティブ層であって、前記層は、
    １．７〜２．９の範囲の反射屈折率ｎと、０〜１．３の範囲の吸収屈折率ｋと、２００〜３０００オングストロームの範囲の厚さとを有するアンチレフレクティブ膜
    を備え、
    露光波長３６５ｎｍ以下に対して、前記フォトレジストと前記アンチレフレクティブ層の界面からの第１の反射光と前記アンチレフレクティブ層と前記基板の界面からの第２の反射光との間に、１８０゜の奇数倍の位相シフトが存在し、前記第１の反射光は前記第２の反射光とほぼ同じ強度を有して前記第２の反射光を実質的に打ち消す、アンチレフレクティブ層。
  6. 基板処理システムであって、
    真空チャンバと、
    真空チャンバ内に配置される、基板を支持するための基板支持体と、
    チャンバ内にプロセスガスを導入するためのガスマニホールドと、
    ガス源からガスマニホールドへプロセスガスを散布するための、ガスマニホールドにつながったガス散布システムと、
    基板支持体とチャンバの間につながる電源と真空チャンバ内の圧力を制御するための真空システムと、
    コンピュータを有する、ガス散布システムと電源と真空システムとを制御するためのコントローラと、
    基板処理システムの動作を支持するためのコンピュータ読み出し可能プログラムコードを有するコンピュータ使用可能媒体を備えるコントローラであって、前記コンピュータ読みだし可能プログラムコードは、
    ガス散布システムにＳｉＨ４とＮ２Ｏとの混合物を備える第１のプロセスガスをチャンバに導入させてウエハの上にプラズマ励起ＣＶＤ層を堆積させるための、コンピュータ読み出し可能プログラムコードと、
    ガス散布システムにＨｅを備える第２のプロセスガスをチャンバに導入させて第１の層の堆積速度を制御するための、コンピュータ読み出し可能プログラムコードと
    を備える、前記コントローラと、
    を備える基板処理システム。
  7. プラズマ励起プロセスを制御して薄膜堆積の厚さ制御を実現する方法であって、
    所望の低い堆積速度に要する不活性ガスの量を決定するステップと、
    不活性ガスをプロセスに添加するステップと、
    不活性ガスをプロセスに添加するステップを制御して所望の低い堆積速度を実現するステップと
    を有する方法。
  8. 半導体処理チャンバ内で基板上にアンチレフレクティブ層を堆積するための方法であって、
    Ｈｅを用いて１〜６トールの範囲のチャンバ圧力を与えるステップと、
    チャンバをＲＦ電源に接続して、５０〜５００ワットを受容するステップと、
    基板をチャンバ内で支持するステップと、
    基板を２００〜４００℃の範囲の温度に加熱するステップと、
    ガス散布システムを介して流量５〜３００ｓｃｃｍでＳｉＨ４を導入するステップと、
    ガス散布システムを介して流量５〜３００ｓｃｃｍでＮ２Ｏを導入するステップと
    を有する方法。
  9. フォトレジストパターンを形成する方法であって、
    基板上にアンチレフレクティブ層を形成するステップと、
    アンチレフレクティブ層上にフォトレジストの層を形成するステップであって、フォトレジストとアンチレフレクティブ層の界面からの第１の反射光の位相がアンチレフレクティブ層と基板の界面からの第２の反射光と５４０゜ずれているような、厚さと屈折率を該層が有する、前記ステップと
    を有する方法。
JP2007000228A 1995-12-05 2007-01-04 アンチレフレクティブコーティング及びその堆積の方法 Pending JP2007180561A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US56733895A 1995-12-05 1995-12-05
US08/672,888 US5968324A (en) 1995-12-05 1996-06-28 Method and apparatus for depositing antireflective coating

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP35653096A Division JP3930932B2 (ja) 1995-12-05 1996-12-05 アンチレフレクティブコーティング及びその堆積の方法

Publications (1)

Publication Number Publication Date
JP2007180561A true JP2007180561A (ja) 2007-07-12

Family

ID=27074447

Family Applications (2)

Application Number Title Priority Date Filing Date
JP35653096A Expired - Fee Related JP3930932B2 (ja) 1995-12-05 1996-12-05 アンチレフレクティブコーティング及びその堆積の方法
JP2007000228A Pending JP2007180561A (ja) 1995-12-05 2007-01-04 アンチレフレクティブコーティング及びその堆積の方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP35653096A Expired - Fee Related JP3930932B2 (ja) 1995-12-05 1996-12-05 アンチレフレクティブコーティング及びその堆積の方法

Country Status (5)

Country Link
US (2) US5968324A (ja)
EP (1) EP0778496B1 (ja)
JP (2) JP3930932B2 (ja)
KR (1) KR100459982B1 (ja)
DE (1) DE69621750T2 (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5968324A (en) * 1995-12-05 1999-10-19 Applied Materials, Inc. Method and apparatus for depositing antireflective coating
US6562544B1 (en) * 1996-11-04 2003-05-13 Applied Materials, Inc. Method and apparatus for improving accuracy in photolithographic processing of substrates
US6428894B1 (en) * 1997-06-04 2002-08-06 International Business Machines Corporation Tunable and removable plasma deposited antireflective coatings
JP3827839B2 (ja) * 1997-11-27 2006-09-27 富士通株式会社 半導体装置の製造方法
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US7804115B2 (en) * 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6274292B1 (en) 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
EP0959496B1 (en) * 1998-05-22 2006-07-19 Applied Materials, Inc. Methods for forming self-planarized dielectric layer for shallow trench isolation
US6063666A (en) * 1998-06-16 2000-05-16 Advanced Micro Devices, Inc. RTCVD oxide and N2 O anneal for top oxide of ONO film
US7378146B1 (en) * 1998-08-05 2008-05-27 International Business Machines Corporation Transparent hard coats for optical elements
US6268282B1 (en) * 1998-09-03 2001-07-31 Micron Technology, Inc. Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks
US6281100B1 (en) 1998-09-03 2001-08-28 Micron Technology, Inc. Semiconductor processing methods
JP3818561B2 (ja) * 1998-10-29 2006-09-06 エルジー フィリップス エルシーディー カンパニー リミテッド シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法
US6828683B2 (en) 1998-12-23 2004-12-07 Micron Technology, Inc. Semiconductor devices, and semiconductor processing methods
US7235499B1 (en) 1999-01-20 2007-06-26 Micron Technology, Inc. Semiconductor processing methods
US6924196B1 (en) * 1999-08-06 2005-08-02 Newport Fab, Llc Anti-reflective coating and process using an anti-reflective coating
US7067414B1 (en) 1999-09-01 2006-06-27 Micron Technology, Inc. Low k interlevel dielectric layer fabrication methods
US6242361B1 (en) * 1999-12-13 2001-06-05 Industrial Technology Research Institute Plasma treatment to improve DUV photoresist process
US6372668B2 (en) * 2000-01-18 2002-04-16 Advanced Micro Devices, Inc. Method of forming silicon oxynitride films
US6440860B1 (en) 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
AU2001233290A1 (en) * 2000-02-22 2001-09-03 Brewer Science, Inc. Organic polymeric antireflective coatings deposited by chemical vapor deposition
US6936405B2 (en) 2000-02-22 2005-08-30 Brewer Science Inc. Organic polymeric antireflective coatings deposited by chemical vapor deposition
US7132219B2 (en) * 2001-02-02 2006-11-07 Brewer Science Inc. Polymeric antireflective coatings deposited by plasma enhanced chemical vapor deposition
US6376392B1 (en) 2001-05-18 2002-04-23 Industrial Technology Research Institute PECVD process for ULSI ARL
US6633392B1 (en) 2002-01-17 2003-10-14 Advanced Micro Devices, Inc. X-ray reflectance system to determine suitability of SiON ARC layer
US7390755B1 (en) 2002-03-26 2008-06-24 Novellus Systems, Inc. Methods for post etch cleans
US6852474B2 (en) * 2002-04-30 2005-02-08 Brewer Science Inc. Polymeric antireflective coatings deposited by plasma enhanced chemical vapor deposition
US20050220984A1 (en) * 2004-04-02 2005-10-06 Applied Materials Inc., A Delaware Corporation Method and system for control of processing conditions in plasma processing systems
US20050255410A1 (en) 2004-04-29 2005-11-17 Guerrero Douglas J Anti-reflective coatings using vinyl ether crosslinkers
KR20050115634A (ko) * 2004-06-04 2005-12-08 삼성전자주식회사 플라즈마 강화 화학기상증착설비를 이용한 화학기상증착방법
US7288484B1 (en) 2004-07-13 2007-10-30 Novellus Systems, Inc. Photoresist strip method for low-k dielectrics
US8193096B2 (en) 2004-12-13 2012-06-05 Novellus Systems, Inc. High dose implantation strip (HDIS) in H2 base chemistry
US7202176B1 (en) * 2004-12-13 2007-04-10 Novellus Systems, Inc. Enhanced stripping of low-k films using downstream gas mixing
US8129281B1 (en) 2005-05-12 2012-03-06 Novellus Systems, Inc. Plasma based photoresist removal system for cleaning post ash residue
WO2007044514A2 (en) * 2005-10-07 2007-04-19 Lee, Michael, J. Method for improving refractive index control in pecvd deposited a-siny films
US7914974B2 (en) 2006-08-18 2011-03-29 Brewer Science Inc. Anti-reflective imaging layer for multiple patterning process
US7740768B1 (en) 2006-10-12 2010-06-22 Novellus Systems, Inc. Simultaneous front side ash and backside clean
US8435895B2 (en) 2007-04-04 2013-05-07 Novellus Systems, Inc. Methods for stripping photoresist and/or cleaning metal regions
US20080299747A1 (en) * 2007-05-30 2008-12-04 Asm Japan K.K. Method for forming amorphouse silicon film by plasma cvd
US7930657B2 (en) 2008-01-23 2011-04-19 Micron Technology, Inc. Methods of forming photomasks
US8133659B2 (en) * 2008-01-29 2012-03-13 Brewer Science Inc. On-track process for patterning hardmask by multiple dark field exposures
US8591661B2 (en) 2009-12-11 2013-11-26 Novellus Systems, Inc. Low damage photoresist strip method for low-K dielectrics
US9640396B2 (en) * 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
KR101770008B1 (ko) 2009-12-11 2017-08-21 노벨러스 시스템즈, 인코포레이티드 고주입량 주입 박리 전에 실리콘을 보호하기 위한 개선된 패시베이션 공정
US20110143548A1 (en) 2009-12-11 2011-06-16 David Cheung Ultra low silicon loss high dose implant strip
US20110272024A1 (en) * 2010-04-13 2011-11-10 Applied Materials, Inc. MULTI-LAYER SiN FOR FUNCTIONAL AND OPTICAL GRADED ARC LAYERS ON CRYSTALLINE SOLAR CELLS
US8507191B2 (en) 2011-01-07 2013-08-13 Micron Technology, Inc. Methods of forming a patterned, silicon-enriched developable antireflective material and semiconductor device structures including the same
US9613825B2 (en) 2011-08-26 2017-04-04 Novellus Systems, Inc. Photoresist strip processes for improved device integrity
JP6336719B2 (ja) * 2013-07-16 2018-06-06 株式会社ディスコ プラズマエッチング装置
US9514954B2 (en) 2014-06-10 2016-12-06 Lam Research Corporation Peroxide-vapor treatment for enhancing photoresist-strip performance and modifying organic films
JP6903040B2 (ja) * 2018-09-21 2021-07-14 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
WO2021150470A1 (en) * 2020-01-22 2021-07-29 IntriEnergy Inc. Method of forming anti-reflection coatings
CN115029687A (zh) * 2021-02-24 2022-09-09 中国科学院微电子研究所 抗反射膜形成方法
US20230033827A1 (en) * 2021-07-21 2023-02-02 Applied Materials, Inc. Uniformity control for plasma processing

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0319340A (ja) * 1989-06-16 1991-01-28 Seiko Epson Corp 半導体装置の製造方法
JPH04276621A (ja) * 1991-03-04 1992-10-01 Nippon Telegr & Teleph Corp <Ntt> 絶縁薄膜の形成方法および形成装置
JPH04359515A (ja) * 1991-06-06 1992-12-11 Nec Corp プラズマ化学気相成長法
JPH06289401A (ja) * 1993-04-05 1994-10-18 Ricoh Co Ltd 液晶表示装置の製造方法
JPH06298596A (ja) * 1993-01-28 1994-10-25 Applied Materials Inc プラズマ処理反応器内の導電性の面を保護するための方法及び装置
JPH07166362A (ja) * 1993-07-28 1995-06-27 Applied Materials Inc プラズマプロセス装置
JPH07238379A (ja) * 1993-07-19 1995-09-12 Ulvac Japan Ltd Ｃｖｄ法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5824951B2 (ja) * 1974-10-09 1983-05-24 ソニー株式会社 コウガクソウチ
US4910122A (en) * 1982-09-30 1990-03-20 Brewer Science, Inc. Anti-reflective coating
JPH0789884B2 (ja) * 1987-03-25 1995-10-04 キッコーマン株式会社 醤油の製成方法及び装置
US4913929A (en) * 1987-04-21 1990-04-03 The Board Of Trustees Of The Leland Stanford Junior University Thermal/microwave remote plasma multiprocessing reactor and method of use
US4888199A (en) * 1987-07-15 1989-12-19 The Boc Group, Inc. Plasma thin film deposition process
JPH0799057B2 (ja) * 1988-01-22 1995-10-25 株式会社大林組 磁気浮上式免震装置
US4877641A (en) * 1988-05-31 1989-10-31 Olin Corporation Process for plasma depositing silicon nitride and silicon dioxide films onto a substrate
US5178905A (en) * 1988-11-24 1993-01-12 Canon Kabushiki Kaisha Process for the formation of a functional deposited film by hydrogen radical-assisted cvd method utilizing hydrogen gas plasma in sheet-like state
US5300460A (en) * 1989-10-03 1994-04-05 Applied Materials, Inc. UHF/VHF plasma for use in forming integrated circuit structures on semiconductor wafers
US5068124A (en) * 1989-11-17 1991-11-26 International Business Machines Corporation Method for depositing high quality silicon dioxide by pecvd
US4992299A (en) * 1990-02-01 1991-02-12 Air Products And Chemicals, Inc. Deposition of silicon nitride films from azidosilane sources
US4992306A (en) * 1990-02-01 1991-02-12 Air Products Abd Chemicals, Inc. Deposition of silicon dioxide and silicon oxynitride films using azidosilane sources
FR2666324B1 (fr) * 1990-09-03 1993-04-09 Saint Gobain Vitrage Int Couches minces de nitrure de silicium a proprietes ameliorees.
EP0488112B1 (en) * 1990-11-30 1994-08-03 Central Glass Company, Limited Method of forming thin film of amorphous silicon by plasma CVD
US5286581A (en) * 1991-08-19 1994-02-15 Motorola, Inc. Phase-shift mask and method for making
US5224441A (en) * 1991-09-27 1993-07-06 The Boc Group, Inc. Apparatus for rapid plasma treatments and method
JPH05275345A (ja) * 1992-03-30 1993-10-22 Nippon Sheet Glass Co Ltd プラズマｃｖｄ方法およびその装置
US5320864A (en) * 1992-06-29 1994-06-14 Lsi Logic Corporation Sedimentary deposition of photoresist on semiconductor wafers
US5330883A (en) * 1992-06-29 1994-07-19 Lsi Logic Corporation Techniques for uniformizing photoresist thickness and critical dimension of underlying features
TW363146B (en) * 1992-08-20 1999-07-01 Sony Corp An anti-reflective layer and a method of forming a photoresist pattern
JPH06240459A (ja) * 1993-02-16 1994-08-30 G T C:Kk 酸化ケイ素薄膜の形成法
US5665214A (en) * 1995-05-03 1997-09-09 Sony Corporation Automatic film deposition control method and system
US5968324A (en) * 1995-12-05 1999-10-19 Applied Materials, Inc. Method and apparatus for depositing antireflective coating

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0319340A (ja) * 1989-06-16 1991-01-28 Seiko Epson Corp 半導体装置の製造方法
JPH04276621A (ja) * 1991-03-04 1992-10-01 Nippon Telegr & Teleph Corp <Ntt> 絶縁薄膜の形成方法および形成装置
JPH04359515A (ja) * 1991-06-06 1992-12-11 Nec Corp プラズマ化学気相成長法
JPH06298596A (ja) * 1993-01-28 1994-10-25 Applied Materials Inc プラズマ処理反応器内の導電性の面を保護するための方法及び装置
JPH06289401A (ja) * 1993-04-05 1994-10-18 Ricoh Co Ltd 液晶表示装置の製造方法
JPH07238379A (ja) * 1993-07-19 1995-09-12 Ulvac Japan Ltd Ｃｖｄ法
JPH07166362A (ja) * 1993-07-28 1995-06-27 Applied Materials Inc プラズマプロセス装置

Also Published As

Publication number Publication date
US7070657B1 (en) 2006-07-04
JPH09246180A (ja) 1997-09-19
DE69621750D1 (de) 2002-07-18
US5968324A (en) 1999-10-19
DE69621750T2 (de) 2003-01-30
JP3930932B2 (ja) 2007-06-13
EP0778496A3 (en) 1998-10-14
EP0778496A2 (en) 1997-06-11
KR100459982B1 (ko) 2005-04-06
KR970052032A (ko) 1997-07-29
EP0778496B1 (en) 2002-06-12

Similar Documents

Publication Publication Date Title
JP3930932B2 (ja) アンチレフレクティブコーティング及びその堆積の方法
KR100188508B1 (ko) 비정질탄소막을 사용하는 패턴형성방법과 에칭방법 및 비정질탄소막 형성방법
JP3320685B2 (ja) 微細パターン形成方法
KR100513568B1 (ko) 기판에대한포토리소그래픽처리의정확도를개선시키는방법및장치
US6853043B2 (en) Nitrogen-free antireflective coating for use with photolithographic patterning
JP4509235B2 (ja) 多層構造の堆積方法
EP0877098B1 (en) Method and system for depositing films
US7332262B2 (en) Photolithography scheme using a silicon containing resist
US6451512B1 (en) UV-enhanced silylation process to increase etch resistance of ultra thin resists
JP4364320B2 (ja) 誘電酸化物層及び反射防止膜のインサイチュ堆積方法
EP0588087B1 (en) Method of forming a resist pattern using an optimized anti-reflective layer
US6007732A (en) Reduction of reflection by amorphous carbon
JP2009141329A (ja) 液浸リソグラフィーにおけるパターン崩壊を防止するためのプラズマ表面処理
JPH0955351A (ja) 半導体装置の製造方法
US6399481B1 (en) Method for forming resist pattern
US6479401B1 (en) Method of forming a dual-layer anti-reflective coating
GB2108756A (en) Forming a pattern of a thin film having metallic lustre
JPH1131650A (ja) 反射防止膜、被処理基板、被処理基板の製造方法、微細パターンの製造方法、および半導体装置の製造方法
EP0794460A2 (en) A process for device fabrication and an anti-reflective coating for use therein
EP1063568B1 (en) Method of forming a fine pattern and method of manufacturing a semiconductor device
US6093646A (en) Manufacturing method for a thin film with an anti-reflection rough surface
JPH01295420A (ja) 半導体装置の製造方法
JPH0583900B2 (ja)
JPH01290244A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091020

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100120

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100316

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100520

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20101130

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20101210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110419

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111101