JP2007163269A - メモリ・ロジック混載lsiとそのテスト方法 - Google Patents
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Abstract
【課題】メモリテスタを用いて、メモリ・ロジック混載LSIの内蔵メモリと論理ブロックのテストを行う。
【解決手段】切替信号NR/TEでテスト動作を指定して切替スイッチ3〜7を端子T側に切り替え、切替信号TA/TBでテストモードAを指定して切替スイッチ8を端子A側に切り替える。入力端子11からテスト入力データを入力し、FIFOメモリ2に格納する。次に、切替信号TA/TBでテストモードBを指定して切替スイッチ8を端子B側に切り替え、FIFOメモリ2からテスト入力データを読み出して論理ブロック1に与え、この論理ブロック1から出力される処理結果をテスト出力データとしてFIFOメモリ2に格納する。その後、テストモードAに戻し、FIFOメモリ2のテスト出力データを読み出して出力端子12から出力し、これを期待値データと比較して合否を判定する。
【選択図】図1
【解決手段】切替信号NR/TEでテスト動作を指定して切替スイッチ3〜7を端子T側に切り替え、切替信号TA/TBでテストモードAを指定して切替スイッチ8を端子A側に切り替える。入力端子11からテスト入力データを入力し、FIFOメモリ2に格納する。次に、切替信号TA/TBでテストモードBを指定して切替スイッチ8を端子B側に切り替え、FIFOメモリ2からテスト入力データを読み出して論理ブロック1に与え、この論理ブロック1から出力される処理結果をテスト出力データとしてFIFOメモリ2に格納する。その後、テストモードAに戻し、FIFOメモリ2のテスト出力データを読み出して出力端子12から出力し、これを期待値データと比較して合否を判定する。
【選択図】図1
Description
本発明は、メモリとロジック回路を同一半導体基板上に集積したメモリ・ロジック混載LSIと、そのテスト方法に関するものである。
図2は、従来のメモリ・ロジック混載LSIの構成図である。
このメモリ・ロジック混載LSIは、入力端子LIに与えられる信号に従って論理動作を行い、その結果を出力端子LOから出力する論理ブロック1と、この論理ブロック1からアクセスされるFIFO(先入れ先出し)メモリ2を有している。更に、このメモリ・ロジック混載LSIは、内蔵されたFIFOメモリ2をテストするために、切替スイッチ3,4,5,6を有している。これらの切替スイッチ3〜6は、共通端子と端子N,Tを備え、制御端子に与えられる切替信号NR/TEによって、通常動作が指定されたときは端子N側に切り替えられ、テスト動作が指定されたときには端子T側に切り替えられるようになっている。
このメモリ・ロジック混載LSIは、入力端子LIに与えられる信号に従って論理動作を行い、その結果を出力端子LOから出力する論理ブロック1と、この論理ブロック1からアクセスされるFIFO(先入れ先出し)メモリ2を有している。更に、このメモリ・ロジック混載LSIは、内蔵されたFIFOメモリ2をテストするために、切替スイッチ3,4,5,6を有している。これらの切替スイッチ3〜6は、共通端子と端子N,Tを備え、制御端子に与えられる切替信号NR/TEによって、通常動作が指定されたときは端子N側に切り替えられ、テスト動作が指定されたときには端子T側に切り替えられるようになっている。
切替スイッチ3は、外部入力端子11から入力される入力信号INを、切り替え接続するもので、端子Nが論理ブロック1の入力端子LIに接続され、端子Tが切替スイッチ5の端子Tに接続されている。切替スイッチ4は、論理ブロック1またはFIFOメモリ2の出力信号を、外部出力端子12へ出力信号OUTとして出力するもので、端子Nが論理ブロック1の出力端子LOに接続され、端子Tが切替スイッチ6の端子Tに接続されている。
切替スイッチ5は、論理ブロック1からの信号または外部入力端子11から入力される入力信号INをFIFOメモリ2に与えるもので、端子Nがこの論理ブロック1の端子MOに接続されている。切替スイッチ6は、FIFOメモリ2の出力信号を、論理ブロック1または外部出力端子12へ切り替えて出力するもので、端子Nがこの論理ブロック1の端子MIに接続されている。
このメモリ・ロジック混載LSIでは、外部制御端子13に与える切替信号NR/TEでテスト動作を指定することにより、切替スイッチ3〜6が端子T側に切り替えられる。これにより、外部入力端子11は、切替スイッチ3,5を介してFIFOメモリ2の入力端子Iに接続され、このFIFOメモリ2の出力端子Oが切替スイッチ6,4を介して外部出力端子12に接続される。従って、外部入力端子11と外部出力端子12にメモリテスタを接続することにより、FIFOメモリ2を論理ブロック1から切り離して、単体で試験をすることができる。
一方、切替信号NR/TEで通常動作を指定することにより、切替スイッチ3〜6が端子N側に切り替えられる。これにより、外部入力端子11と外部出力端子12は、それぞれ切替スイッチ3,4を介して論理ブロック1に接続され、この論理ブロック1は切替スイッチ5,6を介してFIFOメモリ2に接続される。この状態で、外部入力端子11と外部出力端子12にロジックテスタを接続し、外部クロック端子14から論理ブロック1にクロック信号LCKを与えることにより、このメモリ・ロジック混載LSIのテストをすることができる。尚、テスト終了後のメモリ・ロジック混載LSIは装置に組み込まれ、外部制御端子13には通常動作を指定する切替信号NR/TEが与えられるように接続される。
しかしながら、前記メモリ・ロジック混載LSIは、メモリテスタを用いた内蔵メモリ(FIFOメモリ2)のテストと、ロジックテスタを用いた通常動作モードでの論理ブロック1のテストを行うため、2種類のテスタが必要となり、かつテストのための工数が大きくなるという課題があった。
本発明は、メモリテスタを用いて内蔵メモリと論理ブロックのテストを行うことができるメモリ・ロジック混載LSIとそのテスト方法を提供すること目的としている。
本発明のメモリ・ロジック混載LSIは、外部入力端子と、外部出力端子と、入力端子及び出力端子を有し、該入力端子に与えられる制御信号とデータに従って該データを記憶し、該入力端子に与えられる制御信号に応じてその記憶したデータを該出力端子から出力する内蔵メモリと、入力端子及び出力端子、並びに前記内蔵メモリに接続するためのメモリ入力端子及びメモリ出力端子を有し、該入力端子に与えられる信号に従って所定の論理処理を行ってその処理結果を該出力端子から出力する論理ブロックを備えている。
更に、このメモリ・ロジック混載LSIは、メモリテスタを用いて内蔵メモリと論理ブロックのテストを行うために、外部入力端子から与えられる信号を、通常動作時には第1出力側に出力し、テスト動作時には第2出力側に出力する第1切替スイッチと、通常動作時には論理ブロックの出力端子から第1入力側に与えられる信号を外部出力端子へ出力し、テスト動作時には第2入力側に与えられる信号をこの外部出力端子へ出力する第2切替スイッチと、通常動作時には論理ブロックのメモリ出力端子から第1入力側に与えられる信号を内蔵メモリの入力端子へ出力し、テスト動作時には第2入力側に与えられる信号をこの内蔵メモリの入力端子へ出力する第3切替スイッチと、内蔵メモリの出力端子から与えられる信号を、通常動作時には第1出力側から論理ブロックのメモリ入力端子に出力し、テスト動作時には第2出力側から第2切替スイッチの第2入力側に与える第4切替スイッチと、通常動作時には第1切替スイッチの第1出力側の信号を論理ブロックの入力端子に与え、テスト動作時には第4切替スイッチの第2出力側の信号をこの論理ブロックの入力端子に与える第5切替スイッチと、第1テストモード時には第1切替スイッチの第2出力側の信号を第3切替スイッチの第2入力側に与え、第2テストモード時には論理ブロックの出力端子の信号をこの第3切替スイッチの第2入力側に与える第6切替スイッチとを備えたことを特徴としている。
本発明では、テスト動作時に、内蔵メモリの出力信号を論理ブロックの入力端子に与える経路と、この論理ブロックの出力端子を内蔵メモリの入力側に接続する経路を構成するための第5及び第6切替スイッチを有している。
これにより、ロジックテストパターンのサイクル数をメモリテスタのパターンメモリ空間のアドレスに、ロジック入出力ピンをパターンメモリのデータピンにそれぞれ対応させ、このロジックテストパターンをメモリテスタのパターンメモリに読み込ませることにより、ロジックテスタを用いることなく、論理ブロックと内蔵メモリの機能テストを一括して行うことができるという効果がある。
このメモリ・ロジック混載LSIをテストする場合は、まず、第1テストモードに設定して、外部入力端子からテストデータを入力して内蔵メモリの入力データ格納領域に書き込む。次に、第2テストモードに設定して、入力データ格納領域に書き込んだデータを読み出して論理ブロックへ与え、この論理ブロックから出力される処理結果を内蔵メモリの出力データ格納領域に書き込む。更に、第1テストモードに戻して、出力データ格納領域に書き込まれたデータを読み出して外部出力端子から出力する。そして、外部出力端子から出力された出力データを、期待値データと比較して良否を判定する。
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
図1は、本発明の実施例1を示すメモリ・ロジック混載LSIの構成図であり、図2中の要素と共通の要素には共通の符号が付されている。
このメモリ・ロジック混載LSIは、図2と同様に、入力端子LIに与えられる信号に従って論理動作を行い、その結果を出力端子LOから出力する論理ブロック1と、この論理ブロック1からアクセスされるFIFOメモリ2を有している。更に、このメモリ・ロジック混載LSIは、内蔵されたFIFOメモリ2をテストするために、切替スイッチ3〜8を有している。
切替スイッチ3〜7は、共通端子と端子N,Tを備え、制御端子に与えられる動作モードを切り替えるための切替信号NR/TEによって、通常動作が指定されたときは端子N側に切り替えられ、テスト動作が指定されたときには端子T側に切り替えられるようになっている。
また、切替スイッチ8は、共通端子と端子A,Bを備え、制御端子に与えられるテストモードを切り替えるための切替信号TA/TBによって、テストモードTAが指定されたときには端子A側に切り替えられ、テストモードTBが指定されたときには端子B側に切り替えられるようになっている。
切替スイッチ3は、外部入力端子11から入力される入力信号INを切り替えて出力するもので、端子Nが切替スイッチ7の端子Nに接続され、端子Tの信号線の内のデータ線Dが切替スイッチ8の端子Aに接続されている。また、信号線の内のアドレス線Aと制御線Cは、切替スイッチ8を介さず切替スイッチ5の端子Tに接続され、テスト動作時には常に切替スイッチ3の端子Tを介して外部入力端子11より、FIFOメモリ2の制御を行うことができるようになっている。切替スイッチ4は、論理ブロック1またはFIFOメモリ2の出力信号を、外部出力端子12へ出力信号OUTとして出力するもので、端子Nが論理ブロック1の出力端子LOに接続され、端子Tが切替スイッチ6の端子Tに接続されている。
切替スイッチ5は、FIFOメモリ2に、データ線D、アドレス線A及び制御線Cを含めた、論理ブロック1からの信号またはテスト動作時の信号を切り替えて与えるもので、端子Nがこの論理ブロック1の端子MOに接続され、端子Tは切替スイッチ8の出力側に接続されている。切替スイッチ6は、FIFOメモリ2の出力信号を切り替えて出力するもので、端子Nが論理ブロック1の端子MIに接続され、端子Tは切替スイッチ4,7の端子Tに共通に接続されている。
切替スイッチ7は、通常動作時に入力信号INを論理ブロック1に与え、テスト動作時にはFIFOメモリ2から出力される信号を論理ブロック1に与えるものである。切替スイッチ8は、テスト動作時に、外部入力端子11から入力される入力信号INの内のデータ線Dまたは論理ブロック1から出力される信号を切り替えてFIFOメモリ2側へ与えるもので、端子Aが切替スイッチ3の端子Tの内のデータ線Dに接続され、端子Bは論理ブロックの出力端子LOに接続されている。
このメモリ・ロジック混載LSIでは、切替信号NR/TEによって通常動作を指定すると、切替スイッチ3〜7がすべて端子N側に切り替えられる。これにより、外部入力端子11から切替スイッチ3,7を介して論理ブロック1の入力端子LIに接続する経路、この論理ブロック1の出力端子LOから切替スイッチ4を介して外部出力端子12接続する経路、及び切替スイッチ5,6を介して論理ブロック1とFIFOメモリ2を接続する経路が構成される。
図3は、図1のテスト方法を示す説明図である。このテストは、メモリテスタを用いて論理ブロック1とFIFOメモリ2の機能をテストするものである。以下、各ステップについて説明する。
(1) ステップ1
論理ブロック1の入力端子LIの各入力ピンに与えるロジック入力データDI1,DI2,…,DInと、これに対応して論理ブロック1の出力端子LOの各出力ピンから出力が期待されるロジック出力データDO1,DO2,…,DOnのロジックテストパターンを、パターンサイクル1〜m毎に作成する。そして、ロジックテストパターンのパターンサイクル番号をメモリテスタのパターンメモリ空間のアドレスに対応させ、ロジック入力データDI1〜DInを対応するアドレスのメモリデータピンに対応させてパターンメモリに書き込む。このロジック入力データDI1〜DInが書き込まれた領域をロジック入力データ格納領域と呼ぶ。
論理ブロック1の入力端子LIの各入力ピンに与えるロジック入力データDI1,DI2,…,DInと、これに対応して論理ブロック1の出力端子LOの各出力ピンから出力が期待されるロジック出力データDO1,DO2,…,DOnのロジックテストパターンを、パターンサイクル1〜m毎に作成する。そして、ロジックテストパターンのパターンサイクル番号をメモリテスタのパターンメモリ空間のアドレスに対応させ、ロジック入力データDI1〜DInを対応するアドレスのメモリデータピンに対応させてパターンメモリに書き込む。このロジック入力データDI1〜DInが書き込まれた領域をロジック入力データ格納領域と呼ぶ。
同様に、ロジックテストパターンのパターンサイクル番号をメモリテスタのパターンメモリ空間のアドレスに対応させ、ロジック出力データDO1〜DOnを対応するアドレスのメモリデータピンに対応させてパターンメモリに書き込む。このロジック出力データDO1〜DOnが書き込まれた領域をロジック出力データ格納領域と呼ぶ。なお、ロジック入力データ格納領域とロジック出力データ格納領域は、それぞれ別のアドレス空間に割り振られる。
(2) ステップ2
テスト対象のメモリ・ロジック混載LSIをメモリテスタに接続し、切替信号NR/TEによってテスト動作を指定すると共に、切替信号TA/TBによってテストモードTAを指定する。これにより、外部入力端子11から切替スイッチ3,8,5を介してFIFOメモリ2の入力端子Iに接続する経路が形成される。この状態で、メモリテスタのロジック入力データ格納領域に格納されたロジック入力データをFIFOメモリ2に順次書き込む。なお、FIFOメモリ2の出力端子Oから切替スイッチ6,7を介して論理ブロック1の入力端子LIに接続する経路と、切替スイッチ6,4を介して外部出力端子12に接続する経路が形成されるが、これらの経路でのデータ転送は行われない。
テスト対象のメモリ・ロジック混載LSIをメモリテスタに接続し、切替信号NR/TEによってテスト動作を指定すると共に、切替信号TA/TBによってテストモードTAを指定する。これにより、外部入力端子11から切替スイッチ3,8,5を介してFIFOメモリ2の入力端子Iに接続する経路が形成される。この状態で、メモリテスタのロジック入力データ格納領域に格納されたロジック入力データをFIFOメモリ2に順次書き込む。なお、FIFOメモリ2の出力端子Oから切替スイッチ6,7を介して論理ブロック1の入力端子LIに接続する経路と、切替スイッチ6,4を介して外部出力端子12に接続する経路が形成されるが、これらの経路でのデータ転送は行われない。
(3) ステップ3
メモリテスタのロジック入力データ格納領域の全データがFIFOメモリ2に書き込まれた時点で、切替信号TA/TBによってテストモードTBを指定する。これにより、FIFOメモリ2の出力端子Oから切替スイッチ6,7を介して論理ブロック1の入力端子LIに接続する経路と、この論理ブロック1の出力端子LOから切替スイッチ8,5を介してFIFOメモリ2の入力端子Iに接続する経路が形成される。この状態で、ステップ2でFIFOメモリ2に格納したロジック入力データをアドレス単位に順次読み出して論理ブロック1へ与える。一方、与えられたロジック入力データに基づいて、論理ブロック1から出力されるロジック出力データは、アドレス単位にFIFOメモリ2に書き込まれる。これにより、論理ブロック1のセルフテストが行われる。
メモリテスタのロジック入力データ格納領域の全データがFIFOメモリ2に書き込まれた時点で、切替信号TA/TBによってテストモードTBを指定する。これにより、FIFOメモリ2の出力端子Oから切替スイッチ6,7を介して論理ブロック1の入力端子LIに接続する経路と、この論理ブロック1の出力端子LOから切替スイッチ8,5を介してFIFOメモリ2の入力端子Iに接続する経路が形成される。この状態で、ステップ2でFIFOメモリ2に格納したロジック入力データをアドレス単位に順次読み出して論理ブロック1へ与える。一方、与えられたロジック入力データに基づいて、論理ブロック1から出力されるロジック出力データは、アドレス単位にFIFOメモリ2に書き込まれる。これにより、論理ブロック1のセルフテストが行われる。
(4) ステップ4
FIFOメモリ2に格納された全ロジック入力データに対するセルフテストが完了した時点で、切替信号TA/TBによって再びテストモードTAを指定する。これにより、外部入力端子11から切替スイッチ3,8,5を介してFIFOメモリ2の入力端子Iに接続する経路と、FIFOメモリ2の出力端子Oから切替スイッチ6,4を介して外部出力端子12に接続する経路が形成される。この状態で、メモリテスタからFIFOメモリ2のデータを順次読み出すための制御信号を与える。そして、FIFOメモリ2から順次読み出された出力信号OUTと、メモリテスタのロジック出力データ格納領域に格納されている期待値データとを比較する。出力信号OUTと期待値データが一致していれば、テスト対象のメモリ・ロジック混載LSIは正常と判定される。
FIFOメモリ2に格納された全ロジック入力データに対するセルフテストが完了した時点で、切替信号TA/TBによって再びテストモードTAを指定する。これにより、外部入力端子11から切替スイッチ3,8,5を介してFIFOメモリ2の入力端子Iに接続する経路と、FIFOメモリ2の出力端子Oから切替スイッチ6,4を介して外部出力端子12に接続する経路が形成される。この状態で、メモリテスタからFIFOメモリ2のデータを順次読み出すための制御信号を与える。そして、FIFOメモリ2から順次読み出された出力信号OUTと、メモリテスタのロジック出力データ格納領域に格納されている期待値データとを比較する。出力信号OUTと期待値データが一致していれば、テスト対象のメモリ・ロジック混載LSIは正常と判定される。
図4は、図1のセルフテスト時の主要信号のタイミング図である。
このメモリ・ロジック混載LSI中のFIFOメモリ2は、アクセス開始の先頭アドレスを制御クロックに同期してシリアルに指定する機能を有しているものとする。また、FIFOメモリ2からのデータ読み出しは、読出クロック信号RCK、読出イネーブル信号RE、出力イネーブル信号OE、読出開始アドレス信号RAD、及び読出アドレス設定開始信号RSTRによって制御され、このFIFOメモリ2へのデータ書き込みは、書込クロック信号WCK、書込イネーブル信号WE、入力イネーブル信号IE、書込開始アドレス信号WAD、及び書込アドレス設定開始信号WSTRによって制御される。
このメモリ・ロジック混載LSI中のFIFOメモリ2は、アクセス開始の先頭アドレスを制御クロックに同期してシリアルに指定する機能を有しているものとする。また、FIFOメモリ2からのデータ読み出しは、読出クロック信号RCK、読出イネーブル信号RE、出力イネーブル信号OE、読出開始アドレス信号RAD、及び読出アドレス設定開始信号RSTRによって制御され、このFIFOメモリ2へのデータ書き込みは、書込クロック信号WCK、書込イネーブル信号WE、入力イネーブル信号IE、書込開始アドレス信号WAD、及び書込アドレス設定開始信号WSTRによって制御される。
まず、読出アドレス設定開始信号RSTRと書込アドレス設定開始信号WSTRを“H”に設定し、ロジック入力データ格納領域の先頭アドレスを、読出クロック信号RCKに同期してシリアルに入力すると共に、ロジック出力データ格納領域の先頭アドレスを、書込クロック信号WCKに同期してシリアルに入力する。読出及び書込の先頭アドレスを設定した後、ステップ3のセルフテスト状態に切り替える。
次に、読出イネーブル信号REと出力イネーブル信号OEを“H”に設定し、FIFOメモリ2からロジック入力データの読み出しを開始する。
更に、読出クロック信号RCKよりも1クロック分遅れたタイミングで、外部クロック端子14から論理ブロック1にクロック信号LCKを与える。これにより、論理ブロック1では、FIFOメモリ2から読み出されたロジック入力データに基づいた論理動作が開始される。更に、クロック信号LCKより1クロック分遅れたタイミングで、書込イネーブル信号WEと入力イネーブル信号IEを“H”に設定し、論理ブロック1の出力端子LOから出力される信号LOUTをFIFOメモリ2に書き込む。
以上の動作を、FIFOメモリ2の全ロジック入力データに対して順次実行することにより、このFIFOメモリ2のロジック出力データ格納領域に、論理ブロック1による論理動作の結果のロジック出力データが書き込まれる。
以上のように、この実施例1のメモリ・ロジック混載LSIは、テスト動作時に、FIFOメモリ2の出力信号を論理ブロック1の入力端子LIに与える経路と、この論理ブロック1の出力端子LOをFIFOメモリ2の入力側に接続する経路を構成するための切替スイッチ7,8を有している。
これにより、ロジックテストパターンのサイクル数をメモリテスタのパターンメモリ空間のアドレスに、ロジック入出力ピンをパターンメモリのデータピンにそれぞれ対応させ、このロジックテストパターンをメモリテスタのパターンメモリに読み込ませることにより、ロジックテスタを用いることなく、論理ブロック1とFIFOメモリ2の機能テストを、一括して行うことができるという利点がある。
図5は、本発明の実施例2を示すメモリ・ロジック混載LSIの構成図であり、図1中の要素と共通の要素には共通の符号が付されている。
このメモリ・ロジック混載LSIは、図1中のFIFOメモリ2に代えてSDRAM(同期型ダイナミック・ランダムアクセス・メモリ)2Aを設けると共に、これに対応して入出力機能が若干異なる論理ブロック1Aを設けている。更に、切替スイッチ8に代えて、入出力の接続先が異なる切替スイッチ9を設けている。
図1のFIFOメモリ2では、データの入力端子と出力端子が分離され、データの入力と出力を同時に行うことができたが、SDRAM2Aでは、データの入出力が共通の端子を介して時分割で行われるようになっている。これに対応して図5では、論理ブロック1AとSDRAM2Aの接続が、双方向のデータ線と、論理ブロック1AからSDRAM2Aにアドレス信号と制御信号を転送する信号線で行われるようになっている。
一方、切替スイッチ9は、共通端子と端子A,Bを備え、制御端子にテストモードを切り替えるための切替信号TA/TB、及び双方向データ線DQ上での出力データ衝突を防ぐためのデータ出力イネーブル信号TDIRが与えられ、テストモードTAが指定されたときには端子A側に切り替えられ、テストモードTBが指定されたときには端子B側に切り替えられるようになっている。この切替スイッチ9の端子Aには、切替スイッチ3の端子Tに接続される信号線の内のデータ線が接続され、端子Bには論理ブロック1Aの出力端子LOが接続されている。また、切替スイッチ9の出力側は、切替スイッチ6A,7,4の端子Tに共通接続されている。
切替スイッチ3の端子Tに接続される信号線の内のアドレス線及び制御線は、切替スイッチ5の端子Tに接続され、この切替スイッチ5の端子Nには、論理ブロック1Aからのアドレス線及び制御線が接続されている。そして、この切替スイッチ5の出力側からSDRAM2Aのアドレス・制御端子ACに、アドレス信号と制御信号が与えられるようになっており、テスト動作時には常に切替スイッチ3の端子Tを介して、外部端子11よりSDRAM2Aの制御を行うことができるようになっている。
一方、SDRAM2Aのデータ端子DTは、双方向の切替スイッチ6Aの共通端子に接続され、この切替スイッチ6Aの端子Nが論理ブロック1Aのデータ端子MDに、端子Tが切替スイッチ4,7の端子Tと切替スイッチ9の共通端子に共通接続されている。その他の構成は、図1と同様である。
このメモリ・ロジック混載LSIでは、ロジック入力データを内蔵のSDRAM2Aに書き込む際は、切替信号NR/TEによってテスト動作を指定し、切替信号TA/TBによってテストモードTAを指定する。これにより、外部入力端子11から切替スイッチ3,9,6Aを介してSDRAM2Aのデータ端子DTに接続するデータ転送用の経路と、切替スイッチ3,5を介してこのSDRAM2Aのアドレス・制御端子ACに接続するアドレス信号及び制御信号転送用の経路が構成される。この状態で、メモリテスタのロジック入力データ格納領域に格納されたロジック入力データを、SDRAM2Aに順次書き込む。
全ロジック入力データをSDRAM2Aのロジック入力データ格納領域に書き込んだ後、切替信号TA/TBによってテストモードTBを指定する。これにより、SDRAM2Aのデータ端子DTから切替スイッチ6A,7を介して論理ブロック1Aの入力端子LIに接続するデータ読み出し用の経路と、この論理ブロック1Aの出力端子LOから切替スイッチ9,6Aを介してSDRAM2Aのデータ端子DTに接続するデータ書き込み用の経路が構成される。従って、2つの経路の時分割で切り替えることにより、論理ブロック1Aのセルフテストが行われる。即ち、SDRAM2Aに格納されたロジック入力データがアドレス単位に読み出されて論理ブロック1Aへ与えられる。一方、与えられたロジック入力データに基づいて、論理ブロック1Aから出力されるロジック出力データは、SDRAM2Aのロジック出力データ格納領域に書き込まれる。
全ロジック入力データに対するロジック出力データがSDRAM2Aに格納された後、外部入力端子11からSDRAM2Aのロジック出力データ格納領域のデータを読み出すためのアドレス信号及び制御信号を与る。そして、SDRAM2Aのデータ端子DTから出力されるロジック出力データを、切替スイッチ6A,4を介して外部出力端子12から出力させる。更に、SDRAN2Aから順次読み出された出力信号OUTと、メモリテスタのロジック出力データ格納領域に格納されている期待値データを比較する。出力信号OUTと期待値データが一致していれば、テスト対象のメモリ・ロジック混載LSIは正常と判定される。
図6は、図5のセルフテスト時の主要信号のタイミング図である。
このメモリ・ロジック混載LSI中のSDRAM2Aは、A,Bの2バンク構成のものとし、Aバンクがロジック入力データ格納領域、Bバンクがロジック出力データ格納領域に割り当てられているとする。また、このSDRAM2Aは、クロック信号MCK、コマンド信号COM、バンクアドレス信号B−ADD、及びアドレス信号ADDで制御されるようになっている。また、動作としては、Aバンクの読出動作と、Bバンクの書込動作が1サイクルとなり、このサイクルで論理ブロック1Aに対するクロック信号LCKを入力することになる。
このメモリ・ロジック混載LSI中のSDRAM2Aは、A,Bの2バンク構成のものとし、Aバンクがロジック入力データ格納領域、Bバンクがロジック出力データ格納領域に割り当てられているとする。また、このSDRAM2Aは、クロック信号MCK、コマンド信号COM、バンクアドレス信号B−ADD、及びアドレス信号ADDで制御されるようになっている。また、動作としては、Aバンクの読出動作と、Bバンクの書込動作が1サイクルとなり、このサイクルで論理ブロック1Aに対するクロック信号LCKを入力することになる。
まず、バンクアドレス信号B−ADDを“A”として“ACT”コマンドを発行することにより、Aバンクをアクティブにする。そして、所望のアドレスで読出コマンドRDを発行し、データバスDQ上にロジック入力データを出力させる。
次に、クロック信号LCKを“H”に設定し、データバスDQ上のデータを論理ブロック1A内に取り込む。また、クロック信号LCKの立ち上がりによって、論理ブロック1Aの出力端子LOから出力データが出力される。この間に、Aバンクをプリチャージし、Bバンクをアクティブにしておく。そして、データ出力イネーブル信号TDIRを“L”にして、データバスDQ上に論理ブロック1Aから出力データを出力させ、これと同時に書込コマンドWDを発行する。これにより、論理ブロック1Aの出力データがSDRAM2Aに書き込まれる。その後、Bバンクをプリチャージし、次のサイクルに備える。
以上の動作をSDRAM2Aのロジック入力データ格納領域(Aバンク)の全データに対して実行することにより、このSDRAM2Aのロジック出力データ格納領域(Bバンク)に、論理ブロック1Aの処理結果のデータが書き込まれる。
以上のように、この実施例2のメモリ・ロジック混載LSIは、テスト動作時に、SDRAM2Aの双方向のデータ端子DTから出力されるデータを論理ブロック1Aの入力端子LIに与える経路と、この論理ブロック1Aの出力端子LOをSDRAM2Aのデータ端子DTに接続する経路を構成するための切替スイッチ7,9を有している。
これにより、双方向のデータ端子DTを有するSDRAM2A等を内蔵メモリとして備えたメモリ・ロジック混載LSIに対しても、実施例1と同様のテストを行うことができるという利点がある。
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、次のようなものがある。
(a) FIFOメモリ2やSDRAM2Aの機能は一例であり、他のメモリに対しても同様に適用することができる。
(b) 内蔵のFIFOメモリ2やSDRAM2Aの単体テストについては、特に説明しなかったが、実施例1のステップ2とステップ4を組み合わせることにより、従来通りに行うことができる.
(a) FIFOメモリ2やSDRAM2Aの機能は一例であり、他のメモリに対しても同様に適用することができる。
(b) 内蔵のFIFOメモリ2やSDRAM2Aの単体テストについては、特に説明しなかったが、実施例1のステップ2とステップ4を組み合わせることにより、従来通りに行うことができる.
1,1A 論理ブロック
2 FIFOメモリ
2A SDRAM
3〜9 切替スイッチ
11 外部入力端子
12 外部出力端子
2 FIFOメモリ
2A SDRAM
3〜9 切替スイッチ
11 外部入力端子
12 外部出力端子
Claims (3)
- 外部入力端子と、
外部出力端子と、
入力端子及び出力端子を有し、該入力端子に与えられる制御信号とデータに従って該データを記憶し、該入力端子に与えられる制御信号に応じてその記憶したデータを該出力端子から出力する内蔵メモリと、
入力端子及び出力端子、並びに前記内蔵メモリに接続するためのメモリ入力端子及びメモリ出力端子を有し、該入力端子に与えられる信号に従って所定の論理処理を行ってその処理結果を該出力端子から出力する論理ブロックと、
前記外部入力端子から与えられる信号を、通常動作時には第1出力側に出力し、テスト動作時には第2出力側に出力する第1切替スイッチと、
通常動作時には前記論理ブロックの出力端子から第1入力側に与えられる信号を前記外部出力端子へ出力し、テスト動作時には第2入力側に与えられる信号を該外部出力端子へ出力する第2切替スイッチと、
通常動作時には前記論理ブロックのメモリ出力端子から第1入力側に与えられる信号を前記内蔵メモリの入力端子へ出力し、テスト動作時には第2入力側に与えられる信号を該内蔵メモリの入力端子へ出力する第3切替スイッチと、
前記内蔵メモリの出力端子から与えられる信号を、通常動作時には第1出力側から前記論理ブロックのメモリ入力端子に出力し、テスト動作時には第2出力側から前記第2切替スイッチの第2入力側に与える第4切替スイッチと、
通常動作時には前記第1切替スイッチの第1出力側の信号を前記論理ブロックの入力端子に与え、テスト動作時には前記第4切替スイッチの第2出力側の信号を該論理ブロックの入力端子に与える第5切替スイッチと、
第1テストモード時には前記第1切替スイッチの第2出力側の信号を前記第3切替スイッチの第2入力側に与え、第2テストモード時には前記論理ブロックの出力端子の信号を該第3切替スイッチの第2入力側に与える第6切替スイッチとを、
備えたことを特徴とするメモリ・ロジック混載LSI。 - 外部入力端子と、
外部出力端子と、
アドレス信号を含む制御信号が与えられる入力端子及びデータを入出力する入出力端子を有し、該入力端子に与えられる制御信号に従って該入出力端子に与えられるデータを記憶し、該入力端子に与えられる制御信号に応じてその記憶したデータを該入出力端子から出力する内蔵メモリと、
入力端子及び出力端子、並びに前記内蔵メモリに接続するためのメモリ制御端子及びデータ入出力端子を有し、該入力端子に与えられる信号に従って所定の論理処理を行ってその処理結果を該出力端子から出力する論理ブロックと、
前記外部入力端子から与えられる信号を、通常動作時には第1出力側に出力し、テスト動作時には第2出力側に出力する第1切替スイッチと、
通常動作時には前記論理ブロックの出力端子から第1入力側に与えられる信号を前記外部出力端子へ出力し、テスト動作時には第2入力側に与えられる信号を該外部出力端子へ出力する第2切替スイッチと、
通常動作時には前記論理ブロックのメモリ制御端子から出力される信号を前記内蔵メモリの入力端子へ与え、テスト動作時には前記第1切替スイッチの第2出力側の信号を該内蔵メモリの入力端子へ与える第3切替スイッチと、
通常動作時には前記内蔵メモリの入出力端子を第1入出力側を介して前記論理ブロックのデータ入出力端子に接続し、テスト動作時には該内蔵メモリの入出力端子を第2入出力側に接続する第4切替スイッチと、
通常動作時には前記第1切替スイッチの第1出力側の信号を前記論理ブロックの入力端子に与え、テスト動作時には前記第4切替スイッチの第2入出力側の信号を該論理ブロックの入力端子に与える第5切替スイッチと、
第1テストモード時には前記第1切替スイッチの第2出力側の信号を前記第4切替スイッチの第2入出力側に与え、第2テストモード時には前記論理ブロックの出力端子の信号を該第2切替スイッチの第2入力側に与える第6切替スイッチとを、
備えたことを特徴とするメモリ・ロジック混載LSI。 - 請求項1または2記載のメモリ・ロジック混載LSIのテスト方法であって、
第1テストモードに設定して、前記外部入力端子からテストデータを入力して前記内蔵メモリの入力データ格納領域に書き込む処理と、
第2テストモードに設定して、前記入力データ格納領域に書き込んだデータを読み出して前記論理ブロックへ与え、該論理ブロックから出力される処理結果を前記内蔵メモリの出力データ格納領域に書き込む処理と、
第1テストモードに設定して、前記出力データ格納領域に書き込まれたデータを読み出して前記外部出力端子から出力する処理とを、
順次行うことを特徴とするメモリ・ロジック混載LSIのテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005359204A JP2007163269A (ja) | 2005-12-13 | 2005-12-13 | メモリ・ロジック混載lsiとそのテスト方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005359204A JP2007163269A (ja) | 2005-12-13 | 2005-12-13 | メモリ・ロジック混載lsiとそのテスト方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007163269A true JP2007163269A (ja) | 2007-06-28 |
Family
ID=38246333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005359204A Withdrawn JP2007163269A (ja) | 2005-12-13 | 2005-12-13 | メモリ・ロジック混載lsiとそのテスト方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007163269A (ja) |
-
2005
- 2005-12-13 JP JP2005359204A patent/JP2007163269A/ja not_active Withdrawn
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