JP2007059804A

JP2007059804A - 半導体装置の製造方法

Info

Publication number: JP2007059804A
Application number: JP2005246124A
Authority: JP
Inventors: Hisaki Hara; 寿樹原; Juri Kato; 樹理加藤; Hideaki Oka; 秀明岡; Hiroshi Kanemoto; 啓金本; Tetsushi Sakai; 徹志酒井
Original assignee: Seiko Epson Corp; Tokyo Institute of Technology NUC
Current assignee: Seiko Epson Corp; Tokyo Institute of Technology NUC
Priority date: 2005-08-26
Filing date: 2005-08-26
Publication date: 2007-03-08

Abstract

【課題】ＳＯＩ基板を用いることなく、空隙のない絶縁層上に半導体層を形成する。
【解決手段】半導体基板１１と第２半導体層１３との間の空洞部２０に埋め込み酸化膜２１を形成した後、半導体基板１１および第２半導体層１３の熱酸化の温度よりも高い温度にて支持体１８の熱処理を行うことにより支持体１８を収縮させ、埋め込み酸化膜２１にて空隙２０´を押し潰すことにより、空隙２０´を消失させる。
【選択図】図６

Description

本発明は半導体装置の製造方法に関し、特に、ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。

ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されているように、ＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｇｅｎ）基板や貼り合わせ基板などが用いられている。

また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ₂層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。

ここで、空洞部内に露出されたＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ₂層を埋め込むと、ＳｉＯ₂層が空洞部の上下から成長し、空洞部が徐々に狭くなる。このため、空洞部内に酸素を十分に行き渡らせることができず、空洞部内をＳｉＯ₂層にて完全に埋め込むことができなくなる。
このため、非特許文献１に開示された方法では、空洞部内をＳｉＯ₂層にて完全に埋め込むことができない場合、Ｓｉ基板上でＳｉ層を支持するためのＴＥＯＳ膜をリフローさせることで、空洞部内に発生した空隙を埋めることが行われていた。
特開２００２−２９９５９１号公報特開２０００−１２４０９２号公報Ｔ．Ｓａｋａｉｅｔａｌ．"ＳｅｐａｒａｔｉｏｎｂｙＢｏｎｄｉｎｇＳｉＩｓｌａｎｄｓ（ＳＢＳＩ）ｆｏｒＬＳＩＡｐｐｌｉｃａｔｉｏｎ"，ＳｅｃｏｎｄＩｎｔｅｒｎａｔｉｏｎａｌＧｉＧｅＴｅｃｈｎｏｌｏｇｙａｎｄＤｅｖｉｃｅＭｅｅｔｉｎｇ，ＭｅｅｔｉｎｇＡｂｓｔｒａｃｔ，ｐｐ．２３０− ２３１，Ｍａｙ（２００４）

しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素をイオン注入することが必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせる必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
また、イオン注入や貼り合わせでは、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性ばらつきが大きくなる等の問題があった。

一方、非特許文献１に開示された方法において、ＴＥＯＳ膜をリフローさせることで、空洞部内に発生した空隙を埋める方法では、ＴＥＯＳ膜をリフローさせるために、高温で長時間の熱処理（例えば、１１５０℃１時間）が必要となり、高温長時間の熱処理に適した特殊な加熱炉が必要となる上に、残留ＧｅがＳｉ層に拡散し、トランジスタ特性を劣化させるという問題があった。

そこで、本発明の目的は、ＳＯＩ基板を用いることなく、空隙のない絶縁層上に半導体層を形成することが可能な半導体装置の製造方法を提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層よりもエッチングレートが小さく且つ加熱により収縮する材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に露出された前記半導体基板および前記第２半導体層の熱酸化にて前記空洞部内に埋め込み酸化膜を埋め込む工程と、前記支持体の熱処理にて前記支持体を収縮させることにより、前記埋め込み酸化膜に形成された空隙を消失させる工程とを備えることを特徴とする。

これにより、第１半導体層上に第２半導体層が積層された場合においても、露出部を介してエッチングガスまたはエッチング液を第１半導体層に接触させることが可能となり、第２半導体層を残したまま、第１および第２半導体層間の選択比の違いを利用して第１半導体層を除去することが可能となるとともに、第２半導体層下の空洞部内に埋め込まれた埋め込み酸化膜を形成することができる。また、第２半導体層を半導体基板上で支持する支持体を設けることにより、第２半導体層下に空洞部が形成された場合においても、第２半導体層が半導体基板上に脱落することを防止することができる。さらに、埋め込み酸化膜に空隙が形成された場合においても、支持体をリフローさせることなく、埋め込み酸化膜に形成された空隙を消失させることができ、埋め込み酸化膜に形成された空隙を消失させるために必要な熱処理温度を低下させることができる。

このため、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み酸化膜上に配置することが可能となるとともに、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの電気的特性を均一化することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記支持体の熱処理温度は、前記半導体基板および前記第２半導体層の熱酸化の温度よりも高く、前記支持体の成膜温度は前記半導体基板および前記第２半導体層の熱酸化の温度よりも低いことを特徴とする。
これにより、空洞部内に埋め込み酸化膜を埋め込むための熱酸化が行われた場合においても、支持体の熱処理にて支持体を収縮させることが可能となり、支持体をリフローさせることなく、埋め込み酸化膜に形成された空隙を消失させることができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記空洞部を形成する前に、前記支持体の成膜温度よりも高い温度で前記支持体を熱処理する工程をさらに備えることを特徴とする。
これにより、空洞部が形成される前に支持体を硬質化することができ、第１半導体層を選択的にエッチングする時に支持体がエッチングされることを抑制することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記熱酸化は前記埋め込み酸化膜に形成された空隙を消失させる工程における前記熱処理を兼ねることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層を半導体基板上に形成する工程と、前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層よりもエッチングレートが小さく且つ加熱により収縮する材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、前記空洞部内に露出された前記半導体基板および前記第２半導体層の熱酸化にて前記空洞部内に埋め込み酸化膜を埋め込む工程と、前記露出部に埋め込まれた埋め込み絶縁体を形成する工程と、前記支持体および前記埋め込み絶縁体の熱処理にて前記支持体および前記埋め込み絶縁体を収縮させることにより、前記埋め込み酸化膜に形成された空隙を消失させる工程とを備えることを特徴とする。

これにより、埋め込み酸化膜に空隙が形成された場合においても、支持体および埋め込み絶縁体をリフローさせることなく、埋め込み酸化膜に形成された空隙を消失させることができ、埋め込み酸化膜に形成された空隙を消失させるために必要な熱処理温度を低下させることができる。
このため、埋め込み酸化膜に形成された空隙を消失させるために、高温長時間の熱処理に適した特殊な加熱炉を用いる必要がなくなるとともに、第１半導体層に含まれる残留成分が第２半導体層に拡散することを抑制することができる。この結果、ＳＯＩ基板を用いることなく、第２半導体層上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの電気的特性を均一化することができる。

また、本発明の一態様に係る半導体装置の製造方法によれば、前記熱酸化は前記埋め込み酸化膜に形成された空隙を消失させる工程における前記熱処理を兼ねることを特徴とする。

以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図１０（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１０（ｂ）は、図１（ａ）〜図１０（ａ）のＡ１−Ａ１´〜Ａ１０−Ａ１０´線でそれぞれ切断した断面図、図１（ｃ）〜図１０（ｃ）は、図１（ａ）〜図１０（ａ）のＢ１−Ｂ１´〜Ｂ１０−Ｂ１０´線でそれぞれ切断した断面図である。

図１において、半導体基板１１上にはエピタキシャル成長にて第１半導体層１２が形成され、第１半導体層１２上にはエピタキシャル成長にて第２半導体層１３が形成されている。なお、第１半導体層１２は、半導体基板１１および第２半導体層１３よりもエッチングレートが大きな材質を用いることができ、半導体基板１１、第１半導体層１２および第２半導体層１３の材質としては、半導体基板１１がＳｉの場合、第１半導体層１２としてＳｉＧｅ、第２半導体層１３としてＳｉを用いることが好ましい。これにより、第１半導体層１２と第２半導体層１３との間の格子整合をとることを可能としつつ、第１半導体層１２と第２半導体層１３との間の選択比を確保することができる。また、第１半導体層１２および第２半導体層１３の膜厚は、例えば、１０〜２００ｎｍ程度とすることができる。

そして、第２半導体層１３の熱酸化により第２半導体層１３の表面に下地酸化膜１４を形成する。そして、ＣＶＤなどの方法により、下地酸化膜１４上の全面に酸化防止膜１５を形成する。なお、酸化防止膜１５としては、例えば、シリコン窒化膜を用いることができ、酸化防止膜としての機能のほかに、ＣＭＰ（化学的機械研磨）による平坦化プロセスのストッパー層として機能させることもできる。

次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜１５、下地酸化膜１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、半導体基板１１の一部を露出させる溝１６を形成する。
次に、図３に示すように、ＣＶＤなどの方法により基板全面が覆われるようにして溝１６内に埋め込まれた支持体１８を成膜する。なお、支持体１８は、溝１６内における第１半導体層１２および第２半導体層１３の側壁にも成膜され、第２半導体層１３を半導体基板１１上で支持することができる。基板全体を覆うように形成された支持体１８は、第２半導体層１３の撓み等を抑制して、平坦性を保ったまま第２半導体層１３を支持する必要がある。そのため、その機械的な強度を確保する意味で、４００ｎｍ以上の膜厚にすることが好ましい。また、支持体１８の材質としては、熱処理にて収縮する材料を用いることが好ましく、シリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。また、支持体１８の成膜方法としては、ＴＥＯＳを用いたＣＶＤ法を用いることができ、支持体１８の成膜温度は、例えば、３００〜４００℃の範囲に設定することが好ましい。

次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体１８、酸化防止膜１５、下地酸化膜１４、第２半導体層１３および第１半導体層１２をパターニングすることにより、第１半導体層１２の一部を露出させるとともに、溝１６に接続された溝１９を形成する。
次に、図５に示すように、溝１９を介してエッチングガスまたはエッチング液を第１半導体層１２に接触させることにより、第１半導体層１２をエッチング除去し、半導体基板１１と第２半導体層１３との間に空洞部２０を形成する。

ここで、溝１６内に支持体１８を設けることにより、第１半導体層１２が除去された場合においても、第２半導体層１３を半導体基板１１上で支持することが可能となるとともに、溝１６とは別に溝１９を設けることにより、第２半導体層１３下の第１半導体層１２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層１３の品質を損なうことなく、第２半導体層１３と半導体基板１１との間の絶縁を図ることが可能となる。

なお、半導体基板１１および第２半導体層１３がＳｉ、第１半導体層１２がＳｉＧｅの場合、第１半導体層１２のエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用いることが好ましい。これにより、半導体基板１１および第２半導体層１３のオーバーエッチングを抑制しつつ、第１半導体層１２を除去することが可能となる。
また、第１半導体層１２をエッチング除去する前に、支持体１８の成膜温度よりも高い温度で支持体１８を熱処理するようにしてもよい。これにより、空洞部２０が形成される前に支持体１８を硬質化することができ、第１半導体層１２を選択的にエッチングする時に支持体１８がエッチングされることを抑制することができる。

次に、図６に示すように、半導体基板１１および第２半導体層１３の熱酸化を行うことにより、半導体基板１１と第２半導体層１３との間の空洞部２０に埋め込み酸化膜２１を形成する。その際、第２半導体層１３の側壁も酸化される。ここで、半導体基板１１および第２半導体層１３の熱酸化にて埋め込み酸化膜２１を形成する場合、埋め込み酸化膜２１が空洞部２０の上下から成長し、空洞部２０が徐々に狭くなる。このため、空洞部２０内に酸素を十分に行き渡らせることができず、埋め込み酸化膜２１にて埋め込まれずに残った空隙２０´が発生する。

なお、半導体基板１１および第２半導体層１３の熱酸化にて埋め込み酸化膜２１を形成する場合、埋め込み性を向上させるために、反応律速となる低温のウェット酸化を用いることが好ましい。
次に、図７に示すように、支持体１８の熱処理を行うことにより支持体１８を収縮させ、埋め込み酸化膜２１にて空隙２０´を押し潰すことにより、空隙２０´を消失させる。なお、支持体１８の熱処理を行う場合、支持体１８の熱処理温度は、半導体基板１１および第２半導体層１３の熱酸化の温度よりも高いことが好ましい。例えば、半導体基板１１および第２半導体層１３の熱酸化の温度が７５０℃である場合、支持体１８の熱処理温度は、８００〜９００℃の範囲に設定することが好ましい。

これにより、空洞部２０内に埋め込み酸化膜２１を埋め込むための熱酸化が行われた場合においても、支持体１８の熱処理にて支持体１８を収縮させることが可能となり、支持体１８をリフローさせることなく、埋め込み酸化膜２１に形成された空隙２０´を消失させることができる。
次に、図８に示すように、ＣＶＤなどの方法により支持体１８上の全面が覆われるようにして溝１９内に埋め込まれた埋め込み絶縁膜２２を成膜する。

次に、図９に示すように、ＣＭＰまたはエッチバックなどの方法にて埋め込み絶縁膜２２、支持体１８を薄膜化するとともに、酸化防止膜をストッパー層として、ＣＭＰによる平坦化を止める。続いて、下地酸化膜１４および酸化防止膜１５を除去することにより、第２半導体層１３の表面を露出させる。
次に、図１０に示すように、第２半導体層１３の表面の熱酸化を行うことにより、第２半導体層１３の表面にゲート絶縁膜２３を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２３が形成された第２半導体層１３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層１３上にゲート電極２４を形成する。

次に、ゲート電極２４をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１３内にイオン注入することにより、ゲート電極２４の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層１３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層１３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２４の側壁にサイドウォール２５を形成する。そして、ゲート電極２４およびサイドウォール２５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層１３内にイオン注入することにより、サイドウォール２５の側方にそれぞれ配置された高濃度不純物導入層からなるソース層２６ａおよびドレイン層２６ｂを第２半導体層１３に形成する。

これにより、埋め込み酸化膜２１に形成された空隙２０´を消失させるために、高温長時間の熱処理に適した特殊な加熱炉を用いる必要がなくなるとともに、第１半導体層１２に含まれるＧｅなどの残留成分が第２半導体層１３に拡散することを抑制することができる。この結果、ＳＯＩ基板を用いることなく、第２半導体層１３上にＳＯＩトランジスタを形成することが可能となるとともに、ＳＯＩトランジスタの低価格化を実現しつつ、ＳＯＩトランジスタの電気的特性を均一化することができる。

なお、上述した実施形態では、埋め込み酸化膜２１を介して半導体基板１１上に第２半導体層１３を１層分だけ積層する方法について説明したが、埋め込み絶縁層をそれぞれ介して複数の半導体層を半導体基板２１上に積層するようにしてもよい。
また、上述した実施形態では、埋め込み酸化膜２１を形成する際に、第２半導体層１３の表面の熱酸化を防止するために、第２半導体層１３上に下地酸化膜１４および酸化防止膜１５を形成する方法について説明したが、第２半導体層１３上に下地酸化膜１４および酸化防止膜１５を形成することなく、埋め込み酸化膜２１を形成するようにしてもよい。

図１１（ａ）および図１２（ａ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す平面図、図１１（ｂ）および図１２（ｂ）は、図１１（ａ）および図１２（ａ）のＡ１１−Ａ１１´〜Ａ１２−Ａ１２´線でそれぞれ切断した断面図、図１１（ｃ）および図１２（ｃ）は、図１１（ａ）および図１２（ａ）のＢ１１−Ｂ１１´〜Ｂ１２−Ｂ１２´線でそれぞれ切断した断面図である。

図１１において、半導体基板１１と第２半導体層１３との間の空洞部２０に埋め込み酸化膜２１が形成されると、ＣＶＤなどの方法により支持体１８上の全面が覆われるようにして溝１９内に埋め込まれた埋め込み絶縁膜３２を成膜する。なお、埋め込み絶縁膜３２の材質は熱処理にて収縮する材料を用いることが好ましく、シリコン酸化膜、シリコン窒化膜あるいはシリコン酸窒化膜などの絶縁体を用いることができる。また、埋め込み絶縁膜３２の材質は支持体１８の材質と同一であることが好ましい。また、埋め込み絶縁膜３２の成膜方法としては、ＴＥＯＳを用いたＣＶＤ法を用いることができ、埋め込み絶縁膜３２の成膜温度は、例えば、３００〜４００℃の範囲に設定することが好ましい。

次に、図１２に示すように、支持体１８および埋め込み絶縁膜３２の熱処理を行うことにより、支持体１８および埋め込み絶縁膜３２を収縮させ、埋め込み酸化膜２１にて空隙２０´を押し潰すことにより、空隙２０´を消失させる。
なお、支持体１８および埋め込み絶縁膜３２の熱処理を行う場合、支持体１８および埋め込み絶縁膜３２の熱処理温度は、半導体基板１１および第２半導体層１３の熱酸化の温度よりも高いことが好ましい。例えば、半導体基板１１および第２半導体層１３の熱酸化の温度が７５０℃である場合、支持体１８および埋め込み絶縁膜３２の熱処理温度は、８００〜９００℃の範囲に設定することが好ましい。

これにより、空洞部２０内に埋め込み酸化膜２１を埋め込むための熱酸化が行われた場合においても、支持体１８および埋め込み絶縁膜３２の熱処理にて支持体１８および埋め込み絶縁膜３２を収縮させることが可能となり、支持体１８および埋め込み絶縁膜３２をリフローさせることなく、埋め込み酸化膜２１に形成された空隙２０´を消失させることができる。

本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第１実施形態に係る半導体装置の製造方法を示す図。本発明の第２実施形態に係る半導体装置の製造方法を示す図。本発明の第２実施形態に係る半導体装置の製造方法を示す図。

符号の説明

１１半導体基板、１２第１半導体層、１３第２半導体層、１４下地酸化膜、１５酸化防止膜、１６、１９溝、１７キャップ層、１８支持体、２０空洞部、２０´ 空隙、２１埋め込み酸化膜、２２、３２埋め込み絶縁体、１３埋め込み絶縁膜、２３ゲート絶縁膜、２４ゲート電極、２５サイドウォール、２６ａソース層、２６ｂドレイン層

Claims

第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さく且つ加熱により収縮する材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に露出された前記半導体基板および前記第２半導体層の熱酸化にて前記空洞部内に埋め込み酸化膜を埋め込む工程と、
前記支持体の熱処理にて前記支持体を収縮させることにより、前記埋め込み酸化膜に形成された空隙を消失させる工程とを備えることを特徴とする半導体装置の製造方法。
前記支持体の熱処理温度は、前記半導体基板および前記第２半導体層の熱酸化の温度よりも高く、前記支持体の成膜温度は前記半導体基板および前記第２半導体層の熱酸化の温度よりも低いことを特徴とする請求項１記載の半導体装置の製造方法。
前記空洞部を形成する前に、前記支持体の成膜温度よりも高い温度で前記支持体を熱処理する工程をさらに備えることを特徴とする請求項１または２記載の半導体装置の製造方法。
前記熱酸化は前記埋め込み酸化膜に形成された空隙を消失させる工程における前記熱処理を兼ねることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
第１半導体層を半導体基板上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さな材料で構成された第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層よりもエッチングレートが小さく且つ加熱により収縮する材料で構成され、前記第２半導体層を前記半導体基板上で支持する支持体を形成する工程と、
前記第１半導体層の一部を前記第２半導体層から露出させる露出部を形成する工程と、
前記露出部を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除去された空洞部を前記半導体基板と前記第２半導体層との間に形成する工程と、
前記空洞部内に露出された前記半導体基板および前記第２半導体層の熱酸化にて前記空洞部内に埋め込み酸化膜を埋め込む工程と、
前記露出部に埋め込まれた埋め込み絶縁体を形成する工程と、
前記支持体および前記埋め込み絶縁体の熱処理にて前記支持体および前記埋め込み絶縁体を収縮させることにより、前記埋め込み酸化膜に形成された空隙を消失させる工程とを備えることを特徴とする半導体装置の製造方法。
前記熱酸化は前記埋め込み酸化膜に形成された空隙を消失させる工程における前記熱処理を兼ねることを特徴とする請求項５記載の半導体装置の製造方法。