JP2007053205A - 電子部品及びその製造方法 - Google Patents

Abstract

【課題】 積層ズレが抑制された電子部品及びその製造方法を提供する。
【解決手段】 本発明に係る積層セラミックコンデンサ３６の製造方法においては、ビア孔１８が形成された複数のセラミックグリーンシート１２のビア孔１８に、ビア孔１８内を充たす本体部２６ａと、セラミックグリーンシート１２の上面１２ａより上側に位置し、且つ、本体部２６ａと一体的に形成された接続パッド部２６ｂとを有するビア電極２６を形成するステップと、ビア電極２６が形成されたビア孔１８が重なるように、複数のセラミックグリーンシート１２を積層するステップとを備え、セラミックグリーンシート１２の表面１２ａにおける接続パッド部２６ｂの面積Ｓ_１（ｍｍ^２）及び接続パッド部の厚さｔ_１（ｍｍ）が、下記式（１）及び式（２）
ｔ_１／Ｓ_１≦１．３５ ・・・（１）
Ｓ_１≦１．３×１０^−２ ・・・（２）
を満たすことを特徴とする。
【選択図】 図７

Description

本発明は、貫通電極を有する電子部品及びその製造方法に関し、特に、積層セラミック配線基板、積層セラミックパッケージ、積層セラミックコンデンサ、積層圧電素子等のセラミック積層電子部品及びその製造方法に関するものである。

この技術の分野における電子部品として、例えば、積層セラミックコンデンサが挙げられる。この積層セラミックコンデンサにおいては、等価直列抵抗、等価直列インダクタンスを低くするために、内部電極間をビア電極（貫通電極）で接続する構造が増えてきている。このようなコンデンサの作製には、以下のような製造方法が用いられていた。

まず、セラミックグリーンシートに、レーザやマイクロドリル、パンチング等を用いて、例えば直径１００μｍ程度の貫通孔を形成する。次に、スクリーン印刷法によって、上記セラミックグリーンシートに導電性ペーストを印刷して、セラミックグリーンシート上に内部電極を形成すると同時に上記貫通孔内に導電性ペーストを充填する。または、スクリーン印刷法によって、セラミックグリーンシート上への内部電極の形成と、貫通孔内への導電性ペーストの充填を別工程でおこなう。その後、複数のセラミックグリーンシートを、上下に重なるセラミックグリーンシートの貫通孔の位置が合致するように積層して、積層体を形成し、得られた積層体に対して切断処理及び焼成処理をほどこすことにより、積層セラミックコンデンサが完成する。

近年、上記積層セラミックコンデンサに代表される電子部品においては、小型化の要求がさらに高まっており、そのためにさらなる薄層多層化が必要となってきた。すなわち、この薄層多層化のために、内部電極をセラミックグリーンシート上に薄く印刷する必要が生じてきた。それにより、貫通孔を導電性ペーストで十分に充たすためには、内部電極のスクリーン印刷とは別工程で、貫通孔充填のためのスクリーン印刷がおこなわれるようになった。
特開平１０−２７０２８２号公報

このとき、スクリーン印刷法の印刷精度の問題から、貫通孔充填のための印刷は、上記貫通孔の直径よりも大径のペースト透過孔を設けたスクリーンパターンでおこなう必要があった。そのため、貫通孔の周縁のシート上に導電性ペーストがはみ出して、シート表面より導電性ペーストが盛り上がってしまって、上下に重なるシートが面方向にズレる積層ズレが大きくなっていた。

そこで、本発明は、上述の課題を解決するためになされたもので、積層ズレが抑制された電子部品及びその製造方法を提供することを目的とする。

本発明に係る電子部品の製造方法においては、貫通孔が形成された複数のセラミックグリーンシートの貫通孔に、貫通孔内を充たす本体部と、セラミックグリーンシートの上面より上側に位置し、且つ、本体部と一体的に形成された接続パッド部とを有するビア電極を形成するステップと、ビア電極が形成された貫通孔が重なるように、複数のセラミックグリーンシートを積層するステップとを備え、セラミックグリーンシートの表面における接続パッド部の面積Ｓ_１（ｍｍ^２）及び接続パッド部の厚さｔ_１（ｍｍ）が、下記式（１）及び式（２）
ｔ_１／Ｓ_１≦１．３５ ・・・（１）
Ｓ_１≦１．３×１０^−２ ・・・（２）
を満たすことを特徴とする。

発明者らは、鋭意研究の末、以上の式（１）及び式（２）を満たすような接続パッド部を有するビア電極を形成することで、積層ズレが抑制された電子部品が得られることを新たに見出した。

また、セラミックグリーンシートの厚さが２０μｍ以下であることが好ましい。この場合、低背化が図られた電子部品が得られる。この電子部品が積層セラミックコンデンサである場合には、さらに静電容量の増大が図られる。

また、セラミックグリーンシートを積層する際、少なくとも５０枚のセラミックグリーンシートを積層することが好ましい。この場合、例えば、電子部品として積層セラミックコンデンサを作製する場合には、静電容量の増大が実現される。

本発明に係る電子部品は、貫通孔が形成された複数のセラミックグリーンシートの貫通孔に、貫通孔内を充たす本体部と、セラミックグリーンシートの上面より上側に位置し、且つ、本体部と一体的に形成された接続パッド部とを有するビア電極を形成すると共に、ビア電極が形成された貫通孔が重なるように、複数のセラミックグリーンシートを積層した後に焼成された電子部品であって、焼成後のセラミックグリーンシートの表面における焼成後の接続パッド部の面積Ｓ_２（ｍｍ^２）及び焼成後の接続パッド部の厚さｔ_２（ｍｍ）が、下記式（３）及び式（４）
ｔ_２／Ｓ_２≦１．５９ ・・・（３）
Ｓ_２≦９．７×１０^−３ ・・・（４）
を満たすことを特徴とする。

発明者らは、鋭意研究の末、以上の式（３）及び式（４）を満たすような焼成後の接続パッド部を有する電子部品によれば、積層ズレの抑制が実現されることを新たに見出した。

また、セラミックグリーンシートの焼成後の厚さが１７μｍ以下であることが好ましい。この場合、低背化が図られた電子部品が得られる。この電子部品が積層セラミックコンデンサである場合には、さらに静電容量の増大が図られる。

また、少なくとも５０枚のセラミックグリーンシートが積層された後に焼成された電子部品であってもよい。この場合、この電子部品が例えば積層セラミックコンデンサである場合、静電容量の増大が実現される。

本発明によれば、積層ズレが抑制された電子部品及びその製造方法が提供される。

以下、添付図面を参照して本発明に係る電子部品及びその製造方法を実施するにあたり最良と思われる形態について詳細に説明する。なお、同一又は同等の要素については同一の符号を付し、説明が重複する場合にはその説明を省略する。なお、本実施形態では、本発明に係る電子部品として、積層セラミックコンデンサを例にとって説明する。

まず始めに、本実施形態に係る積層セラミックコンデンサを作製する手順について説明する。

本実施形態に係る積層セラミックコンデンサを作製するにあたり、図１に示すように、表面１０ａに、厚さ２０μｍ以下（例えば、１０μｍ）のセラミックグリーンシート（以下、単にグリーンシートと称す。）１２が形成された複数枚のキャリアフィルム１０を準備する。なお、図１（ａ）はキャリアフィルム１０の厚さ方向に直交する方向における断面図であり、図１（ｂ）は平面図である。

そして、その各キャリアフィルム１０のグリーンシート１２の表面１２ａに、図２及び図３に示すように、銀やニッケル等を含有した導体ペーストを用いて、公知の技術であるスクリーン印刷等により配線パターン電極１４を形成する。配線パターン電極１４として、図２（ａ）及び図２（ｂ）に示すように、２種類のパターンが用意されており、以下、説明の便宜上、必要に応じて、一方を配線パターン電極１４Ａ、他方を配線パターン電極１４Ｂと称す。

図２（ａ）に示した配線パターン電極１４Ａには、複数の円孔１６が形成されている。それぞれの円孔１６の直径Ｄ_１は同一となっており、規則的に配列されている。具体的には、最も近接する円孔１６同士の中心間距離がいずれも一定距離Ｌとなるように、斜め格子状に周期配列されている。

また、図２（ｂ）に示した配線パターン電極１４Ｂも、上記配線パターン電極１４Ａと同サイズの正方形状を有しており、複数の円孔１６が、最も近接する円孔１６同士の中心間距離がいずれも一定距離Ｌとなるように、斜め格子状に規則的に周期配列されている。ただし、この配線パターン電極１４Ｂの円孔１６の位置は、配線パターン電極１４Ａの円孔１６の位置と相対的に半周期（長さＬ／２）だけズレている。そのため、配線パターン電極１４Ａの円孔１６の位置は、配線パターン電極１４Ｂでは円孔１６のない位置に対応し、逆に、配線パターン電極１４Ｂの円孔１６の位置は、配線パターン電極１４Ａでは円孔１６のない位置に対応している。

なお、複数枚のキャリアフィルム１０のうち、半分のキャリアフィルム１０には配線パターン電極１４Ａを形成し、残りの半分のキャリアフィルム１０には配線パターン電極１４Ｂを形成する。以下、説明の便宜上、必要に応じて、キャリアフィルム１０及びグリーンシート１２のうち、配線パターン電極１４Ａが形成されたほうをキャリアフィルム１０Ａ及びグリーンシート１２Ａと称し、配線パターン電極１４Ｂが形成されたほうをキャリアフィルム１０Ｂ及びグリーンシート１２Ｂと称す。同様に、適宜、配線パターン電極１４Ａに形成された円孔を円孔１６Ａ、配線パターン電極１４Ｂに形成された円孔を円孔１６Ｂと称す。

次に、配線パターン電極１４が形成されたグリーンシート１２に、図４及び図５に示すように、配線パターン電極１４及びグリーンシート１２を貫通する円形断面のビア孔（貫通孔）１８をレーザ照射によって形成する。なお、このビア孔１８の直径はＤ_２（例えば、５０μｍ）となっており、このＤ_２は、上記配線パターン電極１４の円孔１６の直径Ｄ_１よりも小さい。

このビア孔１８の位置は、キャリアフィルム１０Ａにおいては、図４（ａ）に示すように、配線パターン電極１４Ａの円孔１６Ａの中心位置及び円孔１６Ａの中心位置から半周期（Ｌ／２）だけズレた位置（すなわち、配線パターン電極１４Ｂの円孔１６Ｂの中心位置）にそれぞれ形成されている。また、ビア孔１８の位置は、キャリアフィルム１０Ｂにおいても、図４（ｂ）に示すように、配線パターン電極１４Ｂの円孔１６Ｂの中心位置及び円孔１６Ｂの中心位置から半周期（Ｌ／２）だけズレた位置（すなわち、配線パターン電極１４Ａの円孔１６Ａの中心位置）にそれぞれ形成されている。

すなわち、ビア孔１８は、両配線パターン電極１４Ａ，１４Ｂとも同位置であって、配線パターン電極１４Ａの円孔１６Ａの位置及び配線パターン電極１４Ｂの円孔１６Ｂの位置のいずれか対応する位置に形成されており、その数も両配線パターン電極１４Ａ，１４Ｂで同数である。

そして、ビア孔１８それぞれに、公知のスクリーン印刷技術を用いて導電性ペースト２０を充填する。なお、このスクリーン印刷に用いるスクリーンパターン２２には、上記ビア孔１８に対応する位置に、円孔１６の直径Ｄ_１より小さくビア孔１８の直径Ｄ_２より大きい直径Ｄ_３の円形断面を有するペースト透過孔２４が設けられている（図７参照）。従って、ビア孔１８を導電性ペースト２０で確実に充たすために、ビア孔１８の容積よりも多くの導電性ペースト２０をビア孔１８に充填すると、図６及び図７に示すようなビア電極２６が形成される。

ビア電極２６は、ビア孔１８内を充たす本体部２６ａと、グリーンシート１２の表面１２ａ又は配線パターン電極１４の表面１４ａより上側に位置する接続パッド部２６ｂとによって構成されている。このビア電極２６の本体部２６ａと接続パッド部２６ｂとは一体的に形成されている。接続パッド部２６ｂは、そのグリーンシート１２の表面１２ａにおける面積がＳ_１（ｍｍ^２）となっており、その投射形状は、ペースト透過孔２４の断面形状（すなわち、直径Ｄ_３の円形）と略同様の形状となっている。また、接続パッド部２６ｂの厚さはｔ_１（ｍｍ）となっている。なお、配線パターン電極１４の円孔１６の中心位置に形成されたビア孔１８のビア電極２６は、その接続パッド部２６ｂの直径が円孔１６の直径Ｄ_１よりも小さいために配線パターン電極１４に接しておらず、このビア電極２６と配線パターン電極１４とは電気的に絶縁されている。一方、円孔１６の外部に形成されたビア電極２６は、配線パターン電極１４と導通されている。

以上のようなビア電極２６を各ビア孔１８に形成した後、グリーンシート１２をキャリアフィルム１０から剥がす。そして、図８に示すように、ビア電極２６の接続パッド部２６ｂが形成されている側を上向きにして複数枚のグリーンシート１２を重ねる。このとき、グリーンシート１２Ａのビア孔１８とグリーンシート１２Ｂのビア孔１８とが重なるように位置合わせして、グリーンシート１２Ａとグリーンシート１２Ｂとを交互に積層する。その結果、上下に重なるグリーンシート１２のビア電極２６同士が導通される。

そして、積層されたグリーンシート１２の上下を、上記ビア電極２６の対応位置にビア電極２８が形成された上カバー層３０Ａとビア電極のない平坦な下カバー層３０Ｂとで挟んで積層体３２を形成し、この積層体３２を図９に示すように上下方向からプレスする。そして、この積層体３２を、必要に応じてチップサイズに切断した後、図１０に示すように脱脂／焼成装置３４によって脱脂処理及び焼成処理する。最後に、端子電極３５を得られた焼結体の上カバー層３０Ａのビア電極２８の対応位置に形成し、さらに焼付けをおこなうことで、積層セラミックコンデンサ３６の作製が完成する（図１１参照）。

この積層セラミックコンデンサ３６は、上カバー層３０Ａのビア電極２８側の面３６ａを搭載基板３８の主面３８ａに対面させた状態で、端子電極３５を搭載基板３８の主面３８ａ上に形成されたバンプ電極４０に接続する。ただし、配線パターン電極１４Ａに接続されている端子電極３５は陽極のバンプ電極４０に接続し、配線パターン電極１４Ｂに接続されている端子電極３５は陰極のバンプ電極４０に接続する。なお、積層セラミックコンデンサ３６においては、上述したビア電極２６の接続パッド部２６ｂに対応する接続パッド部４２の面積がＳ_２（ｍｍ）となっており、接続パッド部４２の厚さがｔ_２（ｍｍ）なっている。

次に、上述したグリーンシート１２に形成されたビア電極２６の接続パッド部２６ｂについて、より詳しく説明する。

ビア電極２６の接続パッド部２６ｂにおいては、その面積がＳ_１（ｍｍ^２）なっており、その厚さがｔ_１（ｍｍ）となっている。そして、これらのＳ_１及びｔ_１は、以下の２式（式（１）及び式（２））を満たしている。
ｔ_１／Ｓ_１≦１．３５ ・・・（１）
Ｓ_１≦１．３×１０^−２ ・・・（２）

発明者らは、積層セラミックコンデンサ等の電子部品の積層ズレを抑制する上で、接続パッド部２６ｂのＳ_１及びｔ_１の好適な範囲の研究に励み、その結果、Ｓ_１及びｔ_１が上記式（１）及び式（２）を満たすように接続パッド部２６ｂを形成することで、積層セラミックコンデンサ３６の積層ズレの抑制が実現されることを新たに見出した。

そして、Ｓ_１及びｔ_１が以上の２式を満たすビア電極２６が形成された積層体３２を焼成することにより、以下の２式（式（３）及び式（４））を満たす接続パッド部４２が形成される。
ｔ_２／Ｓ_２≦１．５９ ・・・（３）
Ｓ_２≦９．７×１０^−３ ・・・（４）

ここで、Ｓ_２は積層セラミックコンデンサ３６の厚さ方向に直交する面内における接続パッド部４２の面積であり、ｔ_２は接続パッド部４２の厚さである。

換言すると、積層セラミックコンデンサ３６に含まれる接続パッド部４２が、上記式（３）及び式（４）を満たす場合には、その積層セラミックコンデンサ３６における積層ズレの抑制が実現されている。

なお、積層セラミックコンデンサ３６の作製に用いたグリーンシート１２の厚さは２０μｍ以下となっており、収縮率が０．８５程度で換算すると焼成後のグリーンシート１２の厚さは１７μｍ以下となっているため、積層セラミックコンデンサ３６においては静電容量の増大が図られている。加えて、このようにグリーンシート１２を薄くすると、電子部品全般において低背化（すなわち、小型化）が実現される。さらに、積層セラミックコンデンサ３６を、少なくとも５０枚のグリーンシート１２で構成することで、大きな静電容量を有する積層セラミックコンデンサが得られる。

以下、本発明の効果をより一層明らかなものとするため、実施例および比較例を用いて説明する。
（実施例１）

上述した積層体３２と略同様であり、面積Ｓ_１及び厚さｔ_１の異なる接続パッド部２６ｂを有するビア電極２６を備えた複数の積層体３２試料（＃１〜＃１５）を用意して、その積層体試料（積層数１４０枚）における積層ズレを測定した。

具体的な積層ズレの測定方法は、図１２に示すように、積層ズレの測定の基準軸として、最下層のグリーンシート１２のビア電極２６の中心軸Ｘを用い、この基準軸Ｘと、上に重なるグリーンシート１２のビア電極２６の各中心軸ｘ１，ｘ２・・・とのズレ量Ｐ１，Ｐ２・・・を測定して、その平均値を積層ズレ（μｍ）として算出した。その測定結果は、図１３の表及び図１４のグラフに示したとおりである。

この測定結果から明らかなように、上記式（１）及び式（２）を満たす試料＃１，＃４〜＃８，＃１０，＃１１，＃１３〜＃１５については、積層ズレが４０μｍより小さく抑えられている。一方、上記式（１）及び式（２）を満たさない試料＃２，＃３，＃９，＃１２については、積層ズレが４０μｍを大幅に超えて５０μｍ以上となっている。以上のことから、式（１）及び式（２）を満たす積層体試料では、積層ズレが有意に抑制されることが確認された。
（実施例２）

さらに、上述した積層セラミックコンデンサ３６と略同様であり、面積Ｓ_２及び厚さｔ_２の異なる接続パッド部４２を備えた複数のコンデンサ３６試料（＃２１〜＃３５）を用意して、そのコンデンサ試料における積層ズレを測定した。なお、積層ズレの測定方法は、上述した積層体試料（積層数１４０枚）における測定方法と同様である。

測定結果は、図１５の表及び図１６のグラフに示したとおりである。この測定結果から明らかなように、上記式（３）及び式（４）を満たす試料＃２１，＃２４〜＃２８，＃３０，＃３１，＃３３〜＃３５については、積層ズレが３０μｍより小さく抑えられている。一方、上記式（３）及び式（４）を満たさない試料＃２，＃３，＃９，＃１２については、積層ズレが４０μｍを超えている。以上のことから、式（３）及び式（４）を満たすコンデンサ試料では、積層ズレが有意に抑制されることが確認された。

本発明は上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、本発明が適用される電子部品としては、上記積層セラミックコンデンサの他に、積層セラミック基板、積層セラミックパッケージ、積層圧電素子等のセラミック積層電子部品が挙げられる。また、積層数は５０層以上に限定されず、所望の積層数に適宜変更可能である。

本発明の実施形態に係る電子部品を作製する際に用いるキャリアフィルムとグリーンシートとを示した図である。 図１のグリーンシート上に形成される配線パターン電極を示した平面図である。 図２のＩＩＩ−ＩＩＩ線断面図である。 図２のグリーンシートに形成されたビア孔を示した平面図である。 図４のＶ−Ｖ線断面図である。 図４のグリーンシートに形成されたビア電極を示した平面図である。 図６のＶＩＩ−ＶＩＩ線断面図である。 配線パターン電極の積層状態を示した図である。 本発明の実施形態に係る積層体を示した概略断面図である。 図９の積層体に適用する脱脂／焼成装置を示した図である。 本発明の実施形態に係る電子部品を示した概略断面図である。 本発明の実施例に係る積層ズレの測定方法を示した図である。 本発明の実施例１に係る積層ズレの測定結果を示した表である。 本発明の実施例１に係る積層ズレの測定結果を示したグラフである。 本発明の実施例２に係る積層ズレの測定結果を示した表である。 本発明の実施例２に係る積層ズレの測定結果を示したグラフである。

符号の説明

１２，１２Ａ，１２Ｂ…セラミックグリーンシート、１８…ビア孔、２６…ビア電極、２６ａ…本体部、２６ｂ…接続パッド部、３６…積層セラミックコンデンサ。

Claims (6)

1. 貫通孔が形成された複数のセラミックグリーンシートの前記貫通孔に、前記貫通孔内を充たす本体部と、前記セラミックグリーンシートの上面より上側に位置し、且つ、前記本体部と一体的に形成された接続パッド部とを有するビア電極を形成するステップと、
   前記ビア電極が形成された前記貫通孔が重なるように、前記複数のセラミックグリーンシートを積層するステップとを備え、
   前記セラミックグリーンシートの表面における前記接続パッド部の面積Ｓ_１（ｍｍ^２）及び前記接続パッド部の厚さｔ_１（ｍｍ）が、下記式（１）及び式（２）
   ｔ_１／Ｓ_１≦１．３５ ・・・（１）
   Ｓ_１≦１．３×１０^−２ ・・・（２）
   を満たす、電子部品の製造方法。
2. 前記セラミックグリーンシートの厚さが２０μｍ以下である、請求項１に記載の電子部品の製造方法。
3. 前記セラミックグリーンシートを積層する際、少なくとも５０枚の前記セラミックグリーンシートを積層する、請求項１又は２に記載の電子部品の製造方法。
4. 貫通孔が形成された複数のセラミックグリーンシートの前記貫通孔に、前記貫通孔内を充たす本体部と、前記セラミックグリーンシートの上面より上側に位置し、且つ、前記本体部と一体的に形成された接続パッド部とを有するビア電極を形成すると共に、前記ビア電極が形成された前記貫通孔が重なるように、前記複数のセラミックグリーンシートを積層した後に焼成された電子部品であって、
   焼成後の前記セラミックグリーンシートの表面における焼成後の前記接続パッド部の面積Ｓ_２（ｍｍ^２）及び焼成後の前記接続パッド部の厚さｔ_２（ｍｍ）が、下記式（３）及び式（４）
   ｔ_２／Ｓ_２≦１．５９ ・・・（３）
   Ｓ_２≦９．７×１０^−３ ・・・（４）
   を満たす、電子部品。
5. 前記セラミックグリーンシートの焼成後の厚さが１７μｍ以下である、請求項４に記載の電子部品。
6. 少なくとも５０枚の前記セラミックグリーンシートが積層された後に焼成された、請求項４又は５に記載の電子部品。
   
   

Images