JP2006521705A - 無電解薄膜析出法により平坦化銅相互接続層を形成する方法および装置 - Google Patents

無電解薄膜析出法により平坦化銅相互接続層を形成する方法および装置 Download PDF

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Abstract

平坦化導電性材料は、狭小のおよび幅広の形態部を有する基板上に形成される。導電性材料は、一連の成膜プロセスによって形成される。第1の成膜プロセスでは、導電性材料からなる第1の層が形成され、この層は、狭小形態部と、幅広形態部の少なくとも一部を充填する。第2の成膜プロセスでは、第1の層の孔内部に導電性材料からなる第2の層が形成される。可撓性材料は、基板上の第1の層の厚さを抑制するとともに、孔に溶液を供給するため、孔には第2の層が形成される。可撓性材料は、多孔質薄膜で構成することができ、この薄膜には、溶液が満たされた加圧式リザーバが設置される。さらに可撓性材料は、溶液で濡らされた微孔質材料とすることもできる。

Description

本発明は、全般に半導体製造の分野に関し、特に、基板に定形された形態部の内部に、表面が平坦化された導電性材料を形成する方法および装置に関する。前記形態部は、大きく異なる寸法を有する。
図1には、基板102と導電層104を有し、部分的に成形加工された半導体装置100の断面を示す。通常、基板102は誘電体であって、幅広の溝106や狭小の溝108等、各種寸法の溝を有する。基板102は、溝の他にも、バイアホール(図示されていない)のような各種寸法の他の同様の形態部を有する。通常そのような基板102の形態部は、公知の写真転写プロセスによって成形加工される。通常、導電層104は、銅(Cu)のような高導電性金属である。別の処理プロセスによって、導電層104は、基板102の上部表面の高さレベルまで除去され、導電性材料が溝106、108内に残り、半導体装置完成時には、基板102によって、他の同様の形態部同士が電気的に分離される。
通常、導電層104は、被成膜材料を含むメッキ液による電気メッキによって形成される。電気メッキによる方法は、表面に速やかに金属を成膜することができる点で、優れている。しかしながら電気メッキには、溝108のような狭小形態部に、ボイドが生じやすいという欠点があり、そのようなボイドによって、完成した半導体装置には不具合が発生し得る。メッキ液にある種の添加剤を加え、狭小形態部への急速充填を促進することにより、ボイドの形成を回避することも可能ではあるが、一般にこのような添加剤には、溝106、108の間の表面、あるいは幅広の溝106の底部のような平坦領域での電析速度を遅らせる傾向がある。
従って、幅広の溝106のような幅広の形態部が導電層104で完全に充填されるまでに、基板102のその他の部分は、実質的に厚くなり、あるいは上層部110に覆われる。また、メッキ液の添加剤は、狭小形態部への急速充填を促進する一方で、通常、平坦領域での電析を遅らせるため、狭小形態部の上部には、図1に示すように、上層部110の上部の高さレベルよりも高い超上層部112が成長する。基板102の上部表面の高さレベルまで、導電層104を除去するには、3種類の異なる厚さの材料を除去しなければならないことは明らかである。しかしながら従来の平坦化技術では、そのような要求を満たすことは難しく、通常、幅広形態部の上部には、図2の大きな溝106上部に示すように、窪み部200が生じてしまう。
この対策として、図1に示す状態以上に電気メッキを行い、上層部110を基板102の全体的な厚さよりも十分に厚くすることが挙げられる。十分に電気メッキをおこなうことにより、上層部110の厚さは、基板102全体の厚さと同程度となる。その後、上層部110を、基板102の上部表面の高さレベルにまで均一に平坦化することができる。しかしながらこの方法は、材料を浪費し、効率が悪い。
本発明は、このような課題に鑑みなされたものであり、実質的に平坦な表面の上層部110を有する導電層104を形成する方法を提供することを目的とする。
本発明は、平坦化表面を形成する方法を提供し、当該方法は、基板を提供するステップと、第1および第2の層を形成するステップと、前記第1および第2の層を平坦化するステップとを有する。基板は、基板に定形された狭小形態部と幅広形態部を有し、前記第1の層は、狭小形態部に充填され、幅広形態部に少なくとも部分的に充填されるように、基板上部に形成され、前記第1の層は、幅広形態部に少なくとも部分的に充填された第1の層に定形された孔であって、幅広形態部に沿うように設けられた孔を有する。第2の層は、前記孔の内部に形成され、同時に第1の層が平坦化される。その後、前記第1および第2の層は、ともに平坦化される。
ある実施例では、第2の層を形成し、第1の層を平坦化するステップは、第1の層と可撓性材料を接触させるステップと、可撓性材料と第1の層との間に、相対的な水平方向の動きを取り入れるステップとを有する。これらの実施例において、相対的な水平方向の動きには、回転成分、振動成分および/または公転成分を有するものが含まれる。これらの実施例では、第1の層は、幅広形態部に完全に充填され、第1および第2の層を平坦化するステップは、第2の層を完全に除去するステップを有する。別の実施例では、第1および第2の層を平坦化するステップは、第2の層を部分的に除去する。ある実施例では、第1および第2の層を平坦化するステップは、応力を生じさせない平坦化処理または化学的機械的平坦化処理を含む。ある実施例では、第1および第2の層を平坦化するステップは、狭小形態部と幅広形態部の間で基板を露出するステップを含む。
さらに本発明は、平坦化表面を形成する方法を提供し、当該方法は、基板を提供するステップと、第1の層を形成するステップと、可撓性材料と第1の層の少なくとも一部を接触させるステップと、第2の層を形成するステップと、第1および第2の層を平坦化するステップとを有する。基板は、基板に定形された狭小形態部と幅広形態部とを有し、第1の層は、狭小形態部に充填され、幅広形態部に少なくとも部分的に充填されるように、基板上部に形成され、第1の層は、幅広形態部に少なくとも部分的に充填された第1の層に定形された孔であって、幅広形態部に沿うように設けられた孔を有する。この方法では、可撓性材料を用いて孔に溶液が供給され、この溶液から第2の層が形成される。ある実施例では、溶液は無電解メッキ液を含み、これらの実施例のいくつかにおいては、第2の導電層を形成するステップは、例えば銅のような導電性材料の無電解析出処理を有する。ある実施例では、第1および第2の層は、同じ導電性材料で構成される。ある実施例では、可撓性材料と第1の層の少なくとも一部を接触させるステップは、第1の層の上層部上での、第2の層の析出を抑制する。
本方法のある実施例では、基板は、有機ケイ酸塩ガラスのような、誘電率がSiOの誘電率よりも低い誘電体を有する。ある実施例では、狭小形態部は、約100nmまたはそれ以下の幅の寸法を有し、いくつかの実施例では、幅広形態部は、約100nmよりも大きな、または約500μmの幅の寸法を有する。ある実施例では、第1の層を形成するステップは、第1の導電層を形成するステップを有し、これらの実施例のいくつかでは、第1の導電層を形成するステップは、銅のような導電性材料の電気化学的成膜過程を有する。いくつかの実施例では、第1および第2の層を平坦化するステップは、応力の生じない研磨技術を適用するステップを有する。
本方法のある実施例では、可撓性材料は、ポリウレタンのような多孔質薄膜を含む。これらの実施例のいくつかにおいては、本方法は、さらに溶液を収容するリザーバを加圧処理するステップと、第1の層と接する側とは反対側に薄膜を隣接させるステップを有する。また、これらの実施例のいくつかにおいては、さらに本方法は、多孔質薄膜と基板の間に相対的な水平方向の動きを取り入れるステップを有する。相対的な水平方向の動きを取り入れるステップを有するいくつかの実施例において、多孔質薄膜は、例えば第1の層の一部を効果的に研磨する。多孔質薄膜には研磨剤が含まれるからである。
本方法のある実施例では、可撓性材料は微孔質材料を含む。これらの実施例のいくつかにおいては、微孔質材料は、表面で開口したオープンポアを有する独立気泡構造を有する。これらの実施例のいくつかにおいては、さらに本方法は、微孔質材料を溶液で湿らせるステップを有する。またこれらの実施例のいくつかにおいては、溶液を孔に供給するステップは、微孔質材料と第1の層との間で差圧を生じさせるステップを有する。これらの実施例のいくつかにおいては、溶液を孔に供給するステップは、さらに基板と微孔質材料との間に相対的な水平方向の動きを取り入れるステップを有する。
本方法のある実施例では、第1の層を形成するステップは、幅広形態部が完全に充填されるステップを有し、これらの実施例のいくつかにおいては、第1の層は、幅広形態部の上部に被覆部を形成する。この被覆部の高さレベルは、基板の上部表面の高さ位置から、幅広形態部の深さの約10%乃至約20%だけ高い。またこれらの実施例のいくつかにおいては、第1および第2の層を平坦化するステップは、第2の層を除去するステップを有する。本方法の別の実施例では、第1の層を形成するステップは、幅広形態部が部分的に充填されるステップを有し、これらの実施例のいくつかにおいては、幅広形態部の深さの約10%乃至約30%が、第1の層で充填される。またこれらの実施例のいくつかにおいては、第1および第2の層を平坦化するステップは、第2の層を部分的に除去するステップを有する。
本発明はさらに、平坦化表面を形成する装置を提供する。当該装置は、ある面積のウェハを固定するための、真空チャックのようなウェハ支持体と、加工体と、加工体とウェハを相互に接触させることの可能な嵌め合わせ機構部と、加工体とウェハの間に相対的な水平方向の動きを取り入れる手段とを有する。加工体は、無電解メッキ液を収容するリザーバであって、片側を可撓性多孔質薄膜で覆われたリザーバを有する。ある実施例では、リザーバは加圧可能である。ある実施例では、多孔質薄膜は研磨剤を含む。
本装置のある実施例では、多孔質薄膜は、ウェハよりも小さな面積を有する。これらの実施例のいくつかにおいては、相対的な水平方向の動きを取り入れる手段は、加工体を直線的に移動させる手段を有し、これらの実施例のいくつかにおいては、相対的な水平方向の動きを取り入れる手段は、さらに、加工体をある軸の周りで回転させる手段を有する。ある実施例では、相対的な水平方向の動きを取り入れる手段は、ウェハ支持体をある軸の周りで回転させる手段および/またはウェハ支持体を振動させる手段を有する。
本装置のある実施例では、多孔質薄膜は、ウェハの面積と同等あるいはそれ以上の領域を有する。これらの実施例のいくつかでは、相対的な横の動きを導入する手段は、加工体および/またはウェハ支持体をある軸の周りで回転させる手段を有する。
当該装置のある実施例では、多孔質薄膜は、ポリウレタン、フッ化炭素材料、焼結高分子材料またはセラミックとしても良い。ある実施例では、多孔質薄膜は、厚さを約0.1mmから約3.0mmの間としても良い。ある実施例では、多孔質薄膜は、開放気泡ポア構造を有する。ある実施例では、多孔質薄膜は、貫通設置された多数のホールを有しても良い。ある実施例では、多孔質薄膜は、約5%から約50%の間のポロシティを有し、これらの実施例のいくつかにおいては、ポロシティは約10%から約20%の間である。
本発明の別の装置は、ウェハを固定するウェハ支持体と、無電解メッキ液で濡れた可撓性微孔質材料と、前記ウェハに前記微孔質材料を接触させることの可能な嵌め合わせ機構部と、前記微孔質材料と前記ウェハの間に、相対的な水平方向の動きを取り入れる手段と、を有する。ある実施例では、微孔質材料は、高分子材料を含み、いくつかの実施例では、微孔質材料は、表面に開口したオープンポアを持つ独立気泡構造を有する。ある実施例では、微孔質材料は、連続した環状、ディスク状または長方形の形状である。またいくつかの実施例では、微孔質材料は、無電解メッキ液を収容するための凸状端部を有する。
本発明では、連続する2種類の成膜プロセスを用いて、基板上に導電層を形成する。基板は、狭小形態部と幅広形態部を有し、導電層は、図3に示すような、実質的に表面が平坦な上層部を有する。最初の第1のプロセスでは、電気メッキ法により、第1の導電層が形成される。狭小形態部が完全に充填された後、第1のプロセスが完了する。次に第2のプロセスでは、無電解析出法を用いて、幅広形態部に対応する第1の層中の孔の内部に第2の層が形成される。第2の層は、第2の層の上部表面が、第1の層の上層部の上部表面と実質的に同一平面となるように形成される。
ある実施例では、第2のプロセス段階において、可撓性材料が第1の層と接触して、上層部の上部表面での成膜が抑制されるため、幅広の溝106と揃えられた第1の層104の孔114(図1)のような、第1の層の孔の内部に成膜が行われても、上層部の厚さは、確認できる程は増加しない。可撓性材料と第1の層の間には、相対的な水平方向の動きを取り入れることができるため、上層部の上部表面での成膜は、さらに抑制される。さらに可撓性材料と第1の層の間の相対的な水平方向の動きは、ある場合には、例えば研磨によって、上層部の厚さを減少させ得る。可撓性材料は、研磨剤で構成することも可能であり、これにより上層部の除去速度が向上する。
可撓性材料は、さらに無電解メッキ液の孔への供給に寄与する。ある実施例では、可撓性材料は、多孔質薄膜であり、ある場合には、無電解メッキ液は、多孔質薄膜の反対側の加圧リザーバからこの膜を通り抜ける。別の実施例では、可撓性材料は、微孔質材料であり、無電解メッキ液を滲み込ませることができる。次に、相対的な水平方向の動きによって、無電解メッキ液を孔に供給することができる。
図4には、半導体装置が成形加工される基板102の断面図を示す。通常基板102は、シリコンウェハのようなウェハ(図示されていない)上部に形成され、さらに、予め成形加工されたデバイス層(図示されていない)の上部に追加形成することもできる。基板102は、SiOのような誘電体であっても良い。基板102は、SiOよりも低い誘電率を有する、フルオロケイ酸塩ガラス(FSG)、有機ケイ酸塩ガラス(OSG)または高多孔質SiOのような低誘電率(「低k」)材料とすることも可能である。そのような低k材料は、半導体装置製造において次第に有望視されるようになっている。それらの材料は完成品に優れた電気的特性を与えるからである。しかしながら、低k材料には、低密度で機械的特性が低いという共通の特徴があり、硬度が低く、脆い。本発明では、基板102に低k材料を使用することに限定はされないものの、本発明は、基板102を上述の低k材料で構成した場合、効果的であることが理解されよう。
基板102は、幅広の溝106および狭小の溝108のような各種寸法の形態部を有する。溝106および108は、ここでは例示のために示されており、本発明は、半導体基板内に形成される、バイアホールのような、他の一般的な形態部を有する基板にも等しく適用されることは明らかである。いくつかの実施例における狭小の溝108のような狭小形態部は、約100nmまたはそれ以下の横幅寸法を有し、いくつかの実施例における幅広の溝106のような幅広形態部は、約100nmから約500μmまでの横幅寸法を有する。溝106、108のような形態は、従来の写真パターン転写プロセスによって成形加工することができる。
図5には、1または2以上の追加層500が基板102上部に形成された後の、部分的に成形加工された図4の半導体装置の断面を示す。追加層の一つはバリア層であり、この層は、その後に成膜された層から金属原子が基板102に拡散することを防止する。バリア層は、例えば化学蒸着法(CVD)によって、TaまたはTaNのような材料で構成することができる。別の追加層500は、Cuシード層のようなシード層であり、例えば物理蒸着法(PVD)によって形成される。シード層は、バリア層の上部に形成することができ、この層がある場合、密着性が改善され、表面に導電性が提供され、その後成膜される層の均一成長が助長される。
図6Aには、第1の導電層600が基板102の上部であって、別の追加層500の上部に形成された後の、部分的に成形加工された図5の半導体装置の断面を示す。第1の導電層600は、銅のような高導電性金属で形成されることが好ましい。第1の導電層600は、電気メッキのような、電気化学的成膜技術により形成することが可能である。メッキプロセスにおいて、被メッキ表面は、成膜される金属イオンを含むメッキ液と接触する。次に被メッキ表面がカソードとなり、電気化学セルが構成される。従来から知られているように、電気化学セルに印加される印加電圧は、メッキ液中の金属イオンを金属膜としてカソード上に析出させる。狭小形態部内にボイドが生じることを回避するため、メッキ液には、ボイド形成抑制剤を添加しても良い。ある実施例では、メッキ液には、促進剤、レベル調整剤およびインヒビターの3種類の添加剤が添加される。そのようなメッキ液は、通常3成分液と呼称される。適当な3成分メッキ液は、シフリーローナル(Shipley Ronal:ニューヨーク州、フリーポート)から得ることができる。
ある実施例では、第1の導電層600は、狭小の溝108のような狭小形態部が、第1の導電層600で完全に充填され、幅広の溝106のような幅広形態部の少なくとも一部が充填されるように形成される。例えば図6Aに示すように、幅広の溝106は、第1の導電層600で約半分だけ充填される。ある実施例では、幅広の溝106の約10%から約30%の深さが、第1の導電層600で充填される。電気メッキ法により第1の導電層600を成膜する場合、狭小形態部が完全に充填された段階であって、幅広形態部が完全に充填される前の段階で、成膜を停止することができる。これらの実施例では、上層部602は、上層部110(図1)よりも薄く、狭小の溝108上部の超上層部604は、超上層部112(図1)よりも薄くなっている。ある場合には、狭小の溝108が丁度充填された直後に第1の導電層600の成膜が停止され、図6Bに示すように、実質上、超上層部は生じない。図6Aおよび6Bから明らかなように、第1の導電層600は、幅広の溝106に沿うように設けられた孔606を有する。
図7には、第2の導電層700が孔606内に形成された後の、部分的に成形加工された図6Aの半導体装置の断面を示す。第2の導電層700は、銅のような高導電性金属で構成されることが好ましい。ある実施例では、第1および第2の導電層600、700は、同じ導電性材料で構成される。第2の導電層700は、無電解メッキ法のような無電解析出技術で形成することができる。無電解メッキプロセスでは、金属は無電解メッキ液から析出されるが、電気メッキ法の場合とは異なり、外部電圧は印加する必要がない。その代わりに、金属イオン種を含む無電解メッキ液が、孔606を通って循環し、孔606内部での還元剤による還元により、金属が金属イオン種から析出して、第2の導電層700が形成される。適当な無電解メッキ液には、シフリーローナル(Shipley Ronal:ニューヨーク州、フリーポート)が製造するCircuposit(登録商標)無電解銅3350がある。
ある実施例では、孔606の内部に第2の導電層700が形成される間に、上層部602の一部が除去される。これにより、実質的に全ての超上層部604が除去され、通常平坦な上層部602の表面が形成される。従ってこれらの実施例では、図7に示すように、一度第2の導電層700が形成されると、第2の導電層700の上部表面は、第1の導電層600の上層部602の上部表面と実質的に同一平面となる。上層部602の上部表面と、第2の導電層700の双方によって、予め平坦化された表面702が形成される。第2の導電層700の孔606への成膜を制限して、超上層部604と上層部602を除去する方法は、別の箇所に記載されている。
図8には、上層部602と第2の導電層700の一部を除去した後の、部分的に成形加工された図7の半導体装置の断面を示す。図8から明らかなように、溝106、108の間の上部導電性材料を除去するステップは、溝106、108の間の上部で基板102を選択的に露出させ、溝106、108内に残留する導電性材料を電気的に分離する。幅広の溝106内の導電性材料は、例えば半導体装置が完成した際に、電気的な相互接続を形成する。同様に、狭小の溝108内に残存する第1の導電層600で、配列素子を構成することができる。
図7を参照すると、各種平坦化技術を適正に用いることにより、予め平坦化された表面702を有する、図8の部分的に成形加工された半導体装置が形成され、図2に示すような窪み部200は生じない。本発明に利用することができる平坦化技術の一例としては、化学的−機械的研磨法(CMP)、無応力平坦化法(SFP)、電気化学的研磨法等がある。多くのCMP法が従来技術として知られている。SFP法は、基板102が、例えばOSGや多孔質OSGのような弱くて脆い材料である場合に、特に好適である。これらの技術は、被平坦化表面に、ほとんどあるいは全く剪断力を生じさせないからである。いくつかのSFP法には、プラズマエッチング法が含まれる。いくつかの別のSFP法は、通常の回転式研磨パッドが用いられる。これらの方法には、印加圧力を大きく下げて、剪断力を抑制する方法、研磨剤を含まない研磨液を用いる方法、さらに印加圧力抑制と研磨剤を含まない研磨液とを組み合わせた方法がある。さらに、電気化学的研磨法を用いることも可能であり、例えば、導電性パッドを介して基板102に電圧を印加する方法がある。
別の実施例では、図6Aおよび6Bに示すように、幅広の溝106を第1の導電層600で部分的に充填するのではなく、幅広の溝106を完全に充填するようにする。図9には、これらの実施例により、第1の導電層900が、基板102上部であって、別の追加層500の上部に形成された後の、部分的に成形加工された図5の半導体装置の断面を示す。第1の導電層900は、銅のような高導電性金属で構成されることが好ましく、例えば電気メッキのような電気化学的成膜技術によって形成される。
図9に示すように、第1の導電層900は、幅広の溝106を完全に充填する。いくつかの実施例では、第1の導電層900は、被覆部902を形成し、この被覆部の高さは、基板102の上部表面の高さレベルに比べて、幅広の溝106の深さの約10%から約20%だけ高い。第1の導電層900は、幅広の溝106を完全に充填するが、幅広の溝106に沿うように設けられた孔904内には、第1の導電層900が存在していることがわかる。またこれらの実施例のいくつかにおいては、上層部906は、図9に示すように、狭小の溝108の上部と、溝106、108の間にある表面の上部とで、上層部906の厚さが実質的に等しくなるような、十分な厚さとなっていることがわかる。
図10には、孔904(図9)の内部に第2の導電層1000が形成された後の、部分的に成形加工された図9の半導体装置の断面を示す。第2の導電層1000は、銅のような高導電性金属で構成されることが好ましく、ある実施例では、第1および第2の導電層900、1000は同じ導電性材料で構成される。第2の導電層1000は、例えば、無電解メッキのような無電解析出法によって形成することができる。ある実施例では、図10に示すように、第2の導電層1000が孔904の内部に形成され、その間に残存超上層部の全ておよび上層部906の一部が除去される。これらの実施例では、一旦第2の導電層1000が成膜されると、第2の導電層1000の上部表面は、上層部906の上部表面と実質的に同一平面となる。上層部906と第2の導電層1000の上部表面はともに、予め平坦化された表面1002を形成する。
図11には、上層部906(図10)およびすべての第2の導電層1000(図10)が除去された後の、部分的に成形加工された図10の半導体装置の断面を示す。各種平坦化技術を適正に用いることにより、図10の予め平坦化された表面1002を有する、図11の部分的に成形加工された半導体装置が形成され、図2の窪み部200は生じない。本発明に用いることのできる平坦化技術の一例は、別の箇所に記載されている。
図12および13には、図7の予め平坦化された表面702を得る方法が示されている。特に図12には、図6Aに示すような、第1の導電層1202と接触する可撓性材料1200を有する、部分的に成形加工された半導体装置の断面を示す。図12および13を参照して示される方法には、図9および10を参照して示された実施例を等しく利用することができることは明らかである。従って第1の導電層1202は、第1の導電層600および900の両方を表す。
可撓性材料1200は、予め平坦化された表面702(図7)または予め平坦化された表面1002(図10)のような、予め平坦化された表面を形成するプロセスにおいて、いくつかの機能を発揮する。可撓性材料1200の機能の一つは、孔への材料の物質移動を助長させることであり、この孔は、第2の導電層700(図7)のような第2の導電層で充填される。同様に、これらの実施例では、孔の内部での第2の導電層の形成により、不要生成物が生じるが、可撓性材料1200は、孔からのこの不要生成物の物質移動を助長させる役割をも果たす。ある実施例では、可撓性材料1200の別の役割は、第2の導電層が孔以外の領域で成長することを抑制することである。ある実施例での可撓性材料1200のさらに別の機能は、超上層部の成長を抑制し、上層部を薄くすることにより、第1の導電層1202の厚さを選択的に低減させることである。
ある実施例では、図14乃至17に示すように、可撓性材料1200は、その厚さ方向での物質移動を可能にすることにより、材料の孔1204への物質移動を助長させる。例えば、可撓性材料1200を多孔質薄膜とすることにより、無電解メッキ液のような溶液が膜を貫通できるようになる。可撓性材料1200の片側に加圧リザーバ(図示されていない)を設けることにより、溶液が可撓性材料1200を通り、孔1204に流れるようにすることができる。そのような可撓性材料1200が、孔1204の最大幅寸法にわたって、十分な剛性を必要とすることは明らかであろう(この寸法は、通常「平坦化長さ」と呼ばれる)。可撓性材料1200が、孔1204の方に屈曲しないで、孔1204の上部で実質的に平坦な状態を維持するためである。さらに可撓性材料1200は、平坦化長さよりも長いピーク−ピーク間寸法を有する形態部にも適合できる必要がある。ある実施例では、可撓性材料1200は、最大500μmの平坦化長さである。図12は、正しい縮尺ではなく、孔1204と超上層部1208の間の可撓性材料1200の湾曲は、誇張して示されていることに留意する必要がある。
これらの実施例では、可撓性材料1200は、厚さ方向での材料の物質移動を助長させるが、可撓性材料1200に適した材料は、ポリエチレン、ポリプロピレンのような多孔質または焼結高分子材料、テフロン(登録商標)のようなフッ化炭素系材料およびセラミックスである。ある実施例では、可撓性材料の厚さは、約0.1mmから約3.0mmの範囲である。特定の用途に好適な可撓性材料1200は、用いられる溶液と適合するものである。例えば、可撓性材料1200は、溶液に対して化学的耐性がなければならない。可撓性材料1200を通る、好適な物質移動を生じさせるため、可撓性材料1200は、十分な径の多数のチャンネルを有する必要がある。開放気泡ポア構造では、ある可撓性材料1200にチャンネルが提供され、別の可撓性材料1200では、可撓性材料1200の片側から他の側に貫通する多数のホールが設置される。さらに別の実施例では、ホールは別の多孔質可撓性材料1200に設けられる。そのような孔は、例えばレーザードリル法で形成される。ある実施例では、固有のまたは加えられたポロシティの値は、約5%から約50%の範囲にあり、別の実施例では、ポロシティは、約10%から約20%の間にある。
図18および19を参照して示される別の実施例では、可撓性材料1200は、無電解メッキ液のような溶液を供給することにより、孔1204への材料の物質移動を助長させる。例えば、可撓性材料1200は、表面で開口された開放気泡ポアを含む独立気泡セル構造を有する微孔質材料である。表面が溶液で湿らされてから、相対的な水平方向の動きによって、孔1204に溶液が供給される。
ある実施例における可撓性材料1200の別の役割は、孔以外の領域での第2の導電層の成長を抑制することである。可撓性材料1200と直接接する上層部1206または超上層部1208の広い領域において、可撓性材料1200によって、第2の導電層の析出が直接、あるいはそれらの領域での物質移動の抑制により、制限されることは明らかであろう。可撓性材料1200と上層部1206間の相対的な水平方向の動きによって、第2の導電層の成膜を抑制することも可能である。
ある実施例での可撓性材料1200のさらに別の役割は、超上層部の発生を排除し、上層部1206を薄くすることにより、第1の導電層1202の厚さを選択的に抑制することである。これらの実施例では、可撓性材料1200と上層部1206の間で相対的な水平方向の動きを用いることにより、上層部1206を薄くすることができる。研磨剤の使用により、薄膜化を促進することができる。ある実施例では、可撓性材料1200は、研磨剤を含み、この研磨剤は、研磨剤の一部が、上層部1206と接する表面に露出されるように、分散される。別の実施例では、可撓性材料1200として、研磨パッド、クロスまたはテープのような研磨媒体が用いられる。これらの実施例のいくつかにおいては、ホールに研磨媒体を添加することにより、溶液が貫通流通できる追加のポアを形成することができる。
相対的な水平方向の動きは、本発明の方法を多くの点で改良できる。相対的な水平方向の動きには、1または2以上の軸に沿った直線移動、往復、振動、回転、公転の動きおよびこれらの組み合わせが含まれる。相対的な水平方向の動きの一例は、図14乃至19に示す実施例とともに詳細に示されている。
図13には、第2の導電層1300が孔1204(図12)の内部に形成された後の、部分的に成形加工された図12の半導体装置の断面を示す。孔1204内での第2の導電層1300の形成の結果、予め平坦化された表面1302が得られ、同時に、上層部1206(図12)が薄くなり、第1の導電層1202の超上層部1208が全て除去される。可撓性材料1200は、予め平坦化された表面1302の完成後に、除去することができる。その後、さらに第1および第2の導電層1202と1300の平坦化が行われ、幅広と狭小の形態部内の導電性材料が、電気的に分離される。これらの実施例では、第1の導電層1202は、幅広の溝106を完全には充填せず、第2の導電層1300の平坦化処理では、第2の導電層1300は、完全に除去されないため、図8に示すような構造が構成される。別の実施例では、第1の導電層1202は、幅広の溝106を完全に充填し、第2の導電層1300の平坦化処理では、第2の導電層1300が完全に除去され、図11に示すような構造が構成される。
図14乃至19には、さらに本発明の各種装置の実施例を示す。図14には、予め平坦化された表面を形成する装置1400のある実施例の断面の側面図を示す。装置1400は、処理中、ウェハ1404(断面)を固定するウェハ支持体1402(断面)を有する。また装置1400は、加工体1406(断面)を有し、この実施例では、加工体はリザーバ1408と多孔質薄膜1410を有する。支持構造体1412は、ウェハ1404に相対して、加工体1406を支持する。
ウェハ支持体1402は、ウェハ1404を固定する。ある実施例では、ウェハ支持体1402は、真空チャックである。いくつかの実施例では、ウェハ支持体1402は、図14に示すように、軸1414の周囲で回転可能であり、別の実施例では、ウェハ支持体1402は、非回転式である。ウェハ支持体1402の回転は、加工体1406とウェハ1404との間に相対的な水平方向の動きを導入する一つの方法である。
支持構造体1412は、ウェハ1404に対して加工体1406を支持する。従って支持構造体1412は、嵌め合わせ機構部1416を有し、加工体1406とウェハ1404の間の距離を調整することができる。嵌め合わせ機構部1416は、多孔質薄膜1410がウェハ1404に接するまで、加工体1406を下降させる。ある実施例では、嵌め合わせ機構部1416は、加工体1406とウェハ1404の間にわずかの押し圧が加わる程度まで、加工体1406を下降させる。予め平坦化された表面が仕上げられると、嵌め合わせ機構部1416は、加工体1406を上昇させ、これをウェハ1404から分離させる。あるいは、加工体1406を移動させる代わりに、別の嵌め合わせ機構(図示されていない)を用いて、ウェハ支持体1402を上下させることもできる。嵌め合わせ機構部1416に好適な各種機構は、従来技術であり、例えばスピンドル組立体がある。いくつかの実施例では、支持構造体1412は、さらに加工体1406とウェハ1404との間で相対的な水平方向の動きが可能となる手段を有し、これは図15乃至17を参照して示されている。別の変形例では、底部に加工体1406が設置され、上部にウェハ支持体1402が設置される。
本実施例では、加工体1406は、リザーバ1408と多孔質薄膜1410を有する。ある実施例では、多孔質薄膜1410は、ある別の可撓性材料1200(図12)に置換される。多孔質薄膜1410は、リザーバ1408と面する加工体1406の開放面を覆う。従って、リザーバ1408には溶液を充填することができ、加圧力により、溶液が多孔質薄膜1410を通過する。ある実施例では、多孔質薄膜1410を通過する流速は、約5乃至約500ml/minである。ある実施例では、リザーバ1408は、約5乃至約50psiの範囲で加圧される。リザーバの加圧法については、多くの従来技術が知られており、これらを本発明に適合させることができる。例えば、ある実施例では、リザーバ1408は、部分的に溶液で満たされ、溶液の液面より上部には、所望の圧力が得られるまで、圧縮ガス(例えば空気、N、Arなど)が導入される。別の実施例では、シリンジポンプが、所望の圧力で、リザーバ1408に溶液を供給する。同様に、別の実施例では、圧力調整器を有するダイアフラムポンプが、リザーバ1408に溶液を供給する。さらに別の実施例では、溶液充填室を有する加圧密閉容器から溶液が供給される。密閉容器が圧縮ガスで加圧されると、充填室内の圧力が増大し、充填室から溶液が排出され、溶液がリザーバ1408に流入する。
図15には、図14の装置の上面図を示す。図15から明らかなように、加工体1406は、ウェハ1404の領域よりも小さな領域を占めるが、予め平坦化された表面を形成する段階での、加工体1406とウェハ1404の間の相対的な水平方向の動きにより、ウェハ1404のほぼ全ての領域で、加工体1406との接触が確保される。相対的な水平方向の動きは、多くの異なる方法で導入することができる。例えば、駆動機構によって回転するスピンドルにウェハ支持体1402を取り付けることにより、軸1414(図14)の周囲のウェハ1404の回転1500が可能となる。
追加の相対的な水平方向の動きは、加工体1406を用いた、例えば加工体1406の回転1502によって、導入することができる。別の相対的な水平方向の動きは、加工体1406を水平方向に移動させることにより、導入することができる。図15には、2種類の水平方向の並進運動として、往復運動1504および直線運動1506が示されている。直線運動1506は、例えば、図のように加工体1406を支持するアーム1508を延伸させることにより、あるいは加工体1406の下側のウェハ1404を直線的に移動させることにより、行われる。後者は、例えば、リニア軸受を有する往復組立体にウェハ支持体1402を設置することにより、行うことができる。追加の相対的な水平方向の動きは、加工体1406とウェは1404のうちの一方または両方を振動させることで、導入することができる。いくつかの相対的な水平方向の動きを各種組み合わせて、公転運動を導入することも可能であることは明らかであろう。
本実施例では、加工体1406は、ウェハ1404の面積よりも小さな領域を有し、加工体1406とウェハ1404の間の相対的な水平方向の動きによって、ウェハ1404の全領域に予め平坦化された表面を形成する方法を適用することができる。これらのおよび他の実施例では、相対的な水平方向の動きは、多孔質薄膜1410(図14)を通過する溶液の流速を向上させ、第2の導電層が成膜される際の、孔の内部の物質移動が促進され得ることに留意する必要がある。特に、振動のような相対的な水平方向の動きは、孔の内部での循環を促進させ、第2の導電性材料に成長する層への新しい溶液の供給、および使用後の溶液や不要生成物の排出が助長される。
図16には、本発明の別の実施例による装置の上面図を示す。図16に示す実施例は、図15を参照して説明したものと同様であるが、図16の実施例では、加工体1600が、ウェハ1404よりも大きな面積を持ち、従って加工体1600は、常にウェハの全領域と接することができる。加工体1600とウェハ1404の間の相対的な横の動きは、加工体1600とウェハ1404のうちのいずれか一方または両方の回転によって導入することができる。図15に示されている別の相対的な横の動き、例えば振動も取り入れることができる。加工体1600の面積は、ウェハ1404の面積よりも大きいため、加工体1600は、図16に示すような円以外の形状にすることもできることは明らかであろう。
図17には、本発明のさらに別の実施例による装置の上面図を示す。図17に示す実施例は、図15および16を参照して説明した実施例と同様であるが、図17の実施例では、加工体1700は、ウェハ1404と同等のまたはわずかに小さな面積を有する。加工体1700の面積がウェハ1404の面積よりも小さい場合、振動または公転振動による、小さな相対的な水平方向の動きによって、加工体1700を用いて、ウェハ1404の全領域に予め平坦化された表面を形成することが可能となる。他の箇所で説明したような、別の相対的な水平方向の動きを取り入れても良い。
図18には、予め平坦化された表面を形成する装置1800の別の実施例の断面を示す。装置1800は、処理の間、ウェハ1404を固定するウェハ支持体1402を有する。さらに装置1800は、加工体1806を有し、本実施例では、この加工体は、微孔質材料1808を含む。支持構造体(図示されていない)は、加工体1806がウェハ1404と接するように、加工体1806に相対する位置でウェハ支持体1402を保持するが、これは、支持構造体1412(図14)が、ウェハ支持体1402に相対する位置で加工体1406を支持するのと同様である。図18では、加工体1806は、ウェハ1404の下部になるように示されているが、加工体1806は、この代わりにウェハ1404の上部に設置することもできることは明らかであろう。
図19には、装置1800(図18)の可能な変形例としての装置1900の側面図を示す。装置1900では、可撓性材料は、一組のローラー1904の周囲を回る連続ループ1902として提供される。支持構造体(図示されていない)によって、ウェハ1404(図18)は、連続ループ1902と接し、あるいはその逆となるようにされる。本実施例では、直線的な相対的な水平方向の動きは、連続ループ1902が一組のローラー1904を周回するように駆動させることで、得ることができる。追加の相対的な水平方向の動きは、図のようにウェハ支持体1402を回転させることで、得ることができる。別の相対的な水平方向の動きは、ウェハ支持体1402に別の動き、例えば別の箇所に示した振動や公転運動を加えることにより、取り入れることができる。本実施例では、微孔質材料は、連続ループ1902として提供されているが、別の実施例では、微孔質材料を、ディスクまたは長方形のような別の形状で用いることができることは明らかであろう。いくつかの実施例では、微孔質材料は、無電解メッキ液を収容する凸状端部を有する。
図18および19に示す実施例では、微孔質材料の表面は、溶液1906で濡らされる。次に微孔質材料によって、溶液1906がウェハ1404(図18)に供給される。図19では、溶液1906は、連続ループ1902上に滴下またはスプレーされるように示されているが、別の方法を用いて、溶液1906を微孔質材料の表面に供給しても良い。例えば、一つのローラー1904を溶液のリザーバに浸漬させることもできる。
前述の明細書において、特定の実施例を参照して本発明について説明したが、当業者には、本発明がこれに限定されるものではないことが理解されよう。上述の本発明の多くの特徴および態様が、個々にまたは組み合わせて用いられる。さらに、本発明は、明細書の広い観念および範囲から逸脱しないで、ここに示された以外の多くの状況で、多くの用途に用いることができる。従って明細書および図面は、発明の限定ではなく、例示として取り扱われる。
従来技術により、部分的に成形加工された半導体装置の断面図である。 従来技術により平坦化された後の、部分的に成形加工された図1の半導体装置の断面図である。 本発明の方法により、部分的に成形加工された半導体装置の断面図である。 本発明の実施例により、半導体装置を成形加工する際の基板の断面図である。 本発明の実施例により、1または2以上の追加層が基板上部に形成された後の、部分的に成形加工された図4の半導体装置の断面図である。 本発明の実施例により、第1の導電層が基板上部に形成された後の、部分的に成形加工された図5の半導体装置の断面図である。 本発明の別の実施例により、第1の導電層が基板上部に形成された後の、部分的に成形加工された図5の半導体装置の断面図である。 本発明の実施例により、第2の導電層700が形成された後の、部分的に成形加工された図6Aの半導体装置の断面図である。 本発明の実施例により、さらに平坦化された後の、部分的に成形加工された図7の半導体装置の断面図である。 本発明の別の実施例により、第1の導電層が基板上部に形成された後の、部分的に成形加工された図5の半導体装置の断面図である。 本発明の実施例により、第2の導電層が形成された後の、部分的に成形加工された図9の半導体装置の断面図である。 本発明の実施例により、さらに平坦化された後の、部分的に成形加工された図10の半導体装置の断面図である。 本発明の実施例により、可撓性材料と接するように部分的に成形加工された半導体装置の断面図である。 本発明の実施例により、第2の導電層が形成された後の、部分的に成形加工された図12の半導体装置の断面図である。 本発明の実施例による、予め平坦化された表面を形成する装置の一部断面の側面図である。 本発明の実施例による、図14の装置の上面図である。 本発明の実施例による、予め平坦化された表面を形成する別の装置の上面図である。 本発明の実施例による、予め平坦化された表面を形成する別の装置の上面図である。 本発明の実施例による、予め平坦化された表面を形成する別の装置の断面の側面図である。 本発明の実施例による、予め平坦化された表面を形成する別の装置の側面図である。

Claims (20)

  1. 平坦化表面を形成する方法であって、
    狭小形態部と幅広形態部が定形された基板を提供するステップと、
    前記基板上に第1の層を形成するステップであって、該第1の層は、
    前記狭小形態部に充填され、
    前記幅広形態部に少なくとも部分的に充填され、
    前記幅広形態部に少なくとも部分的に充填された第1の層に定形された孔であって、前記幅広形態部に沿うように設けられた孔を有する、ステップと、
    前記孔内に第2の層を形成し、同時に前記第1の層を平坦化するステップと、
    前記第1および第2の層をともに平坦化するステップと、
    を有する方法。
  2. 前記第2の層を形成し、前記第1の層を平坦化するステップは、
    前記第1の層と可撓性材料を接触させるステップと、
    前記可撓性材料と前記第1の層の間に、相対的な水平方向の動きを取り入れるステップと、
    を有することを特徴とする請求項1に記載の方法。
  3. 前記第1の層は、前記幅広形態部に完全に充填され、前記第1および第2の層を平坦化するステップは、前記第2の層を完全に除去するステップを有することを特徴とする請求項1に記載の方法。
  4. 前記第1および第2の層を平坦化するステップは、前記第2の層を部分的に除去することを特徴とする請求項1に記載の方法。
  5. 前記第1および第2の層を平坦化するステップは、応力の生じない平坦化処理を含むことを特徴とする請求項1に記載の方法。
  6. 前記第1および第2の層を平坦化するステップは、化学的機械的平坦化処理を含むことを特徴とする請求項1に記載の方法。
  7. 平坦化表面を形成する方法であって、
    狭小形態部と幅広形態部を有する基板を提供するステップと、
    前記基板上に第1の層を形成するステップであって、該第1の層は、
    前記狭小形態部に充填され、
    前記幅広形態部に少なくとも部分的に充填され、
    前記幅広形態部に沿うように設けられた孔を有する、ステップと、
    前記第1の層の少なくとも一部に、可撓性材料を接触させるステップと、
    前記可撓性材料を用いて、前記孔に溶液を供給するステップと、
    前記孔内に前記溶液から第2の層を形成するステップであって、前記可撓性材料が前記第1の層と接触する場所には、前記第2の層を認識できる程は形成させないステップと、
    前記第1および第2の層を平坦化するステップと、
    を有する方法。
  8. 前記溶液は、無電解メッキ液を含むことを特徴とする請求項7に記載の方法。
  9. 前記第1の層を形成するステップは、導電性材料の電気化学的成膜過程を含むことを特徴とする請求項7に記載の方法。
  10. 前記可撓性材料は、多孔質薄膜を含むことを特徴とする請求項7に記載の方法。
  11. 前記第1の層を形成するステップは、前記幅広形態部が完全に充填されるステップを含むことを特徴とする請求項7に記載の方法。
  12. 前記第1の層を形成するステップは、前記幅広形態部が部分的に充填されるステップを含むことを特徴とする請求項7に記載の方法。
  13. 前記第1の層の少なくとも一部に、可撓性材料を接触させるステップは、前記第1の層の上層部の上部での前記第2の層の成膜を抑制することを特徴とする請求項7に記載の方法。
  14. 平坦化表面を形成する装置であって、
    ある面積のウェハを固定するウェハ支持体と、
    無電解メッキ液を収容する、片側を可撓性多孔質薄膜で覆われたリザーバを有する加工体と、
    前記加工体と前記ウェハを相互に接触させることの可能な嵌め合わせ機構部と、
    前記加工体と前記ウェハの間に、相対的な水平方向の動きを取り入れる手段と、
    を有する装置。
  15. 前記多孔質薄膜は、セラミックを含むことを特徴とする請求項14に記載の装置。
  16. 前記多孔質薄膜は、約5%から約50%の間のポロシティを有することを特徴とする請求項14に記載の装置。
  17. 平坦化表面を形成する装置であって、
    ウェハを固定するウェハ支持体と、
    無電解メッキ液で濡れた可撓性微孔質材料と、
    前記ウェハに前記微孔質材料を接触させることの可能な嵌め合わせ機構部と、
    前記微孔質材料と前記ウェハの間に、相対的な水平方向の動きを取り入れる手段と、
    を有する装置。
  18. 前記微孔質材料は、連続したループ状であることを特徴とする請求項17に記載の装置。
  19. 前記微孔質材料は、前記無電解メッキ液を収容する凸状端部を有することを特徴とする請求項17に記載の装置。
  20. 前記相対的な水平方向の動きは、振動成分を有することを特徴とする請求項2に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016002455A1 (ja) * 2014-07-03 2016-01-07 Jx日鉱日石金属株式会社 放射線検出器用ubm電極構造体、放射線検出器及びその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864181B2 (en) * 2003-03-27 2005-03-08 Lam Research Corporation Method and apparatus to form a planarized Cu interconnect layer using electroless membrane deposition
US7348671B2 (en) * 2005-01-26 2008-03-25 Micron Technology, Inc. Vias having varying diameters and fills for use with a semiconductor device and methods of forming semiconductor device structures including same
US7749896B2 (en) * 2005-08-23 2010-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for forming the same
US20080152823A1 (en) * 2006-12-20 2008-06-26 Lam Research Corporation Self-limiting plating method
US7794530B2 (en) * 2006-12-22 2010-09-14 Lam Research Corporation Electroless deposition of cobalt alloys
US7521358B2 (en) * 2006-12-26 2009-04-21 Lam Research Corporation Process integration scheme to lower overall dielectric constant in BEoL interconnect structures
KR100859634B1 (ko) * 2007-05-16 2008-09-23 주식회사 동부하이텍 반도체 장치 및 이의 제조 방법
US8323460B2 (en) * 2007-06-20 2012-12-04 Lam Research Corporation Methods and systems for three-dimensional integrated circuit through hole via gapfill and overburden removal
JP2011029277A (ja) * 2009-07-22 2011-02-10 Toshiba Corp 固体撮像装置の製造方法および固体撮像装置
CN102723270B (zh) * 2012-06-07 2015-01-07 北京大学 一种使柔性材料层表面平坦化的方法
US8778789B2 (en) * 2012-11-30 2014-07-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits having low resistance metal gate structures
CN106298500B (zh) * 2015-06-02 2020-07-21 联华电子股份有限公司 降低微负载效应的蚀刻方法
TWI583491B (zh) 2015-11-03 2017-05-21 財團法人工業技術研究院 振動輔助拋光模組
JP7151673B2 (ja) * 2019-09-13 2022-10-12 トヨタ自動車株式会社 金属めっき皮膜の形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11165253A (ja) * 1997-12-03 1999-06-22 Matsushita Electric Ind Co Ltd 研磨スラリー、基板の研磨装置及び基板の研磨方法
WO2001032362A1 (en) * 1999-11-04 2001-05-10 Philips Semiconductors Inc. Method and apparatus for deposition on and polishing of a semiconductor surface
JP2002100597A (ja) * 2000-09-22 2002-04-05 Sony Corp 研磨方法および研磨装置
WO2003009361A2 (en) * 2001-07-20 2003-01-30 Nutool, Inc. Planar metal electroprocessing

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4753838A (en) * 1986-06-16 1988-06-28 Tsuguji Kimura Polishing sheet material and method for its production
US5245796A (en) * 1992-04-02 1993-09-21 At&T Bell Laboratories Slurry polisher using ultrasonic agitation
US5310455A (en) * 1992-07-10 1994-05-10 Lsi Logic Corporation Techniques for assembling polishing pads for chemi-mechanical polishing of silicon wafers
ATE186001T1 (de) * 1994-08-09 1999-11-15 Ontrak Systems Inc Linear poliergerät und wafer planarisierungsverfahren
JP3653917B2 (ja) * 1997-02-25 2005-06-02 富士通株式会社 通信網におけるパケット中継方法及びエンドシステム
US6066560A (en) * 1998-05-05 2000-05-23 Lsi Logic Corporation Non-linear circuit elements on integrated circuits
US6036586A (en) * 1998-07-29 2000-03-14 Micron Technology, Inc. Apparatus and method for reducing removal forces for CMP pads
US6176992B1 (en) * 1998-11-03 2001-01-23 Nutool, Inc. Method and apparatus for electro-chemical mechanical deposition
US6156659A (en) * 1998-11-19 2000-12-05 Chartered Semiconductor Manufacturing Ltd. Linear CMP tool design with closed loop slurry distribution
US6169028B1 (en) * 1999-01-26 2001-01-02 United Microelectronics Corp. Method fabricating metal interconnected structure
JP2000232078A (ja) * 1999-02-10 2000-08-22 Toshiba Corp メッキ方法及びメッキ装置
US6547651B1 (en) * 1999-11-10 2003-04-15 Strasbaugh Subaperture chemical mechanical planarization with polishing pad conditioning
US6454916B1 (en) 2000-01-05 2002-09-24 Advanced Micro Devices, Inc. Selective electroplating with direct contact chemical polishing
US6582579B1 (en) * 2000-03-24 2003-06-24 Nutool, Inc. Methods for repairing defects on a semiconductor substrate
US6475332B1 (en) * 2000-10-05 2002-11-05 Lam Research Corporation Interlocking chemical mechanical polishing system
US6936154B2 (en) * 2000-12-15 2005-08-30 Asm Nutool, Inc. Planarity detection methods and apparatus for electrochemical mechanical processing systems
US6607425B1 (en) * 2000-12-21 2003-08-19 Lam Research Corporation Pressurized membrane platen design for improving performance in CMP applications
US6875091B2 (en) * 2001-01-04 2005-04-05 Lam Research Corporation Method and apparatus for conditioning a polishing pad with sonic energy
JP2002299343A (ja) * 2001-04-04 2002-10-11 Sony Corp 半導体装置の製造方法
US7238092B2 (en) * 2001-09-28 2007-07-03 Novellus Systems, Inc. Low-force electrochemical mechanical processing method and apparatus
US7052372B2 (en) * 2001-12-13 2006-05-30 Chartered Semiconductor Manufacturing, Ltd Chemical-mechanical polisher hardware design
US6572731B1 (en) * 2002-01-18 2003-06-03 Chartered Semiconductor Manufacturing Ltd. Self-siphoning CMP tool design for applications such as copper CMP and low-k dielectric CMP
US7455955B2 (en) * 2002-02-27 2008-11-25 Brewer Science Inc. Planarization method for multi-layer lithography processing
US20030194959A1 (en) * 2002-04-15 2003-10-16 Cabot Microelectronics Corporation Sintered polishing pad with regions of contrasting density
JP4212905B2 (ja) * 2003-01-23 2009-01-21 株式会社荏原製作所 めっき方法およびこれに使用するめっき装置
US6864181B2 (en) * 2003-03-27 2005-03-08 Lam Research Corporation Method and apparatus to form a planarized Cu interconnect layer using electroless membrane deposition

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11165253A (ja) * 1997-12-03 1999-06-22 Matsushita Electric Ind Co Ltd 研磨スラリー、基板の研磨装置及び基板の研磨方法
WO2001032362A1 (en) * 1999-11-04 2001-05-10 Philips Semiconductors Inc. Method and apparatus for deposition on and polishing of a semiconductor surface
JP2003513452A (ja) * 1999-11-04 2003-04-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体表面の堆積並びに研磨方法及び装置
JP2002100597A (ja) * 2000-09-22 2002-04-05 Sony Corp 研磨方法および研磨装置
WO2003009361A2 (en) * 2001-07-20 2003-01-30 Nutool, Inc. Planar metal electroprocessing

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016002455A1 (ja) * 2014-07-03 2016-01-07 Jx日鉱日石金属株式会社 放射線検出器用ubm電極構造体、放射線検出器及びその製造方法
US9823362B2 (en) 2014-07-03 2017-11-21 Jx Nippon Mining & Metals Corporation Radiation detector UBM electrode structure body, radiation detector, and method of manufacturing same

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