KR100986950B1 - 무전해 성막 방법을 사용하여 평탄화된 구리 상호접속층을 형성하기 위한 방법 및 장치 - Google Patents

무전해 성막 방법을 사용하여 평탄화된 구리 상호접속층을 형성하기 위한 방법 및 장치 Download PDF

Info

Publication number
KR100986950B1
KR100986950B1 KR1020057016770A KR20057016770A KR100986950B1 KR 100986950 B1 KR100986950 B1 KR 100986950B1 KR 1020057016770 A KR1020057016770 A KR 1020057016770A KR 20057016770 A KR20057016770 A KR 20057016770A KR 100986950 B1 KR100986950 B1 KR 100986950B1
Authority
KR
South Korea
Prior art keywords
layer
forming
wafer
workpiece
feature
Prior art date
Application number
KR1020057016770A
Other languages
English (en)
Other versions
KR20050111350A (ko
Inventor
프레드 씨. 레드에커
존 보이드
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20050111350A publication Critical patent/KR20050111350A/ko
Application granted granted Critical
Publication of KR100986950B1 publication Critical patent/KR100986950B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Chemically Coating (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)

Abstract

평탄화된 도전성 재료는 좁고 넓은 피쳐들(features)을 포함하는 기판 위에 형성된다. 도전성 재료는 증착 공정의 연속을 통해 형성된다. 제 1 증착 공정은 좁은 피쳐들을 충전하고 적어도 넓은 피쳐들을 부분적으로 충전하는 도전성 재료의 제 1 층을 형성한다. 제 2 증착 공정은 제 1 층의 공동 내 도전 물질의 제 2 층을 형성한다. 가요성 재료는 기판에 제 2 층을 형성하기 위해 공동으로 용액을 전달하는 동안 기판 위의 제 1 층의 두께를 감소시킬 수 있다. 가요성 재료는 용액으로 충전된 가압 저장부에 부착된 다공막일 수 있다. 가요성 재료는 또한 용액으로 적셔진 다공성 재료일 수 있다.

Description

무전해 성막 방법을 사용하여 평탄화된 구리 상호접속층을 형성하기 위한 방법 및 장치{METHOD AND APPARATUS TO FORM A PLANARIZED CU INTERCONNECT LAYER USING ELECTROLESS MEMBRANE DEPOSITION}
본 발명은 일반적으로 반도체 제조분야, 특히 기판 내에 정의되고 크게 상이한 치수를 가진 피처(feature)들 내에 평탄화된 표면들을 가진 도전성 재료를 형성하는 방법 및 장치에 관한 것이다.
도 1은 기판(102) 및 도전층(104)을 포함하는 부분적으로 제조된 반도체 장치(100)의 단면도를 제공한다. 기판(102)은 전형적으로 유전체 재료이며, 넓은 트렌치(106) 및 좁은 트렌치들(108)과 같은 다양한 치수의 트렌치들을 포함할 수 있다. 트렌치들 외에, 기판(102)은 비아들(도시되지 않음)과 같은 다양한 치수의 다른 유사 피처들을 포함할 수 있다. 이러한 기판(102)의 이러한 피처들은 보통 공지된 포토리소그라피 공정들을 통해 제조된다. 도전층(104)은 전형적으로 구리(Cu)와 같은 고도전성 금속이다. 추가 처리 후에, 도전층(104)은 트렌치들(106, 108)에 남아있는 도전성 재료 및 다른 유사한 피처들이 최종 반도체 장치에서 기판(102)에 의하여 전기적으로 분리되도록 기판(102)의 상부면의 레벨까지 아래로 제거된다.
도전층(104)은 보통 도금될 금속을 포함하는 전기도금액에 의한 전기도금을 통해 형성된다. 전기도금은 표면상에 금속을 성막하기 위한 고속방법이기 때문에 바람직하다. 그러나, 전기도금의 단점들 중 하나는 트렌치들(108)과 같은 더 좁은 피처들에 공극들이 자주 형성되고 이러한 공극들로 인하여 최종 반도체 장치에 결함이 유발될 수 있다는 점이다. 임의의 첨가제들이 전기도금액에 첨가되는 경우, 좁은 피처들의 고속 충전을 촉진시킬 수 있어서 공극 형성을 방지하나, 이들의 동일한 첨가제들은 트렌치들(106, 108) 사이의 표면들과 같은 그리고 넓은 트렌치(106)의 바닥을 따르는 일반적으로 평탄한 영역들에서의 성막 속도를 지연시키는 경향이 있다.
따라서, 도전층(104)이 넓은 트렌치(106)와 같은 큰 피처들을 완전하게 충전시킬 무렵에, 두꺼운 부분 또는 과도부(overburden)(110)는 기판(102)의 나머지 부분을 커버한다. 게다가, 전기도금액에 대한 첨가제들이 좁은 피처들의 고속충전을 촉진시키나 일반적 평탄 영역들에서는 고속 충전을 지체시키기 때문에, 과충전 영역(112)은 도 1에 도시된 바와 같이 좁은 피처들 위에 있는 과도부(110)의 상부레벨 이상으로 전개될 수 있다. 기판(102)의 상부면의 레벨까지 도전층(104)을 아래쪽으로 제거하기 위해서 3 종류의 상이한 두께의 재료를 제거하는 것이 필요하다는 것이 인식될 것이다. 불행하게도, 공지된 평탄화 기술은 상기와 같은 문제점을 해결하는데 부적절할 뿐만 아니라 도 2에서 큰 트렌치(106) 위에서 도시된 바와 같이 일반적으로 큰 피처들 위에서 움푹 파인 부분(dishing)(200)을 유발한다.
하나의 해결책은 전체 기판(102) 전반에 걸쳐 과도부(110)의 두께가 두껍도록 도 1에 도시된 것보다 추가로 전기도금하는 것이다. 만일 충분히 전기도금되면, 과도부(110)의 두께는 전체 기판(102) 전반에 걸쳐 균일해지는 경향이 있다. 그 다음에, 과도부(110)는 기판(102)의 상부면 레벨까지 아래쪽으로 균일하게 평탄화될 수 있다. 그러나, 이러한 해결책은 재료를 낭비하고 시간을 소비한다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 감안하여 이루어진 발명으로서 표면이 평탄한 과도부(110)를 가진 도전층(104)을 형성하기 위한 방법을 제공하는 데 있다.
본 발명은 기판을 제공하는 단계, 제 1 및 제 2 층들을 형성하는 단계, 및 제 1 및 제 2 층들을 평탄화하는 단계를 포함하는 평탄화 표면 형성방법을 제공한다. 기판은 좁은 피처 및 넓은 피처를 가지며, 제 1 층은 좁은 피처를 충전하고 넓은 피처를 적어도 부분적으로 충전하며 넓은 피처와 정렬되는 공동을 가지도록 기판 위에 형성된다. 제 2 층이 공동 내에 형성되는 한편, 제 1 층은 동시에 평탄화되다. 그 다음에, 제 1 및 제 2 층은 함께 평탄화된다.
일부 실시예들에서, 제 1 층을 평탄화하면서 제 2 층을 형성하는 단계는 가요성 재료를 제 1 층에 접촉시키는 단계와 가요성 재료와 제 1 층 사이에 상대적인 수평방향 운동을 도입하는 단계를 포함한다. 이들 실시예들 중 일부 실시예에서, 상대적인 수평방향 운동은 회전성분, 진동성분 및/또는 궤도성분을 포함한다. 제 1 층이 넓은 피처를 완전히 충전하는 실시예들에서, 제 1 및 제 2 층을 평탄화하는 단계는 제 2 층을 완전히 제거하는 단계를 포함할 수 있다. 다른 실시예들에서, 제 1 및 제 2 층을 평탄화하는 단계는 제 2 층을 완전히 제거하지 않는다. 일부 실시예들에서, 제 1 및 제 2 층을 평탄화하는 단계는 응력 없는 평탄화 또는 화학-기계적 평탄화를 포함한다. 일부 실시예들에서, 제 1 및 제 2 층을 평탄화하는 단계는 좁은 및 넓은 피처들 사이의 기판을 노출시키는 단계를 포함한다.
본 발명은 기판을 제공하는 단계, 제 1 층을 형성하는 단계, 가요성 재료와 적어도 제 1 층의 일부분을 접촉시키는 단계, 제 2 층을 형성하는 단계, 및 제 1 및 제 2 층을 평탄화하는 단계를 포함하는 평탄화 표면 형성 방법을 제공한다. 기판은 좁은 피처 및 넓은 피처를 가지며, 제 1 층은 좁은 피처를 충전시키고 넓은 피처를 적어도 부분적으로 충전시키며 넓은 피처와 정렬되는 공동을 가지도록 기판 위에 형성된다. 본 방법에 따르면, 가요성 재료는 공동에 용액을 전달하기 위하여 사용되며, 제 2 층은 그 용액으로부터 형성된다. 일부 실시예들에서, 용액은 무전해 도금액을 포함하며, 이들 실시예들 중 일부 실시예에서 제 2도전층을 형성하는 단계는 구리와 같은 도전성 재료의 무전해 성막을 포함한다. 일부 실시예들에서, 제 1 및 제 2 층은 동일한 도전성 재료로 형성된다. 일부 실시예에서, 가요성 재료와 제 1 층의 적어도 일부분을 접촉하는 단계는 제 1 층의 과도부위에의 제 2 층의 성막을 억제한다.
본 방법의 일부 실시예들에서, 기판은 유기규산염 유리와 같이 SiO2의 유전상수보다 낮은 유전상수를 가진 유전체 재료를 포함할 수 있다. 일부 실시예들에서 좁은 피처는 약 100nm 이하의 측방향 치수를 가질 수 있으며, 일부 실시예들에서 넓은 피처는 약 100nm 보다 큰 또는 약 500μm 의 측방향 치수를 가질 수 있다. 일부 실시예들에서, 제 1 층을 형성하는 단계는 제 1도전층을 형성하는 단계를 포함하며, 일부 실시예들에서 제 1도전층은 구리와 같은 도전성 재료의 전기화학적 성막을 포함한다. 일부 실시예들에서 제 1 및 제 2 층을 평탄화하는 단계는 응력 없는 폴리싱 기술을 적용하는 단계를 포함한다.
본 방법의 일부 실시예들에서, 가요성 재료는 폴리우레탄과 같은 다공막을 포함한다. 일부 실시예들에서, 본 방법은 용액을 포함하는 저장부에 압력을 가하는 단계, 및 제 1 층과 접촉하는 측면과 대향하는 측면 상에 막을 인접시키는 단계를 더 포함한다. 또한, 일부 실시예들에서, 본 방법은 다공막 및 기판 사이에 상대적인 수평방향 운동을 도입하는 단계를 더 포함한다. 상대적인 수평방향 운동을 도입하는 단계를 포함하는 실시예들 중 일부 실시예들에서, 다공막은 예컨대 다공막이 연마제를 포함하기 때문에 제 1 층의 부분을 폴리싱하는데 유용하다.
본 방법의 일부 실시예들에서, 가요성 재료는 다공질 재료를 포함한다. 일부 실시예들에서, 다공질 재료는 표면에서 노출된 개방 기공들을 가진 밀폐기포 구조를 포함한다. 일부 실시예들에서, 본 방법은 용액을 사용하여 다공질 재료를 적시는 단계를 더 포함한다. 또한, 일부 실시예들에서, 용액을 공동에 전달하는 단계는 다공질 재료 및 제 1 층 사이에 압력을 전개하는 단계를 포함할 수 있다. 일부 실시예들에서, 공동에 용액을 전달하는 단계는 기판 및 다공질 재료 간에 상대적인 수평방향 운동을 도입하는 단계를 포함할 수 있다.
본 방법의 일부 실시예들에서 제 1 층을 형성하는 단계는 넓은 피처를 완전히 충전시키는 단계를 포함하며, 일부 실시예들에서 제 1 층은 기판의 상부면의 레벨이상으로 넓은 피처 깊이의 약 10% 내지 약 20%을 확장하는 과충전부를 넓은 피처 위에 형성한다. 또한, 일부 실시예들에서 제 1 및 제 2 층을 평탄화하는 단계는 제 2 층을 제거하는 단계를 포함한다. 본 방법의 다른 실시예들에서 제 1 층을 형성하는 단계는 전체 넓은 피처보다 낮게 충전하는 단계를 포함하며, 일부 실시예들에서 넓은 피처 깊이의 약 10% 내지 약 30%가 제 1 층에 의하여 충전된다. 또한, 일부 실시예들에서, 제 1 및 제 2 층을 평탄화하는 단계는 전체 제 2 층보다 낮게 제거하는 단계를 포함한다.
본 발명은 평탄화 표면 형성장치를 제공한다. 본 발명의 장치는 소정의 면적을 가진 웨이퍼를 고정하기 위한 진공 척과 같은 웨이퍼 지지부, 워크피스, 워크피스 및 웨이퍼가 서로 접촉하도록 할 수 있는 결합 수단, 및 워크피스와 웨이퍼 사이에 상대적인 수평방향 운동을 도입하는 수단을 포함한다. 워크피스는 무전해 도금액을 포함하고 일측에 걸쳐있는 가요성 다공막을 가진 저장부를 포함한다. 일부 실시예들에서, 저장부는 압력을 가할 수 있다. 일부 실시예들에서, 다공막은 연마제를 포함한다.
본 장치의 일부 실시예들에서, 다공막은 웨이퍼의 면적보다 좁은 면적을 가진다. 일부 실시예들에서, 상대적인 수평방향 운동을 도입하는 수단은 워크피스를 선형적으로 병진시키는 수단을 포함하며, 일부 실시예들에서 상대적인 수평방향 운동을 도입하는 수단은 축에 대하여 워크피스를 회전시키는 수단을 더 포함한다. 일부 실시예들에서, 상대적인 수평방향 운동을 도입하는 수단은 축에 대하여 웨이퍼 지지부를 회전시키고 및/또는 워크피스를 진동시키는 수단을 포함할 수 있다.
본 장치의 일부 실시예들에서, 다공막은 웨이퍼의 면적과 동일하거나 또는 웨이퍼의 면적보다 넓은 면적을 가진다. 일부 실시예들에서, 상대적인 수평방향 운동을 도입하는 수단은 축에 대하여 워크피스 및/또는 웨이퍼 지지부를 회전시키는 수단을 포함한다.
본 장치의 일부 실시예들에서, 다공막은 폴리우레탄, 불화탄소 재료, 소결 고분자 재료 또는 세라믹일 수 있다. 일부 실시예들에서, 다공막은 약 0.1mm 내지 약 3.0mm의 두께를 가질 수 있다. 일부 실시예들에서, 다공막은 개방 기포 기공 구조를 포함할 수 있다. 일부 실시예들에서, 다공막은 그를 관통하는 다수의 홀을 포함할 수 있다. 또한, 이들 실시예들에서 다공막은 약 5% 내지 약 50%의 양의 공극률을 포함할 수 있으며, 일부 실시예들에서 공극률은 약 10% 내지 약 20%이다.
본 발명의 다른 장치는 웨이퍼를 고정하는 웨이퍼 지지부,무전해 도금액으로 적셔진 가요성 다공질 재료, 다공질 재료가 웨이퍼와 접촉하도록 할 수 있는 결합 메커니즘, 및 다공질 재료와 웨이퍼 사이에 상대적인 수평방향 운동을 도입하는 수단을 포함한다. 일부 실시예들에서 다공질 재료는 고분자 재료를 포함하며, 일부 실시예들에서 고분자 재료는 표면에서 노출된 개방 기포들을 가진 밀폐 기포구조를 포함한다. 일부 실시예들에서 고분자 재료는 연속 루프 형상, 디스크 형상 또는 직사각형 형상을 가진다. 또한, 일부 실시예들에서 고분자 재료는 무전해 도금액을 포함하기 위하여 상승된 에지를 포함한다.
도 1은 종래기술에 따른 부분적으로 제조된 반도체 장치의 단면도.
도 2는 종래기술에 따른 평탄화 후 도 1의 부분적으로 제조된 반도체 장치의 단면도.
도 3은 본 발명의 실시예에 따른 부분적으로 제조된 반도체 장치의 단면도.
도 4는 본 발명의 실시예에 따라 반도체 장치를 제조하기 위한 기판의 단면도.
도 5는 하나 이상의 선택층들이 본 발명의 실시예에 따라 기판상에 형성된후 도 4의 부분적으로 제조된 반도체 장치의 단면도.
도 6A는 제 1도전층이 본 발명의 실시예에 따라 기판상에 형성된후 도 5의 부분적으로 제조된 반도체 장치의 단면도.
도 6B는 제 1 도전층이 본 발명의 다른 실시예에 따라 기판상에 형성된 후 도 5의 부분적으로 제조된 반도체 장치의 단면도.
도 7은 제 2도전층(700)이 본 발명의 실시예에 따라 형성된 후 도 6A의 부분적으로 제조된 반도체 장치의 단면도.
도 8은 본 발명의 실시예에 따른 추가 평탄화 후 도 7의 부분적으로 제조된 반도체 장치의 단면도.
도 9는 제 1도전층이 본 발명의 다른 실시예에 따라 기판상에 형성된 후 도 5의 부분적으로 제조된 반도체 장치의 단면도.
도 10은 제 2도전층이 본 발명의 실시예에 따라 형성된 후 도 9의 부분적으로 제조된 반도체 장치의 단면도.
도 11은 본 발명의 실시예에 따른 추가 평탄화 후 도 10의 부분적으로 제조된 반도체 장치의 단면도.
도 12는 본 발명의 실시예에 따라 가요성 재료와 접촉하는 부분적으로 제조된 반도체 장치의 단면도.
도 13은 제 2도전층이 본 발명의 실시예에 따라 형성된 후 도 12의 부분적으로 제조된 반도체 장치의 단면도.
도 14는 본 발명의 실시예에 따라 사전 평탄화된 표면을 제조하는 장치의 부분 단면에 대한 측면도.
도 15는 본 발명의 실시예에 따른 도 14의 상부 평면도.
도 16은 본 발명의 실시예에 따라 사전 평탄화된 표면을 제조하는 다른 장치의 상부 평면도.
도 17은 본 발명의 실시예에 따라 사전 평탄화된 표면을 제조하는 또 다른 장치의 상부 평면도.
도 18은 본 발명의 실시예에 따라 사전 평탄화된 표면을 제조하는 또 다른 장치의 단면에 대한 측면도.
도 19는 본 발명의 실시예에 따라 사전 평탄화된 표면을 제조하는 또 다른 장치의 측면도.
본 발명은 도 3에 도시된 바와 같이 도전층이 평면 표면을 가진 과도부를 가지도록 좁은 및 넓은 피처들을 포함하는 기판 위에 도전층을 형성하기 위하여 연속적인 두개의 성막 공정을 포함한다. 초기에, 전기도금과 같은 제 1공정은 도전층의 제 1 층을 형성하기 위하여 사용된다. 제 1공정은 좁은 피처들이 완전히 충전된 후에 불연속적이다. 다음으로, 무전해 증착과 같은 제 2공정은 넓은 피처들과 연관된 제 1 층의 공동들 내에 제 2 층을 형성하기 위하여 사용된다. 제 2 층은 제 1 층의 과도부의 상부면과 거의 동일평면상에 있는 상부면을 가지도록 형성된다.
일부 실시예들에서, 가요성 재료는 과도부의 상부면상의 성막을 억제하기 위하여 제 2공정 동안 제 1 층과 접촉하며, 이에 따라 과도부의 두께는 넓은 트렌치(106)와 정렬되는 제 1 층(104)내의 공동(114)(도 1)과 같은 제 1 층 내의 공동들 내에서 성막이 발생하는 동안 현저히 증가하지 않는다. 상대적인 수평방향 운동은 과도부의 상부면상의 성막을 더 억제하기 위하여 제 1층과 가요성 재료 사이에 도입될 수 있다. 가요성 재료와 제 1층 사이의 상대적인 수평방향 운동은 일부 실시예들에서 예컨대 폴리싱을 통하여 과도부의 두께를 감소시킬 수 있다. 가요성 재료는 과도부의 제거율을 강화하기 위하여 연마제로 만들어질 수 있다.
가요성 재료는 무전해 도금액을 공동들에 전달하기 위하여 사용할 수 있다. 일부 실시예들에서, 가요성 재료는 다공막의 대향측면 상의 가압 저장부로부터 무전해 도금액이 통과되는 다공막이다. 다른 실시예들에서, 가요성 재료는 무전해 도금액으로 적셔지는 다공질 재료가다. 그 다음에, 상대적인 수평방향 운동은 무전해 도금액을 공동들에 전달할 수 있다.
도 4는 반도체 장치를 제조하기 위한 기판(102)의 단면도를 제공한다. 기판(102)은 전형적으로 실리콘 웨이퍼와 같은 웨이퍼(도시되지 않음) 위에 형성되며 이전에 제조된 장치 층들(도시되지 않음) 위에 부가적으로 형성될 수 있다. 기판(102)은 SiO2와 같은 유전체 재료일 수 있다. 기판(102)은 플루오르규산염 유리(FSG), 유기규산염 유리(OSG) 또는 다공성 SiO2와 같은 SiO2의 유전상수보다 낮은 유전상수를 가진 낮은 유전 상수("로우 k") 재료일 수 있다. 이러한 로우 k 재료들은 그들이 완성된 장치들에 우수한 전기특성들을 제공하기 때문에 반도체 장치 제조에 유용하게 사용된다. 그러나, 로우 k 재료들에 공통적인 한 특징은 경도가 감소되고 깨짐성이 증가하는 것과 같은 저밀도 및 불량한 기계적 특성들이다. 비록 본 발명이 기판(102)에 대하여 로우 k 재료를 사용하는 것에 제한되지 않을지라도, 본 발명은 여기에서 추가로 논의되는 바와 같이 기판(102)이 로우 k 재료로 형성될 때 여러 장점을 가진다.
기판(102)은 넓은 트렌치(106) 및 좁은 트렌치들(108)과 같은 다양한 크기의 피처들을 포함한다. 트렌치들(106 및 108)이 예시적으로 여기에 사용되는 반면에, 본 발명이 비아들과 같이 반도체 기판들 내에 형성된 다른 공통 피처들을 포함하는 기판들에 적합하다는 것이 이해되어야 한다. 일부 실시예들에서 좁은 트렌치들(108)과 같은 좁은 피처들은 약 100nm 이하의 측방향 치수를 가지는 반면에, 일부 실시예들에서 넓은 트렌치(106)와 같은 넓은 피처들은 약 100nm보다 크고 약 500μm 이하인 측방향 치수들을 가진다. 트렌치들(106, 108)과 같은 피처들은 공지된 포토리소그라피 공정들을 통해 제조될 수 있다.
도 5는 하나 이상의 선택층들(500)이 기판(102)위에 형성된 후에 도 4의 부분적으로 제조된 반도체 장치의 단면도를 제공한다. 하나의 선택층은 나중에 성막된 층으로부터의 금속 원자들이 기판(102) 내에 균일하게 확산되는 것을 막는 장벽층이다. 장벽층은 예컨대 화학기상증착(CVD)에 의하여 Ta 또는 TaN과 같은 재료로 형성될 수 있다. 다른 선택층(500)은 예컨대 물리기상증착(PVD)에 의하여 형성된 Cu 시드층과 같은 시드층이다. 시드층은 존재할 때 점착을 촉진하고 도전성 표면을 제공하며 다음으로 나중에 증착된 층을 균일하게 성장시키기 위하여 장벽층 위에 증착될 수 있다.
도 6A는 제 1도전층(600)이 기판(102) 및 임의의 선택층(500) 위에 형성된 후에 도 5의 부분적으로 제조된 반도체 장치의 단면도를 제공한다. 제 1도전층(600)은 바람직하게 Cu와 같은 고도전성 금속으로 형성된다. 제 1도전층(600)은 전기도금과 같은 전기화학적 성막 기술에 의하여 형성될 수 있다. 전기도금 공정에서, 도금될 표면은 성막될 금속의 이온들을 포함하는 전기도금액과 접촉된다. 그 다음에, 도금될 표면이 전기화학 셀의 캐소드가 되도록 한다. 공지된 바와같이, 전기화학 셀에 공급된 전압은 전기도금액의 금속 이온들이 캐소드상의 금속막으로서 성막되도록 한다. 더 좁은 피처들에 공극들이 형성되는 것을 방지하기 위하여, 전기도금액은 공극 형성을 억제하는 첨가제들을 포함할 수 있다. 일부 실시예들에서, 전기도금액은 3개의 첨가제들, 촉진제, 레벨 조정제, 및 억제제를 포함한다. 이러한 전기도금액들은 보통 3-성분 용액들로서 언급된다. 적절한 3-성분 전기도금액들은 시플레이 로날 (Shipley Ronal) (프리포트, NY)로부터 획득될 수 있다.
일부 실시예들에서, 제 1도전층(600)은 좁은 트렌치들(108)과 같은 좁은 피처들이 제 1도전층(600)에 의하여 완전히 충전되는 반면에 넓은 트렌치(106)와 같은 넓은 피처들이 적어도 부분적으로 충전되도록 형성된다. 예컨대, 도 6A에 도시된 바와같이, 넓은 트렌치(106)는 제 1도전층(600)에 의하여 약 절반정도 충전된다. 일부 실시예들에서, 넓은 트렌치(106) 깊이의 약 10% 내지 약 30%가 제 1도전층(600)에 의하여 충전된다. 전기도금이 제 1도전층(600)을 성막하기 위하여 사용될 때, 성막은 좁은 피처들이 완전히 충전된 후 그러나 넓은 피처들이 완전히 충전되기 전에 중지될 수 있다. 이들 실시예에서, 과도부(602)는 과도부(110)(도 1)보다 얇으며, 좁은 트렌치들(108)위의 과충전부(604)는 과충전부(112)(도 1)보다 얇다. 일부 실시예들에서, 좁은 트렌치들(108)이 충전된 후 바로 제 1도전층(600)의 증착을 중지시킴으로써, 과충전부 효과는 도 6B에 기술된 바와 같이 제거될 수 있다. 제 1도전층(600)이 넓은 트렌치(106)와 정렬되는 공동(606)을 포함한다는 것은 도 6A 및 도 6B로부터 알 수 있다.
도 7은 제 2도전층(700)이 공동(606) 내에 형성된 후 도 6A의 부분적으로 제조된 반도체 장치의 단면도를 제공한다. 제 2도전층(700)은 바람직하게 Cu와 같은 높은 도전성 금속으로 형성된다. 일부 실시예들에서, 제 1 및 제 2도전층(600, 700)은 동일한 도전성 재료로 형성된다. 제 2도전층(700)은 무전해 도금과 같은 무전해 성막 기술에 의하여 형성될 수 있다. 무전해 도금공정에서, 금속은 무전해 도금액으로 증착되나, 전기도금 기술들과 대조적으로 외부전압이 공급되지 않는다. 대신에, 금속 이온 종들을 포함하는 무전해 도금액은 공동(606)을 통해 순환되기 때문에, 금속은 제 2도전층(700)을 형성하기 위하여 공동(606)내의 환원제에 의한 감소만큼 금속 이온 종들로부터 석출된다. 적절한 무전해 도금액은 시플레이 로날(프리포트, NY)에 의하여 제조된 CircupositTM Electroless Copper 3350를 포함한다.
일 실시예들에서, 제 2도전층(700)이 공동(606)내에 형성되는 동안 과충전부(604) 및 과도부(602)의 일부가 제거된다. 이는 거의 모든 과충전부(604)를 제거하고 또한 과도부(602)의 평면 표면을 생성할 수 있도록 한다. 따라서, 도 7에 도시된 바와같이, 일단 제 2도전층(700)이 이들 실시예에서 완성되면, 제 2도전층(700)은 제 1도전층(600)의 과도부(602)의 상부면과 거의 동일평면상에 있는 상부면을 가진다. 과도부(602)의 상부면들 및 제 2도전층(700)은 함께 사전 평탄화된 표면(702)을 형성한다. 공동(606)에 제 2도전층(700)의 성막을 제한하고 과충전부(604) 및 과도부(602)를 제거하기 위한 방법들이 여기에서 논의될 것이다.
도 8은 과도부(602) 및 제 2도전층(700)의 일부분의 제거 후 도 7의 부분적으로 제조된 반도체 장치의 단면도를 제공한다. 도 8에 도시된 바와 같이, 트렌치들(106, 108)의 상부면들 사이의 도전성 재료들을 제거하면, 트렌치들(106, 108)의 상부면들 사이의 기판(102)이 선택적으로 노출되고 트렌치들(106, 108) 내에 남아있는 도전성 재료들이 전기적으로 격리된다. 넓은 트렌치(106) 내의 도전성 재료는 예컨대 완성된 반도체 장치에서 전기 상호접속을 형성할 수 있다. 유사하게, 좁은 트렌치들(108)에 남아있는 제 1도전층(600)의 부분들은 배열소자를 형성할 수 있다.
도 7을 참조하면, 사전 평탄화된 표면(702)은 다양한 평탄화 기술들이 도 2에 기술된 움푹 파인 부분(dishing)(200)없이 도 8의 부분적으로 제조된 반도체 장치를 생성하기 위하여 성공적으로 사용되도록 한다. 본 발명에서 사용될 수 있는 평탄화 기술들의 예들은 화학-기계 폴리싱(CMP), 응력 없는 평탄화(SFP) 및 전기화학 폴리싱을 포함한다. 많은 CMP 기술들이 공지되어 있다. 기판(102)이 OSG 또는 다공 OSG와 같은 약한 또는 깨지기 쉬운 재료를 포함하는 SFP 기술들이 특히 사용하기에 적합하며, 결과적으로 이들 기술들은 평탄화된 표면에서 전단력이 거의 발생시키지 않거나 전단력이 발생하지 않는다. 일부 SFP 기술들은 플라즈마 에칭을 포함한다. 임의의 다른 SFP 기술들은 종래의 회전 폴리싱 패드를 사용한다. 이들 기술들중 일부는 전단력을 감소시키기 위하여 약하게 공급된 압력을 사용하는 반면에, 다른 기술들은 연마제 없는 폴리싱 용액을 사용하고 또 다른 기술들은 연마제 없는 폴리싱 용액과 약하게 공급된 압력을 결합한다. 부가적으로, 전기화학 폴리싱 기술들은 예컨대 도전성 패드를 통해 기판(102)에 전압을 공급함으로써 사용될 수 있다.
다른 실시예들에서는 제 1도전층(600)이 도 6A 및 도 6B에서와 같이 넓은 트렌치(106)를 단지 부분적으로 충전하게 하기보다는, 대신에 넓은 트렌치(106)가 완전히 충전된다. 이들 실시예들에 따르면, 도 9는 제 1도전층(900)이 기판(102) 및 임의의 선택층들(500) 위에 형성된 후 도 5의 부분적으로 제조된 반도체 장치의 단면도를 제공한다. 제 1도전층(900)은 바람직하게 Cu와 같은 높은 도전성 금속으로 형성되고 예컨대 전기도금과 같은 전기화학 성막 기술에 의하여 형성될 수 있다.
도 9에 도시된 바와 같이, 제 1도전층(900)은 넓은 트렌치(106)를 완전하게 충전한다. 일부 실시예들에서, 제 1도전층(900)은 기판(102)의 상부면의 레벨 이상으로 넓은 트렌치(106) 깊이의 약 10% 내지 20% 정도 연장하는 과충전부(902)를 형성한다. 비록 제 1도전층(900)이 넓은 트렌치(106)를 완전하게 충전할지라도 넓은 트렌치(106)와 정렬된 공동(904)이 도전층(900)에 계속해서 존재한다는 것을 인식해야 한다. 이들 실시예들중 일부 실시예들에서 과도부(906)는 과도부(906)의 두께가 도 9에 도시된 바와 같이 좁은 트렌치들(108)과 트렌치들(106, 108)의 상부들사이의 표면들 위에서 거의 동일하도록 충분히 두껍다.
도 10은 제 2도전층(1000)이 공동(904)(도 9) 내에 형성된 후 도 9의 부분적으로 제조된 반도체 장치의 단면도를 제공한다. 제 2도전층(1000)은 바람직하게 Cu와 같은 높은 도전성 금속으로 형성되고 일부 실시예들에서 제 1 및 제 2도전층들(900, 1000)은 동일한 도전성 재료로 형성된다. 제 2도전층(1000)은 예컨대 무전해 도금과 같은 무전해 성막 기술에 의하여 형성될 수 있다. 일부 실시예들에서, 도 10에 도시된 바와 같이, 제 2도전층(1000)이 공동(904) 내에 형성되는 반면에, 임의의 나머지 과충전부 및 과도부(906)의 일부는 제거된다. 이들 실시예들에서, 일단 제 2도전층(1000)이 완성되면, 제 2도전층(1000)은 과도부(906)의 상부면과 거의 동일 평면상에 있는 상부면을 가진다. 과도부(906)의 상부면들 및 제 2도전층(1000)은 함께 사전 평탄화된 표면(1002)을 형성한다.
도 11은 과도부(906)(도 10) 및 모든 제 2도전층(1000)(도 10)의 제거 후 도 10의 부분적으로 제조된 반도체 장치의 단면도를 제공한다. 도 10의 사전 평탄화된 표면(1002)은 다양한 평탄화 기술들이 도 2에 기술된 움푹 파인 부분(200) 없이 도 11의 부분적으로 제조된 반도체 장치를 생성하는데 성공적으로 사용되도록 한다. 본 발명에 사용될 수 있는 평탄화 기술의 예들은 여기에서 논의될 것이다.
도 12 및 도 13은 도 7의 사전 평탄화된 표면(702)을 달성하기 위한 한 방법을 기술한다. 특히, 도 12는 도 6에 도시된 바와 같이 부분적으로 제조된 반도체 장치의 단면도를 제공하며, 여기서 가요성 재료(1200)는 제 1도전층(1202)과 접촉한다. 도 12 및 도 13에 기술된 방법이 도 9 및 도 10을 참조로하여 기술된 실시예들에 동일하게 적용가능하다는 것이 인식되어야 한다. 따라서, 제 1도전층(1202)은 제 1도전층들(600, 900) 둘 모두를 나타낸다.
가요성 재료(1200)는 사전 평탄화된 표면(702) 또는 사전 평탄화된 표면(1002)(도 10)과 같은 사전 평탄화된 표면을 형성하는 과정에서 여러 기능들을 사용할 수 있다. 가요성 재료(1200)의 한 기능은 제 2도전층(700)(도 7)과 같은 제 2도전층에 의하여 충전될 공동으로의 대용량 재료 전달을 지원하는 것이다. 유사하게, 공동내의 제 2도전층의 형성이 노폐물들을 생성하는 실시예들에서, 가요성 재료(1200)는 공동들로부터 멀리 노폐물들의 대용량 전달을 지원하는 기능을 할 수 있다. 일부 실시예에서 가요성 재료(1200)의 다른 기능은 공동들과 다른 영역들 내에서 제 2도전층의 성장을 억제하는 것이다. 일부 실시예들에서 가요성 재료(1200)의 또 다른 기능은 과충전부 효과들을 제거하고 과도부를 얇게 함으로서 제 1도전층(1202)의 두께를 선택적으로 감소시키는 것이다.
일부 실시예들에서, 도 14-도17을 참조로하여 기술된 것과 같이, 가요성 재료(1200)는 그것의 두께를 통해 대용량 전달을 제공함으로써 공동(1204)으로의 대용량 재료 전달을 지원한다. 예컨대, 가요성 재료(1200)는 무전해 도금액과 같은 용액이 통과하여 흐르도록 만들어질 수 있는 다공성막일 수 있다. 가요성 재료(1200)의 한 측면상에 있는 가압 저장부(도시되지 않음)는 용액이 가요성 재료(1200)를 통해 공동(1204) 내로 흐르도록 할 수 있다. 임의의 가요성 재료(1200)는 가요성 재료(1200)가 공동(1204)으로 구부러지는 대신에 공동(1204)위에서 거의 평탄하게 유지되도록 공동(1204)의 가장 넓은 치수(이러한 치수는 보통 "평탄화 길이"로서 언급됨)에 비교할 있는 치수들에 비하여 충분한 강도를 가져야 한다. 동시에, 가요성 재료(1200)는 그것이 평탄화 길이보다 큰 피크-투-피크 치수들을 가진 피처들을 따를 수 있도록 충분한 융통성을 가져야 한다. 일부 실시예들에서, 가요성 재료(1200)는 최대 500 마이크론의 평탄화 길이를 제공한다. 공동(1204) 과 과충전부(1208) 간의 가요성 재료(1200)의 만곡이 과장되었으므로 도 12가 실제 크기로 도시되지 않는다는 것에 유의해야 한다.
가요성 재료(1200)가 그것의 두께를 통해 대용량 재료 전달을 지원하는 실시예들에서, 가요성 재료(1200)에 적합한 재료들은 폴리에틸렌, 폴리프로필렌과 같은 다공질 또는 소결 고분자 재료, 및 TeflonTM과 같은 불화탄소 재료, 폴리우레탄, 및 세라믹으로 형성된 다공성막들을 포함한다. 일부 실시예들에서, 가요성 재료는 약 0.1mm 내지 약 3.0mm의 두께를 가진다. 특정 응용에 적합한 가요성 재료(1200)는 예정된 용액과 호환가능한 재료이어야 한다. 예컨대, 가요성 재료(1200)는 용액에 대한 화학적 내성을 가져야 한다. 가요성 재료(1200)을 통해 대용량 용액 전달을 제공하기 위하여, 가요성 재료(1200)는 충분한 직경을 가진 다수의 채널들을 포함해야 한다. 개방-기포 기공 구조는 일부 가요성 재료(1200)의 채널들을 제공하며, 다른 가요성 재료들(1200)은 한 측면으로부터 다른 측면으로 가요성 재료(1200)를 통해 배치된 다수의 홀들로 천공된다. 또 다른 실시예들에서, 홀들은 다른 다공성 가요성 재료(1200)에 부가된다. 이러한 홀들은 예컨대 레이저 드릴링에 의하여 생성될 수 있다. 일부 실시예들에서, 다공성률은 고유하던지 또는 부가되었던지간에 약 5% 내지 약 50%이며, 다른 실시예들에서는 다공성률이 약 10% 내지 약 20%이다.
도 18 및 도 19를 참조로하여 기술된 실시예들과 같은 다른 실시예들에서, 가요성 재료(1200)는 무전해 도금액과 같은 용액을 운반함으로써 공동(1204)으로의 대용량 재료 전달을 지원한다. 예컨대, 가요성 재료(1200)는 표면에서 노출된 개방 기공들을 가진 밀폐기포 구조를 가진 고분자 재료와 같은 다공질 재료일 수 있다. 표면이 용액에 의하여 완전히 적셔진 후에, 상대적인 수평방향 운동은 공동(1204)으로 용액을 전달하기 위하여 사용될 수 있다.
일부 실시예들에서 가요성 재료(1200)의 다른 기능은 공동들과 다른 영역들에서의 제 2도전층의 성장을 억제하는 것이다. 과도부(1206) 또는 과충전부(1208)의 넓은 영역들이 가요성 재료(1200)와 직접 접촉하는 위치에서 가요성 재료(1200)가 존재하면 제 2도전층의 성막을 직접적으로 억제할 수 있거나 또는 상기 넓은 영역들로의 대량의 전달을 억제할 수 있다는 것이 인식되어야 한다. 가요성 재료(1200) 및 과도부(1206)의 영역들 간의 상대적인 수평방향 운동은 제 2도전층의 성막을 억제할 수 있다.
일부 실시예들에서 가요성 재료(1200)의 또 다른 기능은 과충전 현상들을 제거하고 과도부(1206)를 얇게 함으로서 제 1도전층(1202)의 두께를 선택적으로 감소시키는 것이다. 이들 실시예들에서, 가요성 재료(1200) 및 과도부(1206)의 영역들간의 상대적인 수평방향 운동은 과도부(1206)를 얇게 하기 위하여 사용된다. 이와 같이 얇게하는 과정은 연마제들의 사용을 통해 가속될 수 있다. 일부 실시예들에서, 가요성 재료(1200)는 연마제의 일부가 과도부(1206)와 접촉하는 표면에서 노출되도록 전체적으로 분산된 연마제를 포함한다. 다른 실시예들에서, 폴리싱 패드, 천 또는 테이프와 같은 폴리싱 매체는 가요성 재료(1200)로서 사용된다. 이들 실시예들 중 일부 실시예에서, 홀들은 용액이 그곳을 통해 전달되도록 하기 위하여 추가 다공성을 생성하기 위해 폴리싱 매체에 추가될 수 있다.
여기에서 언급된 바와 같이, 상대적인 수평방향 운동은 본 발명의 방법을 여러 방향으로 강화할 수 있다. 상대적인 수평방향 운동은 두개의 축 중 한 축을 따르는 선형 이동, 왕복운동, 진동, 회전, 궤도 운동, 및 이들의 결합을 포함할 수 있다. 상대적인 수평방향 운동의 예들은 도 14-19에 기술된 실시예들을 관련하여 이하에서 상세히 설명될 것이다.
도 13은 제 2도전층(1300)이 공동(1204)(도 12) 내에 형성된 후 도 12의 부분적으로 제조된 반도체 장치의 단면도를 제공한다. 사전 평탄화된 표면(1302)은 과도부(1206)(도 12)를 얇게 하고 제 1반도체층(1202)의 임의의 과충전부(1208)를 제거하면서 공동(1204) 내에 제 2도전층(1300)을 형성할 수 있다. 가요성 재료(1200)는 사전 평탄화된 표면(1302)이 완성된 후 제거될 수 있다. 그 다음에, 제 1 및 제 2도전층(1202, 1300)의 추가 평탄화는 넓은 피처 및 좁은 피처 내의 도전성 재료들을 전기적으로 분리시키기 위하여 수행될 수 있다. 제 1도전층(1202)이 넓은 트렌치(106)를 완전하게 충전하지 않는 실시예들에서, 제 2도전층(1300)을 평탄화하는 것은 제 2도전층(1300)을 완전히 제거하지 못하며 구조는 도 8에 도시된 구조와 같이 형성된다. 제 1도전층(1202)이 넓은 트렌치(106)를 완전하게 충전하는 실시예들에서, 제 2 도전층(1300)을 평탄화하는 것은 전체 제 2도전층(1300)을 제거하며 구조는 도 11에 도시된 구조와 같이 형성된다.
도 14-도 19는 본 발명의 다양한 장치 실시예들을 추가로 기술한다. 도 14는 사전 평탄화된 표면을 형성하기 위한 장치(1400)의 일 실시예에 따른 부분 단면에 대한 부분 측면도를 도시한다. 장치(1400)는 처리 동안 웨이퍼(1404)(단면도로 도시됨)를 고정하는 웨이퍼 지지부(1402)(단면도로 도시됨)를 포함한다. 장치(1400)는 또한 본 실시예에서 저장부(1408) 및 다공막(1410)을 포함하는 워크피스(1406)(단면으로 도시됨)를 포함한다. 지지 구조(1412)는 웨이퍼(1404)에 대하여 워크피스(1406)를 지지한다.
웨이퍼 지지부(1402)는 웨이퍼(1404)를 고정한다. 일부 실시예들에서, 웨이퍼 지지부(1402)는 진공 척이다. 일부 실시예들에서 웨이퍼 지지부(1402)는 도 14에 도시된 바와 같이 축(1414)에 대하여 회전가능한 반면에, 다른 실시예에서 웨이퍼 지지부(1402)는 회전가능하지 않다. 웨이퍼 지지부(1402)의 회전은 워크피스(1406) 와 웨이퍼(1404) 간에 상대적인 수평방향 운동을 도입하기 위한 일 방법이다.
지지 구조(1412)는 웨이퍼(1404)에 대하여 워크피스(1406)를 지지한다. 따라서, 지지 구조(1412)는 워크피스(1406) 및 웨이퍼(1404) 간의 공간을 조절하기 위하여 결합 메커니즘(1416)을 포함한다. 결합 메커니즘(1416)은 다공막(1410)이 웨이퍼(1404)와 접촉할 때까지 워크피스(1406)을 하강시킨다. 일부 실시예들에서, 결합 메커니즘(1416)은 워크피스(1406) 및 웨이퍼(1404)사이에 약한 압력이 발생될 때까지 워크피스(1406)를 계속해서 하강시킨다. 일단 사전 평탄화된 표면이 완성되면, 결합 메커니즘(1416)은 웨이퍼(1404)로부터 워크피스(1406)를 상승시킨다. 선택적으로, 워크피스(1406)를 이동시키는 것보다 오히려, 웨이퍼 지지부(1402)를 상승 및 하강시키기 위하여 대안 결합 메커니즘(도시되지 않음)이 사용될 수 있다. 결합 메커니즘(1416)에 적합한 다양한 메커니즘 공지되어 있으며 예컨대 스핀들 어셈블리를 포함한다. 일부 실시예들에서, 지지 구조(1412)는 도 15-도 17를 참조로 하여 기술되는 바와 같이 워크피스(1406) 및 웨이퍼(1404) 간의 상대적인 수평방향 운동을 도입하는 수단을 포함한다. 추가 변형예는 하부에 워크피스(1406)를 배치시키는 단계 및 상부에 웨이퍼 지지부(1402)를 배치하는 단계를 포함한다.
언급된 바와 같이, 이러한 실시예에서 워크피스(1406)는 저장부(1408) 및 다공막(1410)을 포함한다. 일부 실시예들에서, 다공막(1410)은 임의의 다른 가요성 재료(1200)(도 12)에 의하여 대체된다. 다공막(1410)은 저장부(1408)과 대면하는 워크피스(1406)의 개방측면에 걸쳐있다. 따라서, 저장부(1408)는 용액으로 충전될 수 있으며 이후 다공막(1410)을 통해 용액을 배출하기 위하여 가압된다. 일부 실시예들에서, 다공막(1410)을 통한 흐름은 약 5 내지 약 500ml/min이다. 일부 실시예들에서, 저장부(1408)는 약 5 내지 약 50psi로 가압된다.
저장부를 가압하기 위한 다수의 기술들이 공지되어 있으며 이러한 다수의 기술들은 본 발명에 적용될 수 있다. 예컨대, 일부 실시예들에서, 저장부(1408)는 용액으로 부분적으로 충전된 후 적정 압력이 획득될 때까지 용액의 레벨 이상으로 가압 가스 (예컨대, 공기, N2, Ar 등)이 유입된다. 다른 실시예들에서, 주사기 펌프는 적정 압력으로 저장부(1408)에 용액을 전달한다. 유사하게, 다른 실시예들에서, 압력 조절 흐름부를 가진 격막 펌프가 용액을 저장부(1408)에 전달한다. 또 다른 실시예들에서, 용액은 용액으로 충전된 블래더(bladder)를 포함하는 가압 캐니스터(canister)로부터 전달된다. 캐니스터가 가압가스로 가압될 때 블래더 내의 압력은 증가하며, 이에 따라 용액은 블래더로부터 배출되고 저장부(1408) 내로 유입될 수 있다.
도 15는 도 14의 장치에 대한 평면도를 도시한다. 도 15로부터 알 수 있는 바와 같이, 비록 워크피스(1406)가 웨이퍼(1404)의 영역보다 작은 영역을 커버할지라도, 워크피스(1406) 및 웨이퍼(1404) 간의 상대적인 수평방향 운동은 워크피스(1406)가 사전 평탄화된 표면의 형성 동안 웨이퍼(1404)의 전체 영역의 대부분 또는 모두와 접촉하도록 할 수 있다. 상대적인 수평방향 운동은 많은 다른 방식들로 도입될 수 있다. 예컨대, 축(1414)(도 14)에 대한 웨이퍼(1404)의 회전(1500)은 구동 메커니즘에 의하여 회전되는 스핀들상에 웨이퍼 지지부(1402)를 장착함으로써 달성될 수 있다.
추가적인 상대적인 수평방향 운동은 예컨대 워크피스(1406)의 회전(1502)에 의하여 워크피스(1406)를 통해 도입될 수 있다. 추가적인 상대적인 수평방향 운동은 워크피스(1406)를 측면으로 이동시킴으로써 도입될 수 있다. 두 가지 형태의 가로 병진운동은 도 15에 도시된 바와 같이 왕복 병진운동(1504) 및 선형 병진운동(1506)이다. 선형 병진운동(1506)은 예컨대 도시된 바와 같이 워크피스(1406)를 지지하는 암(1508)을 연장하거나 또는 워크피스(1406) 아래에 있는 웨이퍼(1404)를 선형적으로 병진운동시킴으로써 달성될 수 있다. 웨이퍼(1404)의 선형 병진운동은 선형 베어링들을 가진 왕복 어셈블리 상에 웨이퍼 지지부(1402)를 배치시킴으로써 달성될 수 있다. 추가적인 상대적인 수평방향 운동은 워크피스(1406) 및 웨이퍼(1404) 중 하나 또는 둘 모두를 진동시킴으로써 도입될 수 있다. 궤도운동을 포함하는 여러 상대적인 수평방향 운동들의 다양한 결합이 사용될 수 있다는 것이 인식되어야 한다.
여기에서 언급된 바와 같이, 워크피스(1406)가 웨이퍼(1404)의 영역보다 작은 영역을 가지는 실시예들에서, 워크피스(1406) 및 웨이퍼(1404) 간의 상대적인 수평방향 운동은 사전 평탄화된 표면을 형성하는 방법이 웨이퍼(1404)의 전체 영역에 적용되도록 할 수 있다. 이들 및 다른 실시예들에서 상대적인 수평방향 운동들이 다공막(1410)(도 14)을 통한 용액의 흐름율을 개선할 수 있고 제 2도전층이 성막될 때 공동들 내로의 대용량 전달을 개선할 수 있다는 것에 유의해야 한다. 특히, 진동과 같은 상대적인 수평방향 운동은 제 2 도전성 재료의 성장층으로 새로운 용액을 이동시키고 또한 제 2도전성 재료의 성장층으로부터 멀리 노폐물을 이동시키는데 도움이 되는 공동들 내의 순환을 개선한다.
도 16은 본 발명의 다른 실시예에 따른 장치의 평면도를 도시한다. 도 16에 기술된 실시예는 도 15를 참조로하여 기술된 실시예와 유사하나, 도 16의 실시예에서 워크피스(1600)는 웨이퍼(1404)의 영역보다 큰 영역을 가지며 이에 따라 워크피스(1600)는 임의의 주어진 시간에 전체 웨이퍼 영역과 접촉할 수 있다. 상대적인 수평방향 운동은 워크피스(1600) 및 웨이퍼(1404) 중 하나 또는 둘 모두를 회전시킴으로써 워크피스(1600) 및 웨이퍼(1404) 사이에 도입될 수 있다. 진동과 같이 도 15를 참조로하여 언급된 다른 상대적인 수평방향 운동들이 사용될 수 있다. 워크피스(1600)의 영역이 웨이퍼(1404)의 영역보다 크기 때문에 워크피스(1600)가 도 16에 도시된 원형 형상과 다른 형상을 취할 수 있다는 것이 인식되어야 한다.
도 17은 본 발명의 또 다른 실시예에 따른 장치의 평면도를 도시한다. 도 17에 도시된 실시예는 도 15 및 도 16을 참조로하여 기술된 실시예와 유사하나, 도 17의 실시예에서 워크피스(1700)는 웨이퍼(1404)의 영역과 동일하거나 또는 약간 작은 영역을 가질 수 있다. 워크피스(1700)의 영역이 웨이퍼(1404)의 영역보다 작을때, 진동 또는 궤도 진동과 같은 작은 상대적인 수평방향 운동은 워크피스(1700)가 웨이퍼(1404)의 전체 영역 전반에 걸쳐 사전 평탄화된 표면을 형성하도록 할 수 있다. 여기에서 기술된 상대적인 수평방향 운동의 다른 형태들이 사용될 수 있다.
도 18은 사전 평탄화된 표면을 형성하기 위한 장치(1800)의 다른 실시예에 대한 단면도를 도시한다. 장치(1800)는 처리동안 웨이퍼(1404)를 고정하기 위한 웨이퍼 지지부(1402)를 포함한다. 장치(1800)는 또한 본 실시예에서 다공질 재료(1808)를 포함한다. 지지 구조(도시되지 않음)는 워크피스(1806)에 웨이퍼 지지부(1402)를 고정하고, 워크피스(1806)가 웨이퍼(1404)와 접촉되도록 하며, 결과적으로 지지 구조(1412)(도 14)는 웨이퍼 지지부(1402)에 대하여 워크피스(1806)를 지지한다. 비록 워크피스(1806)가 도 18에서 웨이퍼(1404) 아래에 있는 것으로 도시될지라도, 워크피스(1806)는 웨이퍼(1404) 위에 교번하여 배치될 수 있다는 것이 이해되어야 한다.
도 19는 장치(1800)(도 18)의 하나의 가능한 변형예인 장치(1900)의 측면도를 도시한다. 장치(1900)에서, 가요성 재료는 롤러들(1904)의 쌍 둘레에 연속 루프(1902)로서 제공된다. 지지 구조(도시되지 않음)는 웨이퍼(1404)(도 18)가 연속 루프(1902)와 접촉되도록 한다(역도 가능함). 선형 상대적인 수평방향 운동은 롤러들(1904)의 쌍 둘레에 연속 루프(1902)를 구동시킴으로써 달성된다. 추가적인 상대적인 수평방향 운동은 도시된 바와 같이 웨이퍼 지지부(1402)를 회전시킴으로써 달성될 수 있다. 게다가, 상대적인 수평방향 운동은 여기에서 기술된 바와 같이 진동 및 궤도운동과 같은 다른 운동들을 웨이퍼 지지부(1402)에 제공함으로써 도입될 수 있다. 비록 다공질 재료가 본 실시예에서 연속 루프(1902)로서 제공될지라도, 다른 실시예들에서 다공질 재료가 디스크 또는 직사각형 형상의 다른 형태를 취할 수 있다. 일부 실시예에서, 다공질 재료는 무전해 용액을 포함하는 상승된 에지를 포함한다.
도 18 및 도 19에 도시된 실시예들에서, 다공질 재료의 표면은 용액(1906)에 의하여 적셔진다. 그 다음에, 용액(1906)은 다공질 재료에 의하여 웨이퍼(1404)(도 18)에 운반된다. 비록 도 19가 연속 루프(1902) 상에 똑똑 떨어지거나 또는 뿌려지는 용액(1906)을 도시할지라도, 다공질 재료의 표면에 용액(1906)을 전달하는 다른 방법들이 사용될 수 있다. 예컨대, 하나의 롤러(1904)는 용액의 저장부에 담겨 질 수 있다.
전술한 명세서에서 본 발명은 특정 실시예를 기준으로 설명되었으나, 당업자는 본 발명이 실시예에 제한되지 않는다는 것을 이해해야 한다. 앞서 기술된 본 발명의 다양한 특징 및 양상들은 개별적으로 또는 결합하여 사용될 수 있다. 게다가, 본 발명은 명세서의 가장 넓은 사상 및 범위를 벗어나지 않고 여기에 기술된 것 이상으로 임의의 수의 환경들 및 응용들에 이용할 수 있다. 따라서, 명세서 및 도면들은 제한하는 것보다 오히려 예시적 것으로 간주된다.

Claims (63)

  1. 평탄화된 표면을 형성하기 위한 방법으로서,
    그 내부에 정의된 좁은 피처 및 넓은 피처를 가진 기판을 제공하는 단계;
    상기 좁은 피처를 충전하고, 상기 넓은 피처를 적어도 부분적으로 충전하며,그 내부에 정의되고 상기 넓은 피처와 정렬된 공동을 가진 제 1 층을 상기 기판 위에 형성하는 단계;
    상기 제 1 층을 동시에 평탄화하면서 상기 공동 내에 제 2 층을 형성하는 단계; 및
    상기 제 1 층 및 상기 제 2 층을 함께 평탄화하는 단계를 포함하고,
    상기 제 2 층을 형성하는 단계는 상기 제 1 층과 가요성 재료를 접촉시키는 단계, 및 상기 가요성 재료와 상기 제 1 층 사이에 상대적인 수평방향 운동을 도입하는 단계를 포함하고,
    상기 상대적인 수평방향 운동은 진동 성분을 포함하는, 평탄화된 표면 형성 방법.
  2. 제 1 항에 있어서,
    상기 상대적인 수평방향 운동은 회전 성분을 더 포함하는, 평탄화된 표면 형성 방법.
  3. 제 1 항에 있어서,
    상기 상대적인 수평방향 운동은 궤도 성분 (orbital component) 을 더 포함하는, 평탄화된 표면 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 층 및 제 2 층을 함께 평탄화하는 단계는 상기 제 2 층을 완전히 제거하지 않는, 평탄화된 표면 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 층 및 제 2 층을 함께 평탄화하는 단계는 응력 없는 평탄화를 포함하는, 평탄화된 표면 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 층 및 제 2 층을 함께 평탄화하는 단계는 화학-기계적 평탄화를 포함하는, 평탄화된 표면 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 층 및 제 2 층을 함께 평탄화하는 단계는 상기 좁은 피처와 상기 넓은 피처 사이의 상기 기판을 노출시키는 단계를 포함하는, 평탄화된 표면 형성 방법.
  8. 제 1 항에 있어서,
    상기 가요성 재료는 다공성막을 포함하는, 평탄화된 표면 형성 방법.
  9. 제 8 항에 있어서,
    용액을 포함하는 저장부에 압력을 가하는 단계, 및 상기 제 1 층과 접촉하는 측면과 대향하는 측면 상에 상기 다공성막을 인접시키는 단계를 더 포함하는, 평탄화된 표면 형성 방법.
  10. 제 8 항에 있어서,
    상기 다공성막은 폴리우레탄을 포함하는, 평탄화된 표면 형성 방법.
  11. 삭제
  12. 제 8 항에 있어서,
    상기 다공성막은 상기 제 1 층의 부분을 폴리싱하기 위한 것인, 평탄화된 표면 형성 방법.
  13. 제 8 항에 있어서,
    상기 다공성막은 연마제를 포함하는, 평탄화된 표면 형성 방법.
  14. 제 1 항에 있어서,
    상기 가요성 재료는 다공질 재료를 포함하는, 평탄화된 표면 형성 방법.
  15. 제 14 항에 있어서,
    상기 다공질 재료는 표면에서 노출된 개방 기공 (open pore) 들을 가진 밀폐기포 (closed-cell) 구조를 포함하는, 평탄화된 표면 형성 방법.
  16. 제 14 항에 있어서,
    상기 다공질 재료를 용액으로 적시는 단계를 더 포함하는, 평탄화된 표면 형성 방법.
  17. 제 16 항에 있어서,
    상기 공동에 상기 용액을 전달하기 위해, 상기 다공질 재료와 상기 제 1 층 사이에 압력을 전개하는 단계를 더 포함하는, 평탄화된 표면 형성 방법.
  18. 제 16 항에 있어서,
    상기 가요성 재료와 상기 제 1 층 사이에 상대적인 수평방향 운동을 도입하는 단계는, 상기 공동에 상기 용액을 전달하기 위한 것인, 평탄화된 표면 형성 방법.
  19. 평탄화된 표면을 형성하기 위한 방법으로서,
    그 내부에 정의된 좁은 피처 및 넓은 피처를 가진 기판을 제공하는 단계;
    상기 좁은 피처를 충전하고, 상기 넓은 피처를 완전히 충전하며, 그 내부에 정의되고 상기 넓은 피처와 정렬된 공동을 가진 제 1 층을 상기 기판 위에 형성하는 단계;
    상기 제 1 층을 동시에 평탄화하면서 상기 공동 내에 제 2 층을 형성하는 단계; 및
    상기 제 1 층 및 상기 제 2 층을 함께 평탄화하는 단계를 포함하고,
    상기 제 1 층 및 상기 제 2 층을 평탄화하는 단계는 상기 제 2 층을 완전히 제거하는 단계를 포함하는, 평탄화된 표면 형성 방법.
  20. 제 19 항에 있어서,
    상기 기판은 SiO2 의 유전 상수보다 작은 유전 상수를 갖는 유전체 재료를 포함하는, 평탄화된 표면 형성 방법.
  21. 제 20 항에 있어서,
    상기 유전체 재료는 OSG 를 포함하는, 평탄화된 표면 형성 방법.
  22. 제 19 항에 있어서,
    상기 좁은 피처는 100 nm 이하의 측방향 치수를 갖는, 평탄화된 표면 형성 방법.
  23. 제 19 항에 있어서,
    상기 넓은 피처는 100 nm 보다 큰 측방향 치수를 갖는, 평탄화된 표면 형성 방법.
  24. 제 23 항에 있어서,
    상기 넓은 피처는 500 ㎛ 의 측방향 치수를 갖는, 평탄화된 표면 형성 방법.
  25. 제 19 항에 있어서,
    상기 제 1 층을 형성하는 단계는 제 1 도전층을 형성하는 단계를 포함하는, 평탄화된 표면 형성 방법.
  26. 제 25 항에 있어서,
    상기 제 1 도전층을 형성하는 단계는 도전성 재료의 전기화학적 성막을 포함하는, 평탄화된 표면 형성 방법.
  27. 제 26 항에 있어서,
    상기 도전성 재료는 구리인, 평탄화된 표면 형성 방법.
  28. 평탄화된 표면을 형성하기 위한 방법으로서,
    좁은 피처 및 넓은 피처를 포함하는 기판을 제공하는 단계;
    상기 좁은 피처를 충전하고 상기 넓은 피처를 적어도 부분적으로 충전하며 상기 넓은 피처와 정렬된 공동을 포함하는 제 1 층을 상기 기판 위에 형성하는 단계;
    상기 제 1 층의 적어도 일부와 가요성 재료를 접촉시키는 단계;
    상기 공동에 무전해 도금액을 포함하는 용액을 전달하기 위하여 상기 가요성 재료를 사용하는 단계;
    상기 용액으로부터 상기 공동 내에 제 2 층을 형성하는 단계; 및
    상기 제 1 층 및 상기 제 2 층을 평탄화하는 단계를 포함하는, 평탄화된 표면 형성 방법.
  29. 제 28 항에 있어서,
    상기 제 2 층을 형성하는 단계는 제 2 도전층을 형성하는 단계를 포함하는, 평탄화된 표면 형성 방법.
  30. 제 28 항에 있어서,
    상기 제 1 층 및 상기 제 2 층은 동일한 도전성 재료로 형성되는, 평탄화된 표면 형성 방법.
  31. 제 28 항에 있어서,
    상기 제 1 층의 적어도 일부와 상기 가요성 재료를 접촉시키는 단계는 상기 제 1 층의 과도부 (over-burden) 위에 상기 제 2 층의 성막을 금지하는, 평탄화된 표면 형성 방법.
  32. 평탄화된 표면을 형성하기 위한 방법으로서,
    좁은 피처 및 넓은 피처를 포함하는 기판을 제공하는 단계;
    상기 좁은 피처를 충전하고 상기 넓은 피처를 적어도 부분적으로 충전하며 상기 넓은 피처와 정렬된 공동을 포함하는 제 1 층을 상기 기판 위에 형성하는 단계;
    상기 제 1 층의 적어도 일부와 가요성 재료를 접촉시키는 단계;
    상기 공동에 용액을 전달하기 위하여 상기 가요성 재료를 사용하는 단계;
    상기 용액으로부터 상기 공동 내에 제 2 층을 형성하는 단계; 및
    상기 제 1 층 및 상기 제 2 층을 평탄화하는 단계를 포함하고,
    상기 제 2 층을 형성하는 단계는 제 2 도전층을 형성하는 단계를 포함하고,
    상기 제 2 도전층을 형성하는 단계는 도전성 재료의 무전해 성막을 포함하는, 평탄화된 표면 형성 방법.
  33. 제 32 항에 있어서,
    상기 도전성 재료는 구리인, 평탄화된 표면 형성 방법.
  34. 제 32 항에 있어서,
    상기 제 1 층 및 상기 제 2 층을 평탄화하는 단계는 응력 없는 폴리싱 기술을 적용하는 단계를 포함하는, 평탄화된 표면 형성 방법.
  35. 제 32 항에 있어서,
    상기 제 1 층을 형성하는 단계는 상기 넓은 피처의 전체보다 작게 충전하는 단계를 포함하는, 평탄화된 표면 형성 방법.
  36. 제 35 항에 있어서,
    상기 넓은 피처의 깊이의 10 % 내지 30 % 가 상기 제 1 층에 의해 충전되는, 평탄화된 표면 형성 방법.
  37. 제 35 항에 있어서,
    상기 제 1 층 및 상기 제 2 층을 평탄화하는 단계는 상기 제 2 층의 전체보다 작게 제거하는 단계를 포함하는, 평탄화된 표면 형성 방법.
  38. 평탄화된 표면을 형성하기 위한 방법으로서,
    좁은 피처 및 넓은 피처를 포함하는 기판을 제공하는 단계;
    상기 좁은 피처를 충전하고 상기 넓은 피처를 완전히 충전하며 상기 넓은 피처와 정렬된 공동을 포함하는 제 1 층을 상기 기판 위에 형성하는 단계;
    상기 제 1 층의 적어도 일부와 가요성 재료를 접촉시키는 단계;
    상기 공동에 용액을 전달하기 위하여 상기 가요성 재료를 사용하는 단계;
    상기 용액으로부터 상기 공동 내에 제 2 층을 형성하는 단계; 및
    상기 제 1 층 및 상기 제 2 층을 평탄화하는 단계를 포함하는, 평탄화된 표면 형성 방법.
  39. 제 38 항에 있어서,
    상기 제 1 층은 상기 기판의 상부 표면의 레벨 위에서 상기 넓은 피처의 깊이의 10 % 내지 20 % 를 확장하는 상기 넓은 피처 위의 과충전부 (overfill) 를 형성하는, 평탄화된 표면 형성 방법.
  40. 제 38 항에 있어서,
    상기 제 1 층 및 상기 제 2 층을 평탄화하는 단계는 상기 제 2 층을 제거하는 단계를 포함하는, 평탄화된 표면 형성 방법.
  41. 평탄화된 표면을 형성하기 위한 장치로서,
    소정의 영역을 가진 웨이퍼를 고정하기 위한 웨이퍼 지지부;
    무전해 도금액을 포함하며, 일측에 걸쳐있으며 상기 웨이퍼의 상기 영역보다 더 작은 영역을 갖는 가요성 다공막을 가진 저장부를 구비하는 워크피스;
    상기 워크피스와 상기 웨이퍼를 서로 접촉시킬 수 있는 결합 (engagement) 수단; 및
    상기 워크피스와 상기 웨이퍼 사이에 상대적인 수평방향 운동을 도입하는 수단을 포함하고,
    상기 상대적인 수평방향 운동을 도입하는 수단은 상기 워크피스를 진동시키는 수단을 포함하는, 평탄화된 표면 형성 장치.
  42. 제 41 항에 있어서,
    상기 저장부는 가압가능한, 평탄화된 표면 형성 장치.
  43. 제 41 항에 있어서,
    상기 상대적인 수평방향 운동을 도입하는 수단은 상기 워크피스를 선형적으로 병진시키는 수단을 포함하는, 평탄화된 표면 형성 장치.
  44. 제 41 항에 있어서,
    상기 상대적인 수평방향 운동을 도입하는 수단은 상기 워크피스를 축을 중심으로 회전시키는 수단을 포함하는, 평탄화된 표면 형성 장치.
  45. 제 41 항에 있어서,
    상기 상대적인 수평방향 운동을 도입하는 수단은 상기 웨이퍼 지지부를 축을 중심으로 회전시키는 수단을 포함하는, 평탄화된 표면 형성 장치.
  46. 제 41 항에 있어서,
    상기 웨이퍼 지지부는 진공척인, 평탄화된 표면 형성 장치.
  47. 제 41 항에 있어서,
    상기 다공막은 폴리우레탄을 포함하는, 평탄화된 표면 형성 장치.
  48. 제 41 항에 있어서,
    상기 다공막은 불화탄소 재료를 포함하는, 평탄화된 표면 형성 장치.
  49. 제 41 항에 있어서,
    상기 다공막은 0.1 mm 내지 3.0 mm 사이의 두께를 갖는, 평탄화된 표면 형성 장치.
  50. 제 41 항에 있어서,
    상기 다공막은 개방기포 기공 구조를 포함하는, 평탄화된 표면 형성 장치.
  51. 제 41 항에 있어서,
    상기 다공막은 상기 다공막을 관통하여 배치된 다수의 홀들을 포함하는, 평탄화된 표면 형성 장치.
  52. 제 41 항에 있어서,
    상기 다공막은 연마제를 포함하는, 평탄화된 표면 형성 장치.
  53. 평탄화된 표면을 형성하기 위한 장치로서,
    소정의 영역을 가진 웨이퍼를 고정하기 위한 웨이퍼 지지부;
    무전해 도금액을 포함하며, 일측에 걸쳐있으며 소결 고분자 (sintered polymeric) 재료를 포함하는 가요성 다공막을 가진 저장부를 구비하는 워크피스;
    상기 워크피스와 상기 웨이퍼를 서로 접촉시킬 수 있는 결합 (engagement) 수단; 및
    상기 워크피스와 상기 웨이퍼 사이에 상대적인 수평방향 운동을 도입하는 수단을 포함하는, 평탄화된 표면 형성 장치.
  54. 평탄화된 표면을 형성하기 위한 장치로서,
    소정의 영역을 가진 웨이퍼를 고정하기 위한 웨이퍼 지지부;
    무전해 도금액을 포함하며, 일측에 걸쳐있으며 세라믹을 포함하는 가요성 다공막을 가진 저장부를 구비하는 워크피스;
    상기 워크피스와 상기 웨이퍼를 서로 접촉시킬 수 있는 결합 (engagement) 수단; 및
    상기 워크피스와 상기 웨이퍼 사이에 상대적인 수평방향 운동을 도입하는 수단을 포함하는, 평탄화된 표면 형성 장치.
  55. 평탄화된 표면을 형성하기 위한 장치로서,
    소정의 영역을 가진 웨이퍼를 고정하기 위한 웨이퍼 지지부;
    무전해 도금액을 포함하며, 일측에 걸쳐있으며 5 % 내지 50 % 의 양의 공극률을 포함하는 가요성 다공막을 가진 저장부를 구비하는 워크피스;
    상기 워크피스 및 상기 웨이퍼가 서로 접촉되도록 할 수 있는 결합 수단; 및
    상기 워크피스와 상기 웨이퍼 사이에 상대적인 수평방향 운동을 도입하는 수단을 포함하는, 평탄화된 표면 형성 장치.
  56. 평탄화된 표면을 형성하기 위한 장치로서,
    소정의 영역을 가진 웨이퍼를 고정하기 위한 웨이퍼 지지부;
    무전해 도금액을 포함하며, 일측에 걸쳐있으며 10 % 내지 20 % 의 양의 공극률을 포함하는 가요성 다공막을 가진 저장부를 구비하는 워크피스;
    상기 워크피스와 상기 웨이퍼를 서로 접촉시킬 수 있는 결합 (engagement) 수단; 및
    상기 워크피스와 상기 웨이퍼 사이에 상대적인 수평방향 운동을 도입하는 수단을 포함하는, 평탄화된 표면 형성 장치.
  57. 평탄화된 표면을 형성하기 위한 장치로서,
    웨이퍼를 고정하는 웨이퍼 지지부;
    무전해 도금액으로 적셔진, 연속 루프 형상의 가요성 다공질 재료;
    상기 다공질 재료를 상기 웨이퍼와 접촉시킬 수 있는 결합 (engagement) 수단; 및
    상기 다공질 재료와 상기 웨이퍼 사이에 진동을 포함하는 상대적인 수평방향 운동을 도입하는 수단을 포함하는, 평탄화된 표면 형성 장치.
  58. 제 57 항에 있어서,
    상기 다공질 재료는 고분자 (polymeric) 재료를 포함하는, 평탄화된 표면 형성 장치.
  59. 제 57 항에 있어서,
    상기 다공질 재료는 표면에서 노출된 개방된 기공들을 갖는 밀폐기포 구조를 포함하는, 평탄화된 표면 형성 장치.
  60. 제 57 항에 있어서,
    상기 다공질 재료는 상기 무전해 도금액을 포함하도록 상승된 에지를 포함하는, 평탄화된 표면 형성 장치.
  61. 제 57 항에 있어서,
    상기 상대적인 수평방향 운동을 도입하는 수단은 상기 다공질 재료를 한 쌍의 롤러 주위로 구동시키는 것을 포함하는, 평탄화된 표면 형성 장치.
  62. 제 57 항에 있어서,
    상기 상대적인 수평방향 운동은 궤도 운동을 포함하는, 평탄화된 표면 형성 장치.
  63. 제 57 항에 있어서,
    상기 상대적인 수평방향 운동은 왕복운동을 포함하는, 평탄화된 표면 형성 장치.
KR1020057016770A 2003-03-27 2004-03-23 무전해 성막 방법을 사용하여 평탄화된 구리 상호접속층을 형성하기 위한 방법 및 장치 KR100986950B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/402,600 2003-03-27
US10/402,600 US6864181B2 (en) 2003-03-27 2003-03-27 Method and apparatus to form a planarized Cu interconnect layer using electroless membrane deposition

Publications (2)

Publication Number Publication Date
KR20050111350A KR20050111350A (ko) 2005-11-24
KR100986950B1 true KR100986950B1 (ko) 2010-10-12

Family

ID=32989743

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057016770A KR100986950B1 (ko) 2003-03-27 2004-03-23 무전해 성막 방법을 사용하여 평탄화된 구리 상호접속층을 형성하기 위한 방법 및 장치

Country Status (8)

Country Link
US (2) US6864181B2 (ko)
EP (1) EP1609181B1 (ko)
JP (2) JP2006521705A (ko)
KR (1) KR100986950B1 (ko)
CN (4) CN101174545B (ko)
MY (1) MY137557A (ko)
TW (1) TWI326119B (ko)
WO (1) WO2004088746A2 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864181B2 (en) * 2003-03-27 2005-03-08 Lam Research Corporation Method and apparatus to form a planarized Cu interconnect layer using electroless membrane deposition
US7348671B2 (en) * 2005-01-26 2008-03-25 Micron Technology, Inc. Vias having varying diameters and fills for use with a semiconductor device and methods of forming semiconductor device structures including same
US7749896B2 (en) * 2005-08-23 2010-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for forming the same
US20080152823A1 (en) * 2006-12-20 2008-06-26 Lam Research Corporation Self-limiting plating method
US7794530B2 (en) 2006-12-22 2010-09-14 Lam Research Corporation Electroless deposition of cobalt alloys
US7521358B2 (en) * 2006-12-26 2009-04-21 Lam Research Corporation Process integration scheme to lower overall dielectric constant in BEoL interconnect structures
KR100859634B1 (ko) * 2007-05-16 2008-09-23 주식회사 동부하이텍 반도체 장치 및 이의 제조 방법
US8323460B2 (en) * 2007-06-20 2012-12-04 Lam Research Corporation Methods and systems for three-dimensional integrated circuit through hole via gapfill and overburden removal
JP2011029277A (ja) 2009-07-22 2011-02-10 Toshiba Corp 固体撮像装置の製造方法および固体撮像装置
CN102723270B (zh) * 2012-06-07 2015-01-07 北京大学 一种使柔性材料层表面平坦化的方法
US8778789B2 (en) * 2012-11-30 2014-07-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits having low resistance metal gate structures
WO2016002455A1 (ja) * 2014-07-03 2016-01-07 Jx日鉱日石金属株式会社 放射線検出器用ｕｂｍ電極構造体、放射線検出器及びその製造方法
CN106298500B (zh) * 2015-06-02 2020-07-21 联华电子股份有限公司 降低微负载效应的蚀刻方法
TWI583491B (zh) 2015-11-03 2017-05-21 財團法人工業技術研究院 振動輔助拋光模組
JP7151673B2 (ja) * 2019-09-13 2022-10-12 トヨタ自動車株式会社 金属めっき皮膜の形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6341998B1 (en) 1999-11-04 2002-01-29 Vlsi Technology, Inc. Integrated circuit (IC) plating deposition system and method

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4753838A (en) * 1986-06-16 1988-06-28 Tsuguji Kimura Polishing sheet material and method for its production
US5245796A (en) * 1992-04-02 1993-09-21 At&T Bell Laboratories Slurry polisher using ultrasonic agitation
US5310455A (en) * 1992-07-10 1994-05-10 Lsi Logic Corporation Techniques for assembling polishing pads for chemi-mechanical polishing of silicon wafers
EP0696495B1 (en) * 1994-08-09 1999-10-27 Ontrak Systems, Inc. Linear polisher and method for semiconductor wafer planarization
JP3653917B2 (ja) * 1997-02-25 2005-06-02 富士通株式会社 通信網におけるパケット中継方法及びエンドシステム
JP3507678B2 (ja) * 1997-12-03 2004-03-15 松下電器産業株式会社 研磨スラリー、基板の研磨装置及び基板の研磨方法
US6066560A (en) * 1998-05-05 2000-05-23 Lsi Logic Corporation Non-linear circuit elements on integrated circuits
US6036586A (en) * 1998-07-29 2000-03-14 Micron Technology, Inc. Apparatus and method for reducing removal forces for CMP pads
US6176992B1 (en) * 1998-11-03 2001-01-23 Nutool, Inc. Method and apparatus for electro-chemical mechanical deposition
US6156659A (en) * 1998-11-19 2000-12-05 Chartered Semiconductor Manufacturing Ltd. Linear CMP tool design with closed loop slurry distribution
US6169028B1 (en) * 1999-01-26 2001-01-02 United Microelectronics Corp. Method fabricating metal interconnected structure
JP2000232078A (ja) * 1999-02-10 2000-08-22 Toshiba Corp メッキ方法及びメッキ装置
US6547651B1 (en) * 1999-11-10 2003-04-15 Strasbaugh Subaperture chemical mechanical planarization with polishing pad conditioning
US6454916B1 (en) 2000-01-05 2002-09-24 Advanced Micro Devices, Inc. Selective electroplating with direct contact chemical polishing
US6582579B1 (en) * 2000-03-24 2003-06-24 Nutool, Inc. Methods for repairing defects on a semiconductor substrate
JP4379556B2 (ja) * 2000-09-22 2009-12-09 ソニー株式会社 研磨方法および研磨装置
US6475332B1 (en) * 2000-10-05 2002-11-05 Lam Research Corporation Interlocking chemical mechanical polishing system
US6936154B2 (en) * 2000-12-15 2005-08-30 Asm Nutool, Inc. Planarity detection methods and apparatus for electrochemical mechanical processing systems
US6607425B1 (en) * 2000-12-21 2003-08-19 Lam Research Corporation Pressurized membrane platen design for improving performance in CMP applications
US6875091B2 (en) * 2001-01-04 2005-04-05 Lam Research Corporation Method and apparatus for conditioning a polishing pad with sonic energy
JP2002299343A (ja) * 2001-04-04 2002-10-11 Sony Corp 半導体装置の製造方法
TW584899B (en) * 2001-07-20 2004-04-21 Nutool Inc Planar metal electroprocessing
US7238092B2 (en) * 2001-09-28 2007-07-03 Novellus Systems, Inc. Low-force electrochemical mechanical processing method and apparatus
US7052372B2 (en) * 2001-12-13 2006-05-30 Chartered Semiconductor Manufacturing, Ltd Chemical-mechanical polisher hardware design
US6572731B1 (en) * 2002-01-18 2003-06-03 Chartered Semiconductor Manufacturing Ltd. Self-siphoning CMP tool design for applications such as copper CMP and low-k dielectric CMP
US7455955B2 (en) * 2002-02-27 2008-11-25 Brewer Science Inc. Planarization method for multi-layer lithography processing
US20030194959A1 (en) * 2002-04-15 2003-10-16 Cabot Microelectronics Corporation Sintered polishing pad with regions of contrasting density
JP4212905B2 (ja) * 2003-01-23 2009-01-21 株式会社荏原製作所 めっき方法およびこれに使用するめっき装置
US6864181B2 (en) * 2003-03-27 2005-03-08 Lam Research Corporation Method and apparatus to form a planarized Cu interconnect layer using electroless membrane deposition

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6341998B1 (en) 1999-11-04 2002-01-29 Vlsi Technology, Inc. Integrated circuit (IC) plating deposition system and method

Also Published As

Publication number Publication date
CN100511581C (zh) 2009-07-08
JP2012231152A (ja) 2012-11-22
EP1609181A2 (en) 2005-12-28
CN101174578A (zh) 2008-05-07
CN1765015A (zh) 2006-04-26
CN100405573C (zh) 2008-07-23
TWI326119B (en) 2010-06-11
CN101174545A (zh) 2008-05-07
WO2004088746A3 (en) 2005-02-17
TW200421549A (en) 2004-10-16
CN101174545B (zh) 2010-08-11
CN100514600C (zh) 2009-07-15
JP2006521705A (ja) 2006-09-21
WO2004088746A2 (en) 2004-10-14
MY137557A (en) 2009-02-27
US20050042861A1 (en) 2005-02-24
KR20050111350A (ko) 2005-11-24
US6864181B2 (en) 2005-03-08
EP1609181B1 (en) 2012-10-03
US20040192030A1 (en) 2004-09-30
CN101174546A (zh) 2008-05-07

Similar Documents

Publication Publication Date Title
KR100986950B1 (ko) 무전해 성막 방법을 사용하여 평탄화된 구리 상호접속층을 형성하기 위한 방법 및 장치
US7059948B2 (en) Articles for polishing semiconductor substrates
TWI279290B (en) Polishing pad for electrochemical-mechanical polishing
US6797132B2 (en) Apparatus for plating and polishing a semiconductor workpiece
US6413388B1 (en) Pad designs and structures for a versatile materials processing apparatus
US7341649B2 (en) Apparatus for electroprocessing a workpiece surface
US7238092B2 (en) Low-force electrochemical mechanical processing method and apparatus
US20010042690A1 (en) Method and apparatus for electroplating and electropolishing
US20050263406A1 (en) Polishing pad for electrochemical mechanical polishing
US6896776B2 (en) Method and apparatus for electro-chemical processing
TW200919572A (en) Method of soft pad preparation to reduce removal rate ramp-up effect and to stabilize defect rate
US20040182715A1 (en) Process and apparatus for air bubble removal during electrochemical processing
US7025860B2 (en) Method and apparatus for the electrochemical deposition and removal of a material on a workpiece surface
US20050178672A1 (en) Polishing method, polishing device, and method of manufacturing semiconductor equipment
US20070251832A1 (en) Method and apparatus for electrochemical mechanical polishing of cu with higher liner velocity for better surface finish and higher removal rate during clearance
US7468322B1 (en) Methods of multi-step electrochemical mechanical planarization of Cu

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130926

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150923

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160923

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170926

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180921

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190925

Year of fee payment: 10