JP2006504158A - 階層型キャッシュメモリを制御するための方法ならびに装置 - Google Patents
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Abstract
Description
下位レベルキャッシュメモリ103のキャッシュライン109Cは、論理ロー(偽)のLビット112Cを格納しており、これは、このキャッシュラインのデータ(データB)を、データキャッシュメモリ102Bの0xAFF0によってインデックスされているキャッシュラインが格納していないことを示す。また、キャッシュライン109Dは、論理ハイ(真)のLビット112Dを格納しており、これは、このキャッシュラインのデータ(命令A)を、命令キャッシュメモリ102Aの0xAFF0によってインデックスされているキャッシュラインが格納していることを示す。
Claims (63)
- 各々がアドレスタグおよびデータを記憶するように動作可能な複数のキャッシュラインを備えた第1レベルキャッシュメモリと、
各々がアドレスタグ、状態フラグおよびデータを記憶するように動作可能な複数のキャッシュラインを備えた次段レベルのキャッシュメモリと、を有し、各キャッシュラインの前記状態フラグは、前記次段レベルのキャッシュメモリの当該キャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの前記キャッシュラインのいずれかが格納していることを示すLフラグを有する装置。 - 各キャッシュラインの前記Lフラグは1ビットであり、その値が真の場合は、前記第1レベルキャッシュメモリの対応するキャッシュラインが、前記次段レベルのキャッシュメモリの当該キャッシュラインに記憶されているデータのコピーを格納していることを示し、偽の場合は、前記第1レベルキャッシュメモリのどのキャッシュラインも、前記次段レベルのキャッシュメモリの当該キャッシュラインに記憶されているデータのコピーを格納していないことを示す請求項1に記載の装置。
- 前記Lフラグビットの前記真のレベルは論理ハイおよび論理ローのうちの一方であり、前記Lフラグビットの前記偽のレベルは前記論理ハイおよび前記論理ローのもう一方である請求項2に記載の装置。
- 前記第1レベルキャッシュメモリはL1キャッシュメモリであり、前記次段レベルのキャッシュメモリはL2キャッシュメモリである請求項1に記載の装置。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインのLフラグを設定して、前記次段レベルのキャッシュメモリの前記所定のキャッシュラインに記憶されているデータのコピーによって、前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインがリフィルされているかどうかを示すように動作可能なプロセッサをさらに有する請求項1に記載の装置。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインのLフラグが、前記所定のキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していることを示す場合に、前記次段レベルのキャッシュメモリの前記所定のキャッシュラインへのデータの上書きを禁止するように動作可能なプロセッサをさらに有する請求項1に記載の装置。
- 前記プロセッサは、前記次段レベルのキャッシュメモリの所定のキャッシュラインの状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータのいずれかが無効であることを示す場合に、前記所定のキャッシュラインへのデータの上書きを許可するようにさらに動作可能である請求項6に記載の装置。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインの状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータが有効であることを示し、かつ前記所定のキャッシュラインのLビットが、前記所定のキャッシュラインに記憶されているデータのコピーを前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していないことを示す場合に、前記プロセッサは前記所定のキャッシュラインへのデータの上書きを許可するようにさらに動作可能である請求項7に記載の装置。
- 前記第1レベルキャッシュメモリはダイレクトマップドキャッシュメモリである請求項1に記載の装置。
- 前記次段レベルのキャッシュメモリはNウェイセットアソシエーティブキャッシュメモリである請求項1に記載の装置。
- 各々がアドレスタグおよびデータを記憶するように動作可能な複数のM1キャッシュラインを有する第1レベルキャッシュメモリと、
次段レベルのNウェイセットアソシエーティブユニファイドキャッシュメモリと、前記各Nウェイセットは各々がアドレスタグ、状態フラグおよびデータを記憶するように動作可能な複数のM2キャッシュライン(M2はM1より大きい)を有し、
前記次段レベルのキャッシュメモリに関連付けられ、かつ複数のM1メモリラインを有する付加的なメモリと、を有し、各メモリラインは、前記次段レベルのキャッシュメモリの各Nウェイセットの複数のキャッシュラインに対応するそれぞれのLフラグを有し、各Lビットは、前記次段レベルのキャッシュメモリの前記所定のキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの前記キャッシュラインのいずれかが格納しているかどうかを示す装置。 - 前記付加的なメモリの各メモリラインにあるLフラグの個数はM2/M1×Nである請求項11に記載の装置。
- 各Lフラグは1ビットであり、その値が真の場合は、前記次段レベルのキャッシュメモリの関連付けられているキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリのキャッシュラインが格納していることを示し、偽の場合は、前記次段レベルのキャッシュメモリの前記関連付けられているキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリのどのキャッシュラインも格納していないことを示す請求項11に記載の装置。
- 前記Lフラグビットの前記真のレベルは論理ハイおよび論理ローのうちの一方であり、前記Lフラグビットの前記偽のレベルは前記論理ハイおよび前記論理ローのもう一方である請求項13に記載の装置。
- 前記第1レベルキャッシュメモリはL1キャッシュメモリであり、前記次段レベルのキャッシュメモリはL2キャッシュメモリである請求項11に記載の装置。
- 前記付加的なメモリのそれぞれのLフラグを設定して、前記次段レベルのキャッシュメモリの前記キャッシュラインに記憶されているデータによって、前記第1レベルキャッシュメモリの対応するキャッシュラインがリフィルされているかどうかを示すように動作可能なプロセッサをさらに有する請求項11に記載の装置。
- 前記プロセッサは、前記付加的なメモリの所定のメモリラインのLフラグをほぼ同時に設定するようにさらに動作可能である請求項16に記載の装置。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインのLフラグが、前記所定のキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していることを示す場合に、前記所定のキャッシュラインへのデータの上書きを禁止するように動作可能なプロセッサをさらに有する請求項11に記載の装置。
- 前記次段レベルのキャッシュメモリの前記所定のキャッシュラインの前記状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータのいずれかが無効であることを示す場合に、前記プロセッサは前記所定のキャッシュラインへのデータの上書きを許可するようにさらに動作可能である請求項18に記載の装置。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインの状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータが有効であることを示し、かつ前記所定のキャッシュラインのLフラグが、前記所定のキャッシュラインに記憶されているデータのコピーを前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していないことを示す場合に、前記プロセッサは前記所定のキャッシュラインへのデータの上書きを許可するようにさらに動作可能である請求項19に記載の装置。
- 前記第1レベルキャッシュメモリはダイレクトマップドキャッシュメモリである請求項11に記載の装置。
- 前記第1レベルキャッシュメモリはNウェイセットアソシエーティブキャッシュメモリである請求項11に記載の装置。
- 第1レベルのNウェイセットアソシエーティブキャッシュメモリと、前記第1レベルキャッシュメモリの前記各Nウェイセットは、各々がアドレスタグおよびデータを記憶するように動作可能な複数のM1キャッシュラインを有し、
次段レベルのNウェイセットアソシエーティブユニファイドキャッシュメモリと、前記次段レベルのキャッシュメモリの前記各Nウェイセットは、各々がアドレスタグ、状態フラグおよびデータを記憶するように動作可能な複数のM2キャッシュライン(M2はM1より大きい)を有し、
前記次段レベルのキャッシュメモリに関連付けられ、かつ複数のM1メモリラインを有する付加的なメモリと、を有し、
前記付加的なメモリの各メモリラインは、前記第1レベルキャッシュメモリの前記各Nウェイセットに関連付けられたそれぞれのビット群を有しており、これによって前記付加的なメモリの各ビット群は、前記第1レベルキャッシュメモリのキャッシュラインのそれぞれ1つに関連付けられており、
各ビット群はインデックスオフセットビット、ウェイセットビットおよびLフラグを有し、
前記インデックスオフセットビットとインデックスとの組み合わせが、前記次段レベルのキャッシュメモリの前記各Nウェイセットの1つのキャッシュラインに対するポインタとなり、
前記ウェイセットビットは、前記次段レベルのキャッシュメモリの前記Nウェイセットの1つに対するポインタとなり、
前記Lフラグは、前記インデックスオフセットビット、前記インデックス、および前記ウェイセットビットによってポイントされている前記次段レベルのキャッシュメモリのキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの前記関連付けられたキャッシュラインが格納しているかどうかを示す装置。 - 前記第1レベルキャッシュメモリは複数NのNウェイセットアソシエーティブキャッシュメモリを有し、前記複数のキャッシュメモリの前記各Nウェイセットは複数のM1キャッシュラインを有し、
前記付加的なメモリの各メモリラインのそれぞれのビット群の各々は、前記複数のキャッシュメモリのうちの1つの前記Nウェイセットのうちの1つのキャッシュラインのうちの1つに関連付けられている請求項23に記載の装置。 - 各Lフラグは1ビットであり、(i)その値が真の場合は、当該Lフラグを含むビット群に含まれる前記インデックスオフセットビット、前記インデックス、および前記ウェイセットビットによってポイントされている前記次段レベルのキャッシュメモリのキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの、当該Lフラグを含む前記ビット群に関連付けられているキャッシュラインが格納しているかどうかを示し、(ii)偽の場合は、前記次段レベルのキャッシュメモリの前記関連付けられているキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの前記関連付けられているキャッシュラインが格納していないことを示す請求項23に記載の装置。
- 前記Lフラグビットの前記真のレベルは論理ハイおよび論理ローのうちの一方であり、前記Lフラグビットの前記偽のレベルは前記論理ハイおよび前記論理ローのもう一方である請求項25に記載の装置。
- 前記第1レベルキャッシュメモリはL1キャッシュメモリであり、前記次段レベルのキャッシュメモリはL2キャッシュメモリである請求項23に記載の装置。
- 前記付加的なメモリのそれぞれのLフラグを設定して、前記次段レベルのキャッシュメモリの前記キャッシュラインに記憶されているデータによって、前記第1レベルキャッシュメモリの対応するキャッシュラインがリフィルされているかどうかを示すように動作可能なプロセッサをさらに有する請求項23に記載の装置。
- 前記プロセッサは、前記付加的なメモリの所定のメモリラインのLフラグをほぼ同時に設定するようにさらに動作可能である請求項28に記載の装置。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインに関連付けられているLフラグが、前記所定のキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していることを示す場合に、前記次段レベルのキャッシュメモリの前記所定のキャッシュラインへのデータの上書きを禁止するように動作可能なプロセッサをさらに有する請求項23に記載の装置。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインの状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータのいずれかが無効であることを示す場合に、前記プロセッサは前記所定のキャッシュラインへのデータの上書きを許可するようにさらに動作可能である請求項30に記載の装置。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインの状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータが有効であることを示し、かつ前記所定のキャッシュラインに関連付けられているLフラグが、前記所定のキャッシュラインに記憶されているデータのコピーを前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していないことを示す場合に、前記プロセッサは前記所定のキャッシュラインへのデータの上書きを許可するようにさらに動作可能である請求項31に記載の装置。
- 前記第1レベルキャッシュメモリがダイレクトマップドキャッシュとなるようにN=1である請求項23に記載の装置。
- 各々がアドレスタグおよびデータを記憶するように動作可能な複数のキャッシュラインを備えた第1レベルキャッシュメモリを制御するステップと、
各々がアドレスタグ、状態フラグおよびデータを記憶するように動作可能な複数のキャッシュラインを備えた次段レベルのキャッシュメモリを制御するステップであって、各キャッシュラインの前記状態フラグはLフラグを有するステップと、
前記次段レベルのキャッシュメモリの所定のキャッシュラインのLフラグを設定して、前記次段レベルのキャッシュメモリの所定の前記キャッシュラインに記憶されているデータのコピーによって、前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインがリフィルされているかどうかを示すステップと、を有する方法。 - 前記次段レベルのキャッシュメモリの所定のキャッシュラインのLフラグが、前記所定のキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していることを示す場合に、前記次段レベルのキャッシュメモリの前記所定のキャッシュラインへのデータの上書きを禁止するステップをさらに有する請求項34に記載の方法。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインの状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータのいずれかが無効であることを示す場合に、前記所定のキャッシュラインへのデータの上書きを許可するステップをさらに有する請求項35に記載の方法。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインの状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータが有効であることを示し、かつ前記所定のキャッシュラインのLビットが、前記所定のキャッシュラインに記憶されているデータのコピーを前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していないことを示す場合に、前記所定のキャッシュラインへのデータの上書きを許可するステップをさらに有する請求項36に記載の方法。
- 各キャッシュラインの前記Lフラグは1ビットであり、その値が真の場合は、前記次段レベルのキャッシュメモリの当該キャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの対応するキャッシュラインが格納していることを示し、偽の場合は、前記次段レベルのキャッシュメモリの当該キャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリのどのキャッシュラインも格納していないことを示す請求項34に記載の方法。
- 前記Lフラグビットの前記真のレベルは論理ハイおよび論理ローのうちの一方であり、前記Lフラグビットの前記偽のレベルは前記論理ハイおよび前記論理ローのもう一方である請求項38に記載の方法。
- 前記第1レベルキャッシュメモリはL1キャッシュメモリであり、前記次段レベルのキャッシュメモリはL2キャッシュメモリである請求項34に記載の方法。
- 前記第1レベルキャッシュメモリはダイレクトマップドキャッシュメモリである請求項34に記載の方法。
- 前記次段レベルのキャッシュメモリはNウェイセットアソシエーティブキャッシュメモリである請求項34に記載の方法。
- 各々がアドレスタグおよびデータを記憶するように動作可能な複数のM1キャッシュラインを有する第1レベルキャッシュメモリを制御するステップと、
次段レベルのNウェイセットアソシエーティブユニファイドキャッシュメモリを制御するステップであって、前記各Nウェイセットは各々がアドレスタグ、状態フラグおよびデータを記憶するように動作可能な複数のM2キャッシュライン(M2はM1より大きい)を有するステップと、
前記次段レベルのキャッシュメモリに関連付けられ、かつ複数のM1メモリラインを有する付加的なメモリを制御するステップであって、各メモリラインは、前記次段レベルのキャッシュメモリの各Nウェイセットの複数のキャッシュラインに対応するそれぞれのLフラグを有するステップと、
前記付加的なメモリのそれぞれのLフラグを設定して、前記次段レベルのキャッシュメモリの前記キャッシュラインに記憶されているデータによって、前記第1レベルキャッシュメモリの対応するキャッシュラインがリフィルされているかどうかを示すステップと、を有する方法。 - 前記付加的なメモリの所定のメモリラインのLフラグをほぼ同時に設定するステップをさらに有する請求項43に記載の方法。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインのLフラグが、前記所定のキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していることを示す場合に、前記次段レベルのキャッシュメモリの前記所定のキャッシュラインへのデータの上書きを禁止するステップをさらに有する請求項43に記載の方法。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインの状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータのいずれかが無効であることを示す場合に、前記所定のキャッシュラインへのデータの上書きを許可するステップをさらに有する請求項45に記載の方法。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインの状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータが有効であることを示し、かつ前記所定のキャッシュラインのLフラグが、前記所定のキャッシュラインに記憶されているデータのコピーを前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していないことを示す場合に、前記所定のキャッシュラインへのデータの上書きを許可するステップをさらに有する請求項46に記載の方法。
- 前記付加的なメモリの各メモリラインにあるLフラグの個数はM2/M1×Nである請求項43に記載の方法。
- 各Lフラグは1ビットであり、その値が真の場合は、前記次段レベルのキャッシュメモリの関連付けられているキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリのキャッシュラインが格納していることを示し、偽の場合は、前記次段レベルのキャッシュメモリの前記関連付けられているキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリのどのキャッシュラインも格納していないことを示す請求項43に記載の方法。
- 前記Lフラグビットの前記真のレベルは論理ハイおよび論理ローのうちの一方であり、前記Lフラグビットの前記偽のレベルは前記論理ハイおよび前記論理ローのもう一方である請求項49に記載の方法。
- 前記第1レベルキャッシュメモリはL1キャッシュメモリであり、前記次段レベルのキャッシュメモリはL2キャッシュメモリである請求項43に記載の方法。
- 前記第1レベルキャッシュメモリはダイレクトマップドキャッシュメモリである請求項43に記載の方法。
- 第1レベルキャッシュメモリは、Nウェイセットアソシエーティブキャッシュメモリである請求項43に記載の方法。
- 第1レベルのNウェイセットアソシエーティブキャッシュメモリを制御するステップであって、前記第1レベルキャッシュメモリの前記各Nウェイセットは、各々がアドレスタグおよびデータを記憶するように動作可能な複数のM1キャッシュラインを有するステップと、
次段レベルのNウェイセットアソシエーティブユニファイドキャッシュメモリを制御するステップであって、前記次段レベルのキャッシュメモリの前記各Nウェイセットは、各々がアドレスタグ、状態フラグおよびデータを記憶するように動作可能な複数のM2キャッシュライン(M2はM1より大きい)を有するステップと、
前記次段レベルのキャッシュメモリに関連付けられ、かつ複数のM1メモリラインを有する付加的なメモリを制御するステップであって、(i)前記付加的なメモリの各メモリラインは、前記第1レベルキャッシュメモリの前記各Nウェイセットに関連付けられたそれぞれのビット群を有しており、これによって前記付加的なメモリの各ビット群は、前記第1レベルキャッシュメモリのキャッシュラインのそれぞれ1つに関連付けられており、(ii)各ビット群はインデックスオフセットビット、ウェイセットビットおよびLフラグを有し、(iii)前記インデックスオフセットビットとインデックスとの組み合わせが、前記次段レベルのキャッシュメモリの前記各Nウェイセットの1つのキャッシュラインに対するポインタとなり、(iv)前記ウェイセットビットは、前記次段レベルのキャッシュメモリの前記Nウェイセットの1つに対するポインタとなるステップと、
前記付加的なメモリのそれぞれのLフラグを設定して、前記インデックスオフセットビット、前記インデックスおよび前記ウェイセットビットによってポイントされている前記次段レベルのキャッシュメモリのキャッシュラインに記憶されているデータによって、前記第1レベルキャッシュメモリの対応するキャッシュラインがリフィルされているかどうかを示すステップと、を有する方法。 - 前記付加的なメモリの所定のメモリラインのLフラグをほぼ同時に設定するステップをさらに有する請求項54に記載の方法。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインに関連付けられているLフラグが、前記所定のキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していることを示す場合に、前記次段レベルのキャッシュメモリの前記所定のキャッシュラインへのデータの上書きを禁止するステップをさらに有する請求項54に記載の方法。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインの状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータのいずれかが無効であることを示す場合に、前記所定のキャッシュラインにデータを上書きするステップをさらに有する請求項56に記載の方法。
- 前記次段レベルのキャッシュメモリの所定のキャッシュラインの状態フラグの有効フラグが、前記所定のキャッシュラインに記憶されているデータが有効であることを示し、かつ前記所定のキャッシュラインに関連付けられているLフラグが、前記所定のキャッシュラインに記憶されているデータのコピーを前記第1レベルキャッシュメモリの前記キャッシュラインのうちの対応するキャッシュラインが格納していないことを示す場合に、前記所定のキャッシュラインへのデータの上書きを許可するステップをさらに有する請求項57に記載の方法。
- 前記第1レベルキャッシュメモリは複数NのNウェイセットアソシエーティブキャッシュメモリを有し、前記複数のキャッシュメモリの前記各Nウェイセットは複数のM1キャッシュラインを有し、
前記付加的なメモリの各メモリラインのそれぞれのビット群の各々は、前記複数のキャッシュメモリのうちの1つの前記Nウェイセットのうちの1つのキャッシュラインのうちの1つに関連付けられている請求項54に記載の方法。 - 各Lフラグは1ビットであり、(i)その値が真の場合は、当該Lフラグを含むビット群に含まれる前記インデックスオフセットビット、前記インデックス、および前記ウェイセットビットによってポイントされている前記次段レベルのキャッシュメモリのキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの、当該Lフラグを含む前記ビット群に関連付けられているキャッシュラインが格納しているかどうかを示し、(ii)偽の場合は、前記次段レベルのキャッシュメモリの前記関連付けられているキャッシュラインに記憶されているデータのコピーを、前記第1レベルキャッシュメモリの前記関連付けられているキャッシュラインが格納していないことを示す請求項54に記載の方法。
- 前記Lフラグビットの前記真のレベルは論理ハイおよび論理ローのうちの一方であり、前記Lフラグビットの前記偽のレベルは前記論理ハイおよび前記論理ローのもう一方である請求項60に記載の方法。
- 前記第1レベルキャッシュメモリはL1キャッシュメモリであり、前記次段レベルのキャッシュメモリはL2キャッシュメモリである請求項54に記載の方法。
- 前記第1レベルキャッシュメモリがダイレクトマップドキャッシュとなるようにN=1である請求項54に記載の方法。
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