JP5458132B2 - キャッシュ装置 - Google Patents
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Description
図1は、本実施形態のキャッシュ装置100の概略構成例を示す図である。キャッシュ装置100は、CPUなどの処理装置と主記憶装置(メインメモリ)との間に挿入された記憶階層である。主記憶装置に対するアクセスの高速化を図るために、CPUからアクセスされる可能性の高いデータなどがキャッシュ装置100に保持される。本実施形態のキャッシュ装置100は2次キャッシュであるが、これに限定されるものではなく、1次キャッシュや3次キャッシュであってもよい。
次に、第2実施形態について説明する。なお、上述の第1実施形態と共通する部分については、同一の符号を付して適宜に説明を省略する。
11 アクセス制御部
12 カウンタ
13 電力制御部
20 キャッシュメモリ
21 メモリ領域
22 メモリ領域
23 メモリ領域
24 メモリ領域
25 キャッシュライン
26 タグ部
27 データ部
30 キャッシュ部
31 比較部
32 選択部
40 電源部
41 電源
42 電源
43 電源
44 電源
50 マルチプレクサ
60 第1ライトバッファ
70 第2ライトバッファ
100 キャッシュ装置
200 キャッシュ装置
Claims (6)
- n(n≧2)ウェイセットアソシアティブ方式のキャッシュ装置であって、
複数のウェイと1対1に対応する複数のメモリ領域を有するキャッシュメモリと、
前記メモリ領域に対するアクセスを制御するアクセス制御部と、
前記メモリ領域ごとに電力の供給を個別に制御し、前記アクセスが一定期間行われない前記メモリ領域については、当該メモリ領域に供給する電力を、前記メモリ領域が動作可能な動作電力よりも低い値を示す待機電力に制御する電力制御部と、
データの書き込みを要求する書き込み要求情報を記憶する第1ライトバッファと、
第2ライトバッファと、を備え、
前記電力制御部は、前記アクセスが行われる可能性が高い前記メモリ領域の前記待機電力を、前記アクセスが行われる可能性が低い前記メモリ領域の前記待機電力に比べて、前記動作電力に近い値に制御し、
前記アクセス制御部は、前記第1ライトバッファに記憶された前記書き込み要求情報に基づく書き込み動作を制御する場合において、前記動作電力が供給されている状態を示す動作状態の前記メモリ領域の中に、キャッシュヒットする前記メモリ領域が存在しないと判定した場合は、前記第1ライトバッファに記憶された前記書き込み要求情報を、前記第2ライトバッファに移動する制御を行う、
キャッシュ装置。 - 前記アクセス制御部は、前記第1ライトバッファに記憶された前記書き込み要求情報を前記第2ライトバッファに移動する制御を行った後、前記第1ライトバッファに記憶された他の前記書き込み要求情報に基づく書き込み動作を制御する、
請求項1のキャッシュ装置。 - 前記第2ライトバッファに前記書き込み要求情報が記憶されている場合、前記電力制御部は、前記待機電力が供給されている状態を示す待機状態の前記メモリ領域を前記動作状態に復帰させる制御を行う、
請求項1のキャッシュ装置。 - 全ての前記メモリ領域が前記動作状態に復帰した場合、前記アクセス制御部は、前記第2ライトバッファに記憶された前記書き込み要求情報に基づく書き込み動作を制御する、
請求項3のキャッシュ装置。 - 前記書き込み要求情報は、主記憶装置内の場所を示すメモリアドレスと、書き込みを要求するデータとを含み、
各前記メモリ領域は、前記メモリアドレスの一部であるタグを記憶するタグ部と、データを記憶するデータ部とが対応付けられた複数のキャッシュラインを有し、
前記メモリアドレスには、前記複数のキャッシュラインのうちの何れかを指定するインデックスが含まれ、
前記アクセス制御部は、前記動作状態の前記メモリ領域ごとに、前記書き込み要求情報に含まれる前記メモリアドレスの前記インデックスで指定された前記キャッシュラインの前記タグ部に記憶された前記タグと、前記書き込み要求情報に含まれる前記メモリアドレスの前記タグとが一致するか否かを判定し、何れも一致しないと判定した場合は、前記第1ライトバッファに格納された前記書き込み要求情報を前記第2ライトバッファへ移動する制御を行う、
請求項1のキャッシュ装置。 - 前記キャッシュメモリは不揮発性のメモリである、
請求項1のキャッシュ装置。
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