JP2006503717A - 微小電気機械装置を製造するための方法及びこの方法により得られる微小電気機械装置 - Google Patents

微小電気機械装置を製造するための方法及びこの方法により得られる微小電気機械装置 Download PDF

Info

Publication number
JP2006503717A
JP2006503717A JP2004546267A JP2004546267A JP2006503717A JP 2006503717 A JP2006503717 A JP 2006503717A JP 2004546267 A JP2004546267 A JP 2004546267A JP 2004546267 A JP2004546267 A JP 2004546267A JP 2006503717 A JP2006503717 A JP 2006503717A
Authority
JP
Japan
Prior art keywords
layer
insulating layer
conductive layer
deposited
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004546267A
Other languages
English (en)
Other versions
JP4555950B2 (ja
Inventor
ヨゼフ、テー.エム.バン、ビーク
マーゴット、バン、グローテル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JP2006503717A publication Critical patent/JP2006503717A/ja
Application granted granted Critical
Publication of JP4555950B2 publication Critical patent/JP4555950B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00595Control etch selectivity
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81BMICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00Basic microelectromechanical structures
    • B81B2203/03Static structures
    • B81B2203/0323Grooves
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/01Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128Processes for removing material
    • B81C2201/013Etching
    • B81C2201/0135Controlling etch progression
    • B81C2201/0142Processes for controlling etch progression not provided for in B81C2201/0136 - B81C2201/014

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

この発明は、微小電気機械装置(10)を製造するための方法であって、第一の電極(2A)が内部に形成される第一の導電層(2)と、第一の材料の第一の電気絶縁層(3)と、第一の材料とは異なる第二の材料の第二の電気絶縁層(4)と、第二の電極(5A)が内部において第一の電極(2A)と対向して横たわるように形成され、第一の電極(2A)と第一の絶縁層(3)と共に装置(10)を形成する第二の導電層(5)とが基板(1)上に連続して堆積され、第二の導電層(5)が堆積された後に第二の導電層(5)の材料に対して選択的なエッチング剤により第二の絶縁層(4)が除去される方法に関する。この発明によれば、第一の材料及び第二の材料のために、互いに対してのみ選択的にエッチングされるような材料が選ばれ、そして、第二の絶縁層(4)を堆積する前に、第一の材料に対して選択的にエッチングされるさらなる材料のさらなる層(6)が第一の絶縁層(3)の上面に堆積される。このようにして、窒化シリコン及び酸化シリコンが絶縁層(3,4)に適用でき、従って、この発明の方法は現行ICプロセスに良く適合する。第二の絶縁層(4)はエッチングにより部分的に除去されると好ましく、さらなる層(6)がエッチングにより完全に除去され、そして、最後に、第二の絶縁層(4)がエッチングにより完全に除去される。

Description

この発明は、微小電気機械装置を製造するための方法であって、第一の電極が内部に形成される第一の導電層と、第一の材料の第一の電気絶縁層と、前記第一の材料とは異なる第二の材料の第二の電気絶縁層と、第二の電極が内部において前記第一の電極と対向して横たわるように形成され、前記第一の電極と前記第一の絶縁層と共に前記装置を形成する第二の導電層とが基板上に連続して堆積され、前記第二の導電層が堆積された後に前記第二の導電層の材料に対して選択的なエッチング剤により前記第二の絶縁層が除去される方法に関する。このような方法により、チューナブル・キャパシタ又は電子スイッチのような電子装置が簡単に製造できる。この方法により製造されるシステムの損失がより少なくなるので、この方法は無線周波数(RF)で用いられるシステムの製造に特に適する。このシステム及び方法はMEM(S)(電気機械(システム))とも呼ばれる。
冒頭に定められた種類の方法は、ワシントンD.C.で2001年12月3日より5日まで開催されたIEDM(international Electron Devices Meeting)の議事録の921頁から924頁において発行されたH.A.C.Tilmans et al.による“Wafer−level packaged RF MEMS switches fabricated in a CMOS fab”という題の刊行物により知られている。CMOS fab(Complimentary Metal Oxide semiconductor Factory)は、ここでは(また)、所謂、IC(Integrated Circuits)が作られる工場を意味している。この既知の方法では、第一の誘電体、この場合、タンタル酸化物により覆われるサブ電極が形成される金属層により基板が覆われる。その上にフォトレジストにより第二の誘電体が堆積される。この上に上部電極を形成する第二の金属層が堆積され、その後、上部電極層及び第一の誘電体が影響を受けずに、酸素プラズマによりフォトレジストが除去される。
この既知の方法の問題は、フォトレジストにより、特に、上部金属層に対するプロセス許容差が狭くなることである。例えば、この金属層は高温で堆積させることができず、何故ならば、フォトレジストのようなポリマー層は200から300°Cを越える温度で流出且つ又は脱ガスに向かう傾向があるためである。さらには、この種のフォトレジスト層は多くの通常のICプロセスにおいて標準の構造物層を形成しない。
この発明の目的は、冒頭に定められた種類の方法であって、上記問題が全く無く又はより少なく、そして、プロセス許容差のみならず、現行ICプロセスに非常に良く合う方法を提供することを目的としている。
この目的のために、冒頭に定められた種類の方法は、前記第一の材料及び前記第二の材料のために、互いに対してのみ選択的にエッチングされるような材料が選ばれ、そして、前記第一の絶縁層の上面に前記第二の絶縁層を堆積するために、前記第一の材料に対して選択的にエッチングされるさらなる材料のさらなる層が堆積されることを特徴とする。前記第二の絶縁層が前記第一の絶縁層に対して選択的にエッチングされるという条件を止めることにより、前記絶縁層に二つの無機質材料、特に、窒化シリコン及び酸化シリコンを選ぶことが可能になるという驚くべき認識に立っている。この種の材料はICプロセスにおける通例の高温において、何があっても、流出せず且つガスを放出しない。さらに、これらの材料はICプロセスにおいて良く使われているものである。さらに、この発明は、それらの材料のように、互いに選択的に除去できることがほとんどないという欠点が、前記第一の絶縁層に対して選択的にエッチングされるさらなる層をこれら二層間に挿入することにより回避できるという認識を基にしている。
さらに、前記第二の絶縁層の材料は、この層を前記さらなる層に対して選択的にエッチングできる材料から選ぶのが好ましい。このようにして、上記のように、前記第二の絶縁層及び前記さらなる層の両者を、前記第一の絶縁層を除去することなしに、続けて除去することができる。
この発明の方法の好ましい実施形態では、前記第二の絶縁層は最初に部分的に除去され、そして、好ましくは、前記さらなる層まで前記さらなる層に対して選択的に除去され、前記さらなる層が除去され、そして、その後に、前記第二の絶縁層が全体的に除去される。最初に、前記第二の絶縁層が(その大半が)除去される前に、前記さらなる層を除去することにより、前記さらなる層が、横方向のみではなく、その表面全体を実質的に覆うエッチング剤に晒されるようになり、このエッチング剤がこの層を除去するためのエッチング剤である。従って、このエッチング剤は、もはや、前記第一の絶縁層に対して選択的である必要がなくなり、又は、ほとんど選択的でなくなる。これは何故ならば、前記第二の絶縁層のエッチングがここでは非常に速くなっているからである。これにより、前記エッチング剤が前記第一の絶縁層に対して選択的ではなく、又は、限定的にのみ選択的であっても、前記第一の絶縁層がエッチング剤に晒される時間が非常に短くなり、そして、前記エッチング剤による腐食が非常に少なくなる。
効果的な変形例では、前記さらなる材料及び前記導電層の前記材料のために同じ材料が選ばれ、そして、前記さらなる層を除去するために、前記さらなる層を前記エッチング剤からマスクするマスク層により前記第二の導電層が覆われる。その結果、材料の数が、既に述べた酸化シリコン及び窒化シリコンに加え、ICプロセスにおいて頻繁に用いられるアルミニウム等の、ICプロセスにおけるほとんどの現在の材料に限定することができる。フォトレジストをマスク層として用いることができ、フォトレジストはフォトリソグラフィにより簡単に所望のパターンとすることができる。構造物層として用いるのとは異なり、そのように、また、ここで述べた目的のために、フォトレジストを用いることはICプロセスにおいては全く当然のことである。
既に明らかなように、前記第一の材料のために窒化シリコンが選ばれ、そして、前記第二の材料のために(二)酸化シリコンが選ばれると好ましい。これら材料のためのエッチング剤として、ほとんど選択的ではないNHF及びHFの水溶液が用いられると好ましい。前記導電層及び前記さらなる層にアルミニウムが用いられると好ましく、これも既に記述している。この材料は、燐酸、酢酸、そして、硫酸の混合物を基にしたエッチング剤により、窒化シリコンに対して簡単に選択的に除去することができる。
前記第一の導電層及び前記第二の導電層の両者は二組の複数分断部分から形成され、前記第二の導電層の前記複数分断部分は前記第一の導電層の前記複数分断部分の上部に形成されると好ましい。前記装置の上部電極を形成する前記第二の導電層の前記部分の下部に位置する前記第一の導電層の前記部分は前記第一の絶縁層内のその部位に必要な開口を設けるためのエッチング停止層として機能する。前記装置の下部電極上に位置する前記第二の導電層の他の部分は、前記下部電極のアクセスが簡単でオーミック接続されにくい領域として機能する。
さらに効果的な変形例では、上記すべての層がCVD又はスパッタリングにより堆積される。これらはIC製造、特に、その最終工程で、よく用いられている技術であり、何故ならば、それらは比較的低温で行えるからである。
この発明は、さらに、この発明の方法を採用した電子装置を製造するための方法に関する。
この発明は、さらに、この発明の方法を採用して得られた微小電気機械装置に関する。この装置はチューナブル・キャパシタであると好ましい。電圧を印加することにより、前記上部電極が前記下部電極方向に曲げられて両電極により形成される容量が連続的に増加する。前記第一の絶縁層が存在するために、短絡が避けられる。さらに、前記上部電極が前記下部電極と平行となる低容量と、電圧により、前記上部電極が前記絶縁層に対して押される高容量との間で簡単に容量を切り替えることができる。
最後に、この発明は、この発明の方法を採用して得られた微小電気機械装置を備えた電子装置に関する。
この発明された技術は現行IC技術と非常に良く適合するので、この発明の方法により製造された装置を、非常に簡単な方法でICと集積化することができる。この装置はディスクリート素子として、又は、非常に少数の他の(半導体)素子と共に製造できることは言うまでもない。
この発明が幾つかの実施形態の例と添付図面を参照して説明される。
各図は実際のスケール通りには描かれてはおらず、ある寸法、例えば、厚み方向の寸法は、明瞭にするために、比率に無関係に示されている。同様な領域又は素子部分は異なる図面においてできるだけ同様な参照符号が付与されている。
図1乃至図9は、この発明の方法の実施形態による連続した製造工程における微小電気機械装置の厚み方向に垂直な概略的な横断面を示す図である。高オーミックシリコン基板1,例えば、少なくとも5Ωの固有抵抗とIC技術における通常の寸法とを備えたものが想定されている(図1参照)。熱シリコン酸化により、二酸化シリコンの0.5μm厚みの層11が、最初に、この基板上に形成される。そして、この層がアルミニウムの0.5μm厚みの層2により覆われる。この層2は、フォトリソグラフィ及びエッチングにより二つの部分2A,2Bに分割される。続いて、窒化シリコンの0.5mm厚みの層3が、例えば、スパッタリングにより堆積される。
そして(図2参照)、0.5mm厚みのアルミニウム層6が窒化層3上にスパッタされ、そして、フォトリソグラフィ及びエッチングにより正確なパターンに形成される。これは、例えば、スパッタリングにより堆積される二酸化シリコンの0.5mm厚みの層4により覆われる。
フォトリソグラフィ及びエッチングにより絶縁層3,4内に部分的に開口が形成される(図3参照)。そこで、アルミニウム層2がエッチング停止層として機能する。そして、スパッタリングにより、アルミニウムの5mm厚みの層5が装置10表面全体に堆積される。この層5は(図4参照)フォトリソグラフィ及びエッチングにより二つの部分5A,5Bに分割され、それらの部分は第一の導電層2の部分2A,2Bの各々の上部に位置する。導電層5の部分5Aは、窒化シリコン層3により覆われている導電層2の部分2Aと共に製造すべき装置10を形成する。層6は,これもアルミニウムにより作られるが、部分5A,5Bとは接触しない。
続いて、この例では(図5参照)、フォトレジストのマスク層7が第二の導電層5上に堆積され、フォトリソグラフィにより、パターン形状とされる。そして(図6参照)、マスク層7内の開口から、この場合、NHF及びHFの水溶液であるエッチング剤で、さらなるアルミニウム層6まで二酸化シリコン層4が部分的に除去される。
この発明の方法では、さらに(図7参照)、燐酸、酢酸、そして、硫酸を含むエッチング剤により、摂氏30度の温度で、第一の絶縁層3,そして、ここでは、さらに、第二の絶縁層4に対して選択的にさらなる層6が除去される。これにより、装置10内にスロットのような開口が設けられ、このスロットにより、第二の絶縁層4下部の大部分が露出される。この層4は、NHF及びHFを基にしたエッチング剤によるエッチングにより除去可能である(図8参照)。絶縁層4を露出させることにより、このエッチングは非常に迅速に行え、従って、窒化シリコンの絶縁層3が感知できるほどには腐食しない。これは、絶縁層3の材料、ここでは、窒化シリコンは、NHF及びHFを基にしたエッチング剤により腐食するという事実にも関わらずそうである。
従って(図9参照)、マスク層7が除去された後、装置10を、例えば、ソーイングにより個々に分割することができ、また、最終的な実装且つ又は包装することができる段階となる。導電層5の部分5A,5Bは電気的接続領域として機能、又は、この装置と共に用いられた場合は、そのように機能することができる。この例で製造された装置10は、特に、(ディスクリートである無しに関わらず)チューナブル・キャパシタとして機能することができる。同様に、装置10は、高容量状態と低容量状態との間で簡単に切り替えることができ、これにより短絡も起きない。これは、この発明の方法とIC分野では通例の製造プロセスとの適合性が非常に良いということにもよっている。この例で製造されたキャパシタ10の全体寸法は500μmx500μmである。
この発明は記載された実施形態の例に限定されるものではなく、何故ならば、この発明の範疇において、当業者にとっては非常に多くの変形、変更が可能だからである。例えば、異なる配置且つ又は異なる寸法により装置を製造することができる。Si基板に代わりに、ガラス、セラミック又はプラスティック基板を用いることもできる。また、金属基板も考えられる。さらに、この装置は、ダイオード且つ又はトランジスタそして抵抗且つ又はキャパシタ等の活性又は非活性半導体素子又は電子素子をICの形態に関わらず備えることができる。従って、製造が効果的に適用できることは明らかである。
この発明の方法の実施形態による製造工程における微小電気機械装置の厚み方向に垂直な概略的な横断面を示す図である。 この発明の方法の実施形態による製造工程における微小電気機械装置の厚み方向に垂直な概略的な横断面を示す図である。 この発明の方法の実施形態による製造工程における微小電気機械装置の厚み方向に垂直な概略的な横断面を示す図である。 この発明の方法の実施形態による製造工程における微小電気機械装置の厚み方向に垂直な概略的な横断面を示す図である。 この発明の方法の実施形態による製造工程における微小電気機械装置の厚み方向に垂直な概略的な横断面を示す図である。 この発明の方法の実施形態による製造工程における微小電気機械装置の厚み方向に垂直な概略的な横断面を示す図である。 この発明の方法の実施形態による製造工程における微小電気機械装置の厚み方向に垂直な概略的な横断面を示す図である。 この発明の方法の実施形態による製造工程における微小電気機械装置の厚み方向に垂直な概略的な横断面を示す図である。 この発明の方法の実施形態による製造工程における微小電気機械装置の厚み方向に垂直な概略的な横断面を示す図である。

Claims (14)

  1. 微小電気機械装置を製造するための方法であって、第一の電極が内部に形成される第一の導電層と、第一の材料の第一の電気絶縁層と、前記第一の材料とは異なる第二の材料の第二の電気絶縁層と、第二の電極が内部において前記第一の電極と対向して横たわるように形成され、前記第一の電極と前記第一の絶縁層と共に前記装置を形成する第二の導電層とが基板上に連続して堆積され、前記第二の導電層が堆積された後に前記第二の導電層の材料に対して選択的なエッチング剤により前記第二の絶縁層が除去され、
    前記第一の材料及び前記第二の材料のために、互いに対してのみ選択的にエッチングされるような材料が選ばれ、そして、前記第一の絶縁層の上面に前記第二の絶縁層を堆積するために、前記第一の材料に対して選択的にエッチングされるさらなる材料のさらなる層が堆積されることを特徴とする方法。
  2. 前記さらなる層の前記さらなる材料は、前記第二の絶縁層が前記さらなる層に対して選択的にエッチングされるように選ばれることを特徴とする請求項1に記載の方法。
  3. 前記第二の絶縁層は最初に部分的に除去され、そして、好ましくは、前記さらなる層まで前記さらなる層に対して選択的に除去され、そして、前記第一の絶縁層に対して前記さらなる層が選択的に除去され、その後に、前記第二の絶縁層が全体的に除去されることを特徴とする請求項1又は2に記載の方法。
  4. 前記さらなる層の前記さらなる材料及び前記導電層の前記材料のために同じ材料が選ばれ、そして、前記さらなる層を除去するために、前記さらなる層のエッチング剤のためのマスク層により前記第二の導電層が覆われることを特徴とする請求項3に記載の方法。
  5. 前記第一の材料のために窒化シリコンが選ばれ、そして、前記第二の材料のために酸化シリコンが選ばれることを特徴とする請求項1乃至4いずれかに記載の方法。
  6. 前記第二の絶縁層を除去するためのエッチング剤として、フッ化アンモニウム(NHF)及びフッ化窒素(HF)の水溶液が選ばれることを特徴とする請求項5に記載の方法。
  7. 前記導電層及び前記さらなる層はアルミニウムより作られることを特徴とする請求項1乃至6いずれかに記載の方法。
  8. 前記さらなる層のためのエッチング剤として燐酸、酢酸、そして、硫酸の混合物が選ばれることを特徴とする請求項7に記載の方法。
  9. 前記第一の導電層及び前記第二の導電層の両者は二組の複数分断部分から形成され、前記第二の導電層の前記複数分断部分は前記第一の導電層の前記複数分断部分の上部に形成されることを特徴とする請求項1乃至8いずれかに記載の方法。
  10. すべての層がCVD又はスパッタリングにより堆積されることを特徴とする請求項1乃至9いずれかに記載の方法。
  11. 請求項1乃至10いずれかに記載の方法を採用した電子装置を製造するための方法。
  12. 請求項1乃至10いずれかに記載の方法を採用して得られた微小電気機械装置。
  13. チューナブル・キャパシタを備えた請求項12に記載の微小電気機械装置。
  14. 請求項12又は13に記載の微小電気機械装置を備えた電子装置。
JP2004546267A 2002-10-24 2003-10-17 微小電気機械装置を製造するための方法及びこの方法により得られる微小電気機械装置 Expired - Fee Related JP4555950B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP02079467 2002-10-24
PCT/IB2003/004586 WO2004037713A1 (en) 2002-10-24 2003-10-17 Method for manufacturing a micro-electromechanical device and micro-electromechanical device obtained therewith

Publications (2)

Publication Number Publication Date
JP2006503717A true JP2006503717A (ja) 2006-02-02
JP4555950B2 JP4555950B2 (ja) 2010-10-06

Family

ID=32116295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004546267A Expired - Fee Related JP4555950B2 (ja) 2002-10-24 2003-10-17 微小電気機械装置を製造するための方法及びこの方法により得られる微小電気機械装置

Country Status (6)

Country Link
US (1) US7303934B2 (ja)
EP (1) EP1556307A1 (ja)
JP (1) JP4555950B2 (ja)
CN (1) CN100415635C (ja)
AU (1) AU2003269351A1 (ja)
WO (1) WO2004037713A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006046192A1 (en) 2004-10-27 2006-05-04 Koninklijke Philips Electronics N. V. Spring structure for mems device
TWI395258B (zh) * 2005-11-11 2013-05-01 Semiconductor Energy Lab 微結構以及微機電系統的製造方法
JP4907297B2 (ja) * 2005-11-11 2012-03-28 株式会社半導体エネルギー研究所 微小構造体及び微小電気機械式装置の作製方法
EP2038207A2 (en) * 2006-06-29 2009-03-25 Nxp B.V. Integrated single-crystal mems device
US8980698B2 (en) 2008-11-10 2015-03-17 Nxp, B.V. MEMS devices
WO2019190837A1 (en) * 2018-03-30 2019-10-03 The Gillette Company Llc Shaving razor cartridge and method of manufacture
AU2019242215B2 (en) 2018-03-30 2022-03-31 The Gillette Company Llc Shaving razor cartridge and method of manufacture
US11826924B2 (en) 2018-03-30 2023-11-28 The Gillette Company Llc Shaving razor cartridge and method of manufacture

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06343272A (ja) * 1993-05-28 1994-12-13 Sony Corp マイクロマシンの製造方法
US5638946A (en) * 1996-01-11 1997-06-17 Northeastern University Micromechanical switch with insulated switch contact
JPH11243214A (ja) * 1998-02-26 1999-09-07 Nippon Telegr & Teleph Corp <Ntt> 微小構造体の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3361916B2 (ja) * 1995-06-28 2003-01-07 シャープ株式会社 微小構造の形成方法
US5945898A (en) * 1996-05-31 1999-08-31 The Regents Of The University Of California Magnetic microactuator
KR100577410B1 (ko) * 1999-11-30 2006-05-08 엘지.필립스 엘시디 주식회사 엑스레이 영상 감지소자 및 그 제조방법
US7307775B2 (en) * 2000-12-07 2007-12-11 Texas Instruments Incorporated Methods for depositing, releasing and packaging micro-electromechanical devices on wafer substrates
JP2003168690A (ja) * 2001-11-30 2003-06-13 Seiko Epson Corp トランジスタ及びトランジスタの製造方法
US6888658B2 (en) * 2002-05-31 2005-05-03 Lucent Technologies Inc. Method and geometry for reducing drift in electrostatically actuated devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06343272A (ja) * 1993-05-28 1994-12-13 Sony Corp マイクロマシンの製造方法
US5638946A (en) * 1996-01-11 1997-06-17 Northeastern University Micromechanical switch with insulated switch contact
JPH11243214A (ja) * 1998-02-26 1999-09-07 Nippon Telegr & Teleph Corp <Ntt> 微小構造体の製造方法

Also Published As

Publication number Publication date
JP4555950B2 (ja) 2010-10-06
EP1556307A1 (en) 2005-07-27
WO2004037713A1 (en) 2004-05-06
CN1708450A (zh) 2005-12-14
AU2003269351A1 (en) 2004-05-13
US7303934B2 (en) 2007-12-04
US20060040505A1 (en) 2006-02-23
CN100415635C (zh) 2008-09-03

Similar Documents

Publication Publication Date Title
JP4744449B2 (ja) 電子デバイスの製造方法及び電子デバイス
JP4555950B2 (ja) 微小電気機械装置を製造するための方法及びこの方法により得られる微小電気機械装置
JP4425707B2 (ja) 半導体装置およびその製造方法
KR100551326B1 (ko) 캐패시터를 갖는 반도체 소자 제조 방법
KR100482029B1 (ko) 엠아이엠 캐패시터 형성방법
US6645819B2 (en) Self-aligned fabrication method for a semiconductor device
JP6021914B2 (ja) Memsキャビティ底からのシリコン残留物の消去
US8143158B2 (en) Method and device of preventing delamination of semiconductor layers
KR100477541B1 (ko) 엠아이엠 캐패시터 형성방법
KR100964116B1 (ko) 반도체소자의 제조방법
CN108751123B (zh) 一种接触窗的形成方法
KR20100059276A (ko) Pip 커패시터 제조 방법
KR100457226B1 (ko) 반도체 소자의 캐패시터 형성방법
KR19990086156A (ko) 반도체소자의 제조방법
US5480831A (en) Method of forming a self-aligned capacitor
KR100591170B1 (ko) 산화막/질화막/산화막 구조 및 고전압 소자를 갖는 반도체소자의 제조 방법
US6436839B1 (en) Increasing programming silicide process window by forming native oxide film on amourphous Si after metal etching
KR100440081B1 (ko) 반도체소자의 도전배선 형성방법
US6136671A (en) Method for forming gate oxide layers
KR100763670B1 (ko) 반도체 소자의 제조 방법
KR100191709B1 (ko) 미세 콘택홀의 형성방법
US20040195684A1 (en) Method for making a radio frequency component and component produced thereby
KR100529624B1 (ko) 반도체 소자의 금속-절연체-금속 커패시터 제조 방법
KR101190848B1 (ko) 반도체 소자의 mim 캐패시터 제조방법
KR20050046349A (ko) 반도체 소자의 엠아이엠 캐패시터 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061016

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080619

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090731

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091102

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091127

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100329

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100423

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100524

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100527

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20100622

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100622

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100622

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4555950

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130730

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees