JP2006344963A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】半導体素子の製造方法を提供する。
【解決手段】（ａ）リセスゲート１１８の突出部１２０とディープトレンチキャパシタ素子１０２の上部１０４とが露出した状態で、リセスゲートとディープトレンチキャパシタ素子とを有する基板１００を準備する工程と、（ｂ）ディープトレンチキャパシタ素子の上部とリセスゲートの突出部の側壁を取り囲むスペーサ１２４を形成する工程と、（ｃ）スペーサの間隙１２６に埋込部１３０を形成する工程と、（ｄ）パターンニングにより、平行なシャロートレンチを形成して活性領域を規定する工程と、（ｅ）シャロートレンチ中に誘電材料の層を形成し、埋込部のいくつかを埋込ビット線コンタクトとする工程と、（ｆ）リセスゲートと重なり合う部分を含むと共に、前記重なり合う部分が少なくとも１つのリセスゲートの幅よりも狭くなるように、ワード線をリセスゲートに交差させて形成する工程とを含む半導体素子の製造方法。
【選択図】図１２

Description

本発明は、概して半導体素子の製造方法に関し、より詳細には半導体素子のワード線を形成する方法に関するものである。
現在、例えばメモリ素子、情報を保存するためのダイナミックランダムアクセスメモリー（ＤＲＡＭ）、またはその他の半導体素子は、広範に使用され、かつ、多様に応用がなされている。
しかし、従来のトランジスタおよびビット線コンタクトの形成方法では、少なくとも２つのフォトリソグラフィープロセスが必要であるので、それに関するマスクまたはレクチル製造コストが高くついてしまう。また、キャパシタ、活性領域、トランジスタおよびビット線コンタクトを含む、４つのフォトリソグラフィープロセス間で生じる深刻なミスアライメントは、全製造行程に影響を及ぼす。
さらに、所定の幅のワード線はビット線コンタクトのスペースを占有するので、このためにビット線コンタクトとワード線とが短絡し易くなって、コンタクト不良が起こってしまう。とりわけ問題となるのは、かかる不良がＤＲＡＭのサイズ縮小に伴ってさらに深刻さを増すということである。よって、記憶素子のワード線およびビット線コンタクトを形成する新規な方法が求められる。
上述に鑑みて、本発明の目的は半導体素子の製造方法を提供することにある。
本発明は、（ａ）リセスゲートとディープトレンチキャパシタ素子とをその内部に有すると共に、前記リセスゲートの突出部と前記ディープトレンチキャパシタ素子の上部とが露出する基板を準備する工程と、（ｂ）前記ディープトレンチキャパシタ素子の上部と、前記リセスゲートの突出部の側壁を取り囲むスペーサを形成する工程と、（ｃ）前記スペーサの間の間隙に、導電材料からなる埋込部を形成する工程と、（ｄ）前記基板、前記スペーサ、および前記埋込部のパターンニングにより、平行なシャロートレンチを形成し、これにより活性領域を規定する工程と、（ｅ）前記シャロートレンチ中に誘電材料の層を形成し、前記埋込部のいくつかを埋込ビット線コンタクトとする工程と、（ｆ）そのうちの少なくとも１本が前記リセスゲートと重なり合う部分を含むと共に、少なくとも１つの該重なり合う部分が少なくとも１つの前記リセスゲートの幅よりも狭くなるように、ワード線を前記リセスゲートに交差させて形成する工程とを含む半導体素子の製造方法に関するものである。
本発明に係る方法において、スペーサが窒化シリコン（ＳｉＮ）を含んで構成され、導電材料がポリシリコンを含んで構成され、スペーサが、ディープトレンチキャパシタ素子の上部を取り囲むように設けられていることが好ましい。
さらに、誘電材料が酸化物を含んで構成され、パターンニングが、フォトリソグラフィープロセスとエッチングプロセスを含む処理により行われることが好ましい。
また、平行なシャロートレンチが、ディープトレンチキャパシタ素子とリセスゲートのパターン化された端縁に隣接して形成されることが好ましい。
さらに、本発明は、（ｇ）埋込ビット線コンタクトのうちの１つの上に上部ビット線コンタクトを形成すると共に、前記上部ビット線コンタクトに接続するビット線を形成する工程を含んでいても良い。
また、本発明は、（ａ）リセスゲートとディープトレンチキャパシタ素子とをその内部に有すると共に、前記リセスゲートの突出部と前記ディープトレンチキャパシタ素子の上部とが露出する基板を準備する工程と、（ｂ）前記ディープトレンチキャパシタ素子の上部と、前記リセスゲートの突出部の側壁を取り囲むスペーサを形成する工程と、（ｃ）前記基板上に第１の導電材料の層を形成する工程と、（ｄ）前記第１の導電材料の層の平坦化処理により、前記スペーサの間の間隙に埋込部を形成する工程と、（ｅ）前記基板、前記スペーサ、前記埋込部、前記ディープトレンチキャパシタ素子、および前記リセスゲートのパターンニングにより、平行なシャロートレンチを形成し、これにより活性領域を規定する工程と、（ｆ）前記シャロートレンチ中に第１の誘電材料の層を形成し、前記埋込部のいくつかを埋込ビット線コンタクトとする工程と、（ｇ）そのうちの少なくとも１本が前記リセスゲートと重なり合う部分を含むと共に、少なくとも１つの該重なり合う部分の幅が少なくとも１つの前記リセスゲートの幅よりも狭くなるように、ワード線を前記リセスゲートに交差させて形成する工程と、を含む半導体素子の製造方法に関するものである。
ここで、この製造方法は、（ｈ）前記基板上に第２の誘電材料の層を形成する工程と、（ｉ）前記第２の誘電材料の層をエッチングして、前記埋込ビット線コンタクトのうちの１つの上に、ビット線コンタクトホールを形成する工程と、（ｊ）前記第２の誘電材料の層の上に第２の導電材料の層を形成すると共に、前記ビット線コンタクトホールを充填して上部ビット線コンタクトを形成する工程と、（ｋ）前記第２の導電材料の層をパターンニングして前記上部ビット線コンタクトに接続するビット線を形成する工程とをさらに含むことが好ましい。
ここで、スペーサが、窒化シリコン（ＳｉＮ）を含んで構成され、第１の導電材料が、ポリシリコンを含んで構成されることが好ましい。
また、前記平坦化処理は、機械化学研磨（ＣＭＰ）、ブランケットエッチバック（blanket etching back）、またはリセスエッチング（recess etching）を含む処理により行われることが好ましく、前記スペーサがさらに、前記ディープトレンチキャパシタ素子の前記上部を取り囲むように設けられていることが好ましい。
さらに、前記第１の誘電材料が、酸化物を含んで構成され、前記パターンニングが、フォトリソグラフィープロセスとエッチングプロセスとを含む処理により行われることが好ましい。
また、前記平行なシャロートレンチが、前記ディープトレンチキャパシタ素子と前記リセスゲートのパターン化された端縁に隣接して形成されており、前記第２の誘電材料が、酸化物を含んで構成されることが好ましい。
前記第２の導電材料が、ポリシリコン、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を含み、前記第２の導電材料の層のパターンニングが、フォトリソグラフィープロセスとエッチングプロセスとを含む処理により行われることが好ましい。
また、本発明は、（ａ）リセスゲートとディープトレンチキャパシタ素子とをその内部に有すると共に、前記リセスゲートの突出部と前記ディープトレンチキャパシタ素子の上部とが露出する基板を準備する工程と、（ｂ）前記ディープトレンチキャパシタ素子の上部と、前記リセスゲートの突出部の側壁を取り囲むスペーサを形成する工程と、（ｃ）前記基板上に第１の導電材料の層を形成する工程と、（ｄ）前記第１の導電材料の層、前記スペーサ、前記ディープトレンチキャパシタ素子および前記リセスゲートの平坦化処理により、前記スペーサの間の間隙に前記ディープトレンチキャパシタ素子の前記上部を取り囲む埋込部を形成する工程と、（ｅ）前記基板、前記スペーサ、前記埋込部、前記ディープトレンチキャパシタ素子、および前記リセスゲートのパターンニングにより、平行なシャロートレンチを形成し、これにより活性領域を規定する工程と、（ｆ）前記シャロートレンチ中に第１の誘電材料の層を形成し、前記埋込部のいくつかを埋込ビット線コンタクトとする工程と、（ｇ）そのうちの少なくとも１本が前記リセスゲートと重なり合う部分を含むと共に、少なくとも１つの該重なり合う部分の幅が少なくとも１つの前記リセスゲートの幅よりも狭くなるように、ワード線を前記リセスゲートに交差させて形成する工程とを含む半導体素子の製造方法に関するものである。
この製造方法は、（ｈ）前記基板上に第２の誘電材料の層を形成する工程と、（ｉ）前記第２の誘電材料の層のパターンニングにより、ビット線コンタクトホールおよびこれに接続するビット線トレンチを形成する工程と、（ｊ）前記ビット線コンタクトホールおよび前記ビット線トレンチ中に第２の導電材料の層を形成する工程とをさらに含んでいても良い。
ここで、前記スペーサが、窒化シリコン（ＳｉＮ）を含んで構成され、前記第１の導電材料が、ポリシリコンを含んで構成されることが好ましい。
また、前記平坦化処理は、機械化学研磨（ＣＭＰ）、ブランケットエッチバック（blanket etching back）、またはリセスエッチング（recess etching）を含む処理により行われることが好ましい。
さらに、前記スペーサが、前記ディープトレンチキャパシタ素子の前記上部を取り囲むように設けられており、前記第１の誘電材料が酸化物を含んで構成され、前記パターンニングが、フォトリソグラフィープロセスとエッチングプロセスとを含む処理により行われることが好ましい。
また、前記平行なシャロートレンチが、前記ディープトレンチキャパシタ素子と前記リセスゲートのパターン化された端縁に隣接して形成され、前記第２の誘電材料が、酸化物を含んで構成され、 前記第２の導電材料が、ポリシリコン、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を含み、前記第２の導電材料の層のパターンニングが、フォトリソグラフィープロセスとエッチングプロセスとを含む処理により行われることが好ましい。
本発明によれば、リセスゲートの頂部に純金属または純金属のシリサイドを直接堆積するので、ブランケットポリシリコン層（blanket poly layer）が必要なくなる。さらに、純金属または純金属のシリサイドをゲートの導体として用い、ポリシリコン層が存在しないために、ゲート導体の全体的な厚さを小さく（薄く）することができる。ゲート導体厚さの縮小は、後続のＳＡＣビット線コンタクトホールエッチングプロセスをより容易にし、かつ、ビット線とワード線のカップリング（coupling）を低減させる。
また、本発明によるワード線が占有するスペースは、従来技術よりも小さい。この本発明のワード線の構造によれば、ビット線コンタクト用のスペースが確保されると共に、上部ビット線コンタクト形成のプロセスウィンドウが広がることとなる。さらに、このワード線構造は、ＲＣ遅延を改善させ、かつビット線とワード線のカップリング（coupling）を低減させるという効果ももたらす。
本発明は半導体素子の製造方法に関するものである。
本発明の第１実施形態に係る半導体素子の製造方法では、始めに、（ａ）リセスゲートとディープトレンチキャパシタ素子とをその内部に有する基板を準備する。ここで、この基板においては、リセスゲートの突出部とディープトレンチキャパシタ素子の上部とがその表面に露出している。そして、（ｂ）ディープトレンチキャパシタ素子の上部と、リセスゲートの突出部の側壁を取り囲むようにスペーサを形成する。次いで、（ｃ）基板上に設けられたスペーサに存在する間隙に、導電材料からなる埋込部を形成する。
そして、（ｄ）基板とスペーサと埋込部とに対するパターンニングにより、平行なシャロートレンチを形成することで、基板上に活性領域を規定する。続いて、（ｅ）シャロートレンチ中に誘電材料の層を形成し、基板上に存在する埋込部のうちの幾つかを埋込ビット線コンタクトとする。続いて、（ｆ）ワード線をリセスゲートに交差させて形成する。ここで、ワード線のうちの少なくとも一本は、リセスゲートと重なる部分を有しており、ワード線において、リセスゲートと重なる部分の幅は、他の部分の幅よりも狭くなるように構成されている。
添付の図面を参照としながら、以下の詳細な説明と実施形態を読めば、本発明がより十分に理解できるであろう。
半導体素子の製造方法を提供する本発明は、添付の図面を参照とすることによってより詳しく説明されることとなろう。添付の図面において、類似した、および／または対応する構成要素には、類似する符号を付している。以下の記載は、本発明を実現するために最良であると考えられる形態を記したものである。この記載は本発明の原理を説明する目的でなされているのであり、限定の意味で解釈されてはならない。本発明の範囲は、添付の特許請求の範囲によって決定される。
この明細書において、例えば“基板の上方に位置する（overlying the substrate）”、“層より上に（above the layer）”または“膜上の（on the film）”などという表現は、中間に層が存在するか否かということにはかかわらず、単にベースの層の表面に対する相対位置関係を示している。したがって、これらの表現は、層どうしの直接的な接触のみならず、１層またはそれ以上の積層された層間の非接触状態をも表す。
図１は、ディープトレンチキャパシタ素子１０２とリセストランジスタ（recessed transistor）１１２の配置を説明する上面図である。
リセストランジスタ１１２の形状は（profile）は、リセストランジスタ１１２を取り囲むように位置するディープトレンチキャパシタ素子１０２と、このディープトレンチキャパシタ素子の上部の側壁の周りに位置するスペーサとにより規定される。
図２に示すように、はじめに、基板１００を準備する。この基板１００は、ディープトレンチキャパシタ素子１０２をその内部に備えている。そして、ディープトレンチキャパシタ素子１０２の上部１０４は、基板１００の表面より上に位置する。
言い換えると、ディープトレンチキャパシタ素子１０２の上部１０４は、基板１００上に露出（突出）している。
基板１００の上面には、パッド層１０６と誘電被覆層（dielectric cap layer）１０８とが設けられている。本実施の形態の場合、誘電被覆層１０８として、例えば窒化シリコン（ＳｉＮ）が用いられている。
パッド層１０６と誘電被覆層１０８とは、基板１００の表面上に突出しているディープトレンチキャパシタ素子１０２の上部１０４を取り囲むように設けられている。すなわち、パッド層１０６と誘電被覆層１０８とは、ディープトレンチキャパシタ素子１０２の上部１０４の側壁上（側壁の周り）に設けられている。
誘電被覆層１０８には凹部領域が存在し、この凹部領域は、隣り合う２つのディープトレンチキャパシタ素子１０２（上部１０４）のほぼ中間に位置している。
これにより、誘電被覆層１０８、パッド層１０６および基板１００に対して自己整合およびエッチングプロセスを行うと、トレンチキャパシタ素子１０２間にリセストレンチ１１０が形成されることとなる。
次に、図３および適宜図２を参照して、基板１００のリセストレンチ１１０に隣接する部分に不純物をドープして、リセストレンチ１１０を囲むチャンネル領域１１４を形成する。
続いて、基板１００のリセストレンチ１１０の内側に、ゲート誘電体層１１６を形成する。ここで、このゲート誘電体層１１６は、酸化シリコンを含んで構成されることが好ましく、このゲート誘電体層１１６は、例えば熱処理によって形成することができる。
続いて、導電材料をリセストレンチ１１０に充填してリセスゲート電極１１８を形成する。ここで、このリセスゲート電極１１８を構成する導電材料としては、例えば、ポリシリコン、タングステン、そしてタングステンシリサイドなどを用いることができる。
また、外拡散領域（out diffusion region）１２２が、ゲート誘電体層１１６を形成する際の熱処理の際に、またはこの熱処理行程に続いて行われる別の工程における熱処理の際に、若しくは前記した両方の熱処理の際において形成される。
続いて、ディープトレンチキャパシタ素子１０２の上部１０４、誘電被覆層１０８、そしてリセスゲート電極１１８の上面の平坦化処理が行われる。そして、選択的ウェットエッチング（selective wet etching）による誘電被覆層１０８の除去により、ディープトレンチキャパシタ素子１０２の上部１０４と、リセスゲート電極１１８の突出部１２０とが、基板１００上に露出させられることになる。
この平坦化処理は、化学機械研磨（ＣＭＰ）プロセスを用いる方法、ブランケットエッチバックプロセス（blanket etching back process）を用いる方法、そしてリセスエッチングプロセス（recess etching process）を用いる方法などにより行われる。
ここで、リセスゲート電極１１８の突出部１２０の上面（上端面）の高さは、ディープトレンチキャパシタ素子１０２の上部１０４の上面（上端面）の高さと、ほぼ同じとなるようにされている。
次に、図４を参照して、ディープトレンチキャパシタ素子１０２の上部１０４と突出部１２０の側壁上に、スペーサ１２４が形成される。言い換えると、ディープトレンチキャパシタ素子１０２の上部１０４と突出部１２０とを取り囲むように、スペーサ１２４が形成される。
これにより、本実施の形態の場合、形成されたスペーサ１２４の間に、間隙１２６が自己整合的に形成されることになる。
スペーサ１２４は、堆積と、ＣＶＤ窒化シリコン膜に対するドライエッチバックによって形成することができる。これにより、スペーサ１２４がディープトレンチキャパシタ素子１０２の上部１０４と突出部１２０とを取り囲むように形成されることとなる。これにより、ディープトレンチキャパシタ素子１０２と、リセストランジスタ１１２と、環状の間隙１２６を取り囲むよう位置するスペーサ１２４とにより、基板１００が被覆されることになる。
この後、イオン注入により、間隙１２６のリセスチャネル領域１１４を挟んで向かい合う領域に、ソース／ドレイン領域１２８が形成される。
次に、図５および図６を参照して、導電材料の層を基板１００上に形成する。これにより、スペーサ１２４の間隙１２６に導電材料が充填されることになる。
ここで、不純物が添加されたポリシリコンや、金属を含む導電材料が、充填される導電材料として用いられることが好ましい。
続いて、この導電材料の層と、スペーサ１２４と、ディープトレンチキャパシタ素子１０２と、リセスゲート１１２の表面の平坦化処理を行うことで、スペーサ１２４により規定される間隙１２６内に埋込部１３０が形成されることになる。
図５および図６に示すように、埋込部１３０は、ディープトレンチキャパシタ素子１０２の上部１０４を取り囲むように設けられている。
ここで、平坦化処理は、化学機械研磨（ＣＭＰ）プロセスを用いる方法、ブランケットエッチバックプロセス（blanket etching back process）を用いる方法、そしてリセスエッチングプロセス（recess etching process）を用いる方法などにより行われる。
図６は、平坦化処理後のディープトレンチキャパシタ素子１０２の上部１０４と、スペーサ１２４と、埋込部１３０と、リセストランジスタ１１２の突出部１２０のパターン（形態）を示す上面図である。
次に、図６および図７を参照して、互いに平行なシャロートレンチ１３２が形成されるように、スペーサ１２４、埋込部１３０、ディープトレンチキャパシタ素子１０２、そしてリセスゲート１１２がパターンニングされる。
このパターンニングプロセス（パターンニング処理）は、フォトリソグラフィープロセスとエッチングプロセスによって実行される。
このパターンニング処理により、活性領域（active region）１３６の規定と、トランジスタを分離するアイソレーションの形成が、一度に行われることになる。
平行なシャロートレンチ１３２は、ディープトレンチキャパシタ素子１０２とリセスゲート１１２のパターン化された端縁に隣接して位置することとなる。
言い換えると、スペーサ１２４の残りの部分と埋込部１３０の残りの部分とは、ディープトレンチキャパシタ素子１０２とリセスゲート１１２の側方において、複数の分離した領域として存在することになる。
これにより、パターン化された埋込部１３４ａ、１３４ｂが形成され、パターン化された埋込部１３４ａは、埋込コンタクトまたは埋込ビット線コンタクトとして用いられることになる。
続いて、シャロートレンチ内に誘電材料の層が形成される。ここで、関連技術分野においてシャロートレンチアイソレーションの形成に用いられる高密度プラズマ（ＨＤＰ）プロセスにより堆積される酸化物が、ここでいう誘電材料として用いることができる。
そして、誘電材料の平坦化処理により、上部１０４、スペーサ１２４、パターン化された埋込部１３４ａ、１３４ｂ、そして突出部１２０が露出させられることになる。
次に、図８を参照して、基板１００上の全面に亘って、導電材料の層１３６を積層形成する。ここで、導電材料として、例えばタングステンシリサイド（ＷＳｉ）などの純度の高い金属シリサイドや、タングステン（Ｗ）などの金属から選択されたものであることが好ましい。
ここで、導電材料の層１３６の厚さは、約８００〜１５００Åであることが好ましい。導電材料の層１３６は、基板１００上の全面に亘って覆うように堆積（blanketly-deposited）されることが好ましい。
続いて、誘電材料の層１３８が、導電材料１３６の上に、積層形成される。この誘電材料１３８は、ＣＶＤプロセスによって形成されるＳｉＮから選ばれたものであることが好ましい。ここで、誘電材料の層１３８の厚さは、約８００〜１５００Åであることが好ましい。
誘電材料の層１３８は、後続のプロセスにおいて形成される自己整合（self-aligned）された上部ビット線コンタクトホールのエッチストップ層として使用されることとなる。
以上説明したように、本発明は、リセスゲート１２０の頂部に純金属または純金属のシリサイドを直接堆積することができるので、ブランケットポリシリコン層（blanket poly layer）を必要としないという点において優れている。
さらに、本発明の実施形態では、純金属または純金属のシリサイドをゲートの導体として用いており、ポリシリコン層が存在しないので、ゲート導体の全体的な厚さを薄くすることができる。
ゲート導体の厚さを薄くできるということは、後続のＳＡＣビット線コンタクトホールエッチングプロセスがより容易に実行できるようになると共に、ビット線とワード線のカップリング（coupling）を減らすことができる。
次に、図９を参照して、フォトリソグラフィープロセスおよびエッチングプロセスにより誘電材料の層１３８および導電材料の層１３６をパターンニングして、ワード線１４０およびゲート被覆誘電体層１４２を形成する。
ワード線１４０は、ディープトレンチキャパシタ素子１０２のいくつか、および／または、リセスゲート１１２のいくつかと交差するように形成される。
ワード線のうちの少なくとも１本は、リセスゲート１１２と重なり合う部分を有している。そして、少なくとも１つの該重なり合う部分の幅Ｗ１は、少なくとも１つのリセスゲート１１２の幅Ｗ２よりも狭くなっている。
本発明の一部の実施形態では、ワード線は平行に配置され、ワード線の幅はリセスゲート１１２よりも狭くされる。
図１４を参照して、本発明の一部の実施形態において、少なくとも１本のワード線は、幅がそれぞれ異なる複数の部分を有している。該複数の部分のうち少なくとも１つの部分はリセスゲート１１２に重なり合っており、その重なり合う部分の幅Ｗ１は、リセスゲート１１２の幅Ｗ２よりも狭い。
次に、図１０を参照して、ワード線１４０およびゲート被覆誘電体層１４２の側壁にスペーサ１４４を形成する。スペーサ１４４は窒化物であるのが好ましく、ＣＶＤプロセスおよびＲＩＥのエッチバックプロセスによって形成することができる。この窒化物スペーサ１４４の厚さは、３００〜１０００Åであることが好ましい。
次に、図１１を参照して、基板の上に第２の誘電材料の層１４６を形成する。この第２の誘電材料の層１４６は、ホウ素リンケイ酸ガラス（ＢＰＳＧ）を堆積させてから、公知のリフロープロセスを行うことによって形成される。
次に図１２を参照して、フォトリソグラフィーおよびエッチングプロセスにより第２の誘電材料の層１４６をパターンニングして、埋込ビット線コンタクト１３４ａが露出するように、埋込ビット線コンタクト１３４ａ上にビット線コンタクトホール１４８を形成する。
次に図１３を参照して、第２の誘電材料の層１４６上に第２の金属材料の層を形成すると共に、ビット線コンタクトホール１４８を充填して、上部ビット線コンタクトを形成する。そして、形成した金属材料の層のパターンニングにより、平行なビット線１５０を形成する。
あるいは、ビット線と上部ビット線コンタクトを、公知のデュアルダマシンプロセスによって光学的にパターンニングしてもよい（図示せず）。
上部ビット線コンタクトホール１４８を選択的なセルフアラインＲＩＥ（selective self-aligned RIE）により形成して、埋込ビット線コンタクト１３４ａを露出させ、ビット線トレンチをシンプルなＢＰＳＧエッチングによって形成する。次いで、金属のライナー（ＣＶＤまたはＰＶＤＴｉ／ＴｉＮ）およびＣＶＤタングステン（Ｗ）を堆積してから、ＣＭＰにより研磨して、デュアルダマシンビット線および上部ビット線コンタクトを形成する。
従来技術と比較した場合に、本発明の実施形態によるワード線は占有するスペースが小さい。かかるワード線の構造によれば、ビット線コンタクト用のスペースが確保されると共に、上部ビット線コンタクト形成のプロセスウィンドウが広がる。この他にも、このワード線構造によれば、ＲＣ遅延の改善、およびビット線とワード線のカップリング（coupling）低減、という効果が奏される。
以上、好適な実施例を挙げて説明したが、本発明はこれらの実施例に限定されないと解すべきであり、つまり本発明は、（当該業者であれば自明であるように）各種変更および均等なアレンジをカバーするものである。上に掲げた実施例は、本発明の原理を説明するための最良の態様を提示すべく選択し記載したものである。即ち、添付の特許請求の範囲は、かかる各種変更および類似な改良が全て包括されるように、最も広い意味に解釈されるべきである。
本発明の一実施形態に係るディープトレンチキャパシタ素子とリセスゲートの配置を説明する上面図である。 本発明の一実施形態に係るリセストレンチの形成方法を説明する断面図である。 本発明の一実施形態に係る突出部を有するリセストランジスタの形成方法を説明する断面図である。 本発明の一実施形態に係るスペーサにより間隙を形成する方法を説明する断面図である。 本発明の一実施形態に係る埋込部の形成方法を説明する断面図である。 本発明の一実施形態に係るディープトレンチキャパシタ素子、リセスゲート、スペーサおよび埋込部の配置を説明する上面図である。 本発明の一実施形態に係るシャロートレンチ、パターン化されたディープトレンチキャパシタ素子、パターン化されたリセスゲート、パターン化されたスペーサ、およびパターン化された埋込部の配置を説明する上面図である。 本発明の一実施形態に係るワード線の形成方法を説明する断面図である。 本発明の一実施形態に係るワード線の形成方法を説明する断面図である。 本発明の一実施形態に係るワード線の形成方法を説明する断面図である。 本発明の一実施形態に係るビット線コンタクトの形成方法を説明する断面図である。 本発明の一実施形態に係るビット線コンタクトの形成方法を説明する断面図である。 本発明の一実施形態に係るビット線コンタクトの形成方法を説明する断面図である。 本発明の一実施形態に係るシャロートレンチ、パターン化されたディープトレンチキャパシタ素子、パターン化されたリセスゲート、ワード線の配置を説明する上面図である。
符号の説明
１００ 基板
１０２ ディープトレンチキャパシタ素子
１０４ 上部
１０６ パッド層
１０８ 誘電被覆層
１１０ リセストレンチ
１１２ リセストランジスタ
１１４ チャネル領域
１１６ ゲート誘電体層
１１８ リセスゲート
１２０ 突出部
１２２ 外拡散領域
１２４ スペーサ
１２６ 間隙
１２８ ソース／ドレイン領域
１３０ 埋込部
１３２ 平行なシャロートレンチ
１３４ａ、１３４ｂ パターン化された埋込部
１３６ 活性領域（導電材料の層）
１３８ 誘電材料の層
１４０ ワード線
１４２ ゲート被覆誘電体層
１４４ スペーサ
１４６ 第２の誘電材料の層
１４８ ビット線コンタクトホール
１５０ ビット線
Ｗ１、Ｗ２ 幅

Claims (32)

  1. （ａ）リセスゲートとディープトレンチキャパシタ素子とをその内部に有すると共に、前記リセスゲートの突出部と前記ディープトレンチキャパシタ素子の上部とが露出する基板を準備する工程と、
    （ｂ）前記ディープトレンチキャパシタ素子の上部と、前記リセスゲートの突出部の側壁を取り囲むスペーサを形成する工程と、
    （ｃ）前記スペーサの間の間隙に、導電材料からなる埋込部を形成する工程と、
    （ｄ）前記基板、前記スペーサ、および前記埋込部のパターンニングにより、平行なシャロートレンチを形成し、これにより活性領域を規定する工程と、
    （ｅ）前記シャロートレンチ中に誘電材料の層を形成し、前記埋込部のいくつかを埋込ビット線コンタクトとする工程と、
    （ｆ）そのうちの少なくとも１本が前記リセスゲートと重なり合う部分を含むと共に、少なくとも１つの該重なり合う部分が少なくとも１つの前記リセスゲートの幅よりも狭くなるように、ワード線を前記リセスゲートに交差させて形成する工程と、
    を含む半導体素子の製造方法。
  2. 前記スペーサが、窒化シリコン（ＳｉＮ）を含んで構成される
    ことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記導電材料が、ポリシリコンを含んで構成される
    ことを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記スペーサが、さらに、前記ディープトレンチキャパシタ素子の前記上部を取り囲む
    ことを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 前記誘電材料が、酸化物を含んで構成される
    ことを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記パターンニングが、フォトリソグラフィープロセスとエッチングプロセスとを含む処理により行われる
    ことを特徴とする請求項１に記載の半導体素子の製造方法。
  7. 前記平行なシャロートレンチが、前記ディープトレンチキャパシタ素子と前記リセスゲートのパターン化された端縁に隣接して形成される
    ことを特徴とする請求項１に記載の半導体素子の製造方法。
  8. （ｇ）前記埋込ビット線コンタクトのうちの１つの上に上部ビット線コンタクトを形成すると共に、前記上部ビット線コンタクトに接続するビット線を形成する工程をさらに含む
    ことを特徴とする請求項１に記載の半導体素子の製造方法。
  9. （ａ）リセスゲートとディープトレンチキャパシタ素子とをその内部に有すると共に、前記リセスゲートの突出部と前記ディープトレンチキャパシタ素子の上部とが露出する基板を準備する工程と、
    （ｂ）前記ディープトレンチキャパシタ素子の上部と、前記リセスゲートの突出部の側壁を取り囲むスペーサを形成する工程と、
    （ｃ）前記基板上に第１の導電材料の層を形成する工程と、
    （ｄ）前記第１の導電材料の層の平坦化処理により、前記スペーサの間の間隙に埋込部を形成する工程と、
    （ｅ）前記基板、前記スペーサ、前記埋込部、前記ディープトレンチキャパシタ素子、および前記リセスゲートのパターンニングにより、平行なシャロートレンチを形成し、これにより活性領域を規定する工程と、
    （ｆ）前記シャロートレンチ中に第１の誘電材料の層を形成し、前記埋込部のいくつかを埋込ビット線コンタクトとする工程と、
    （ｇ）そのうちの少なくとも１本が前記リセスゲートと重なり合う部分を含むと共に、少なくとも１つの該重なり合う部分の幅が少なくとも１つの前記リセスゲートの幅よりも狭くなるように、ワード線を前記リセスゲートに交差させて形成する工程と、
    を含むことを特徴とする半導体素子の製造方法。
  10. （ｈ）前記基板上に第２の誘電材料の層を形成する工程と、
    （ｉ）前記第２の誘電材料の層をエッチングして、前記埋込ビット線コンタクトのうちの１つの上に、ビット線コンタクトホールを形成する工程と、
    （ｊ）前記第２の誘電材料の層の上に第２の導電材料の層を形成すると共に、前記ビット線コンタクトホールを充填して上部ビット線コンタクトを形成する工程と、
    （ｋ）前記第２の導電材料の層をパターンニングして前記上部ビット線コンタクトに接続するビット線を形成する工程と、
    をさらに含む請求項９に記載の半導体素子の製造方法。
  11. 前記スペーサが、窒化シリコン（ＳｉＮ）を含んで構成される
    ことを特徴とする請求項９に記載の半導体素子の製造方法。
  12. 前記第１の導電材料が、ポリシリコンを含んで構成される
    ことを特徴とする請求項９に記載の半導体素子の製造方法。
  13. 前記平坦化処理は、機械化学研磨（ＣＭＰ）、ブランケットエッチバック（blanket etching back）、またはリセスエッチング（recess etching）を含む処理により行われる
    ことを特徴とする請求項９に記載の半導体素子の製造方法。
  14. 前記スペーサがさらに、前記ディープトレンチキャパシタ素子の前記上部を取り囲む
    ことを特徴とする請求項９に記載の半導体素子の製造方法。
  15. 前記第１の誘電材料が、酸化物を含んで構成される
    ことを特徴とする請求項９に記載の半導体素子の製造方法。
  16. 前記パターンニングが、フォトリソグラフィープロセスとエッチングプロセスとを含む処理により行われる
    ことを特徴とする請求項９に記載の半導体素子の製造方法。
  17. 前記平行なシャロートレンチが、前記ディープトレンチキャパシタ素子と前記リセスゲートのパターン化された端縁に隣接して形成される
    ことを特徴とする請求項９に記載の半導体素子の製造方法。
  18. 前記第２の誘電材料が、酸化物を含んで構成される
    ことを特徴とする請求項１０に記載の半導体素子の製造方法。
  19. 前記第２の導電材料が、ポリシリコン、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を含む請求項１０に記載の半導体素子の製造方法。
  20. 前記第２の導電材料の層のパターンニングが、フォトリソグラフィープロセスとエッチングプロセスとを含む処理により行われる
    ことを特徴とする請求項１０に記載の半導体素子の製造方法。
  21. （ａ）リセスゲートとディープトレンチキャパシタ素子とをその内部に有すると共に、前記リセスゲートの突出部と前記ディープトレンチキャパシタ素子の上部とが露出する基板を準備する工程と、
    （ｂ）前記ディープトレンチキャパシタ素子の上部と、前記リセスゲートの突出部の側壁を取り囲むスペーサを形成する工程と、
    （ｃ）前記基板上に第１の導電材料の層を形成する工程と、
    （ｄ）前記第１の導電材料の層、前記スペーサ、前記ディープトレンチキャパシタ素子および前記リセスゲートの平坦化処理により、前記スペーサの間の間隙に、前記ディープトレンチキャパシタ素子の前記上部を取り囲む埋込部を形成する工程と、
    （ｅ）前記基板、前記スペーサ、前記埋込部、前記ディープトレンチキャパシタ素子、および前記リセスゲートのパターンニングにより、平行なシャロートレンチを形成し、これにより活性領域を規定する工程と、
    （ｆ）前記シャロートレンチ中に第１の誘電材料の層を形成し、前記埋込部のいくつかを埋込ビット線コンタクトとする工程と、
    （ｇ）そのうちの少なくとも１本が前記リセスゲートと重なり合う部分を含むと共に、少なくとも１つの該重なり合う部分の幅が少なくとも１つの前記リセスゲートの幅よりも狭くなるように、ワード線を前記リセスゲートに交差させて形成する工程と、
    を含む半導体素子の製造方法。
  22. （ｈ）前記基板上に第２の誘電材料の層を形成する工程と、
    （ｉ）前記第２の誘電材料の層のパターンニングにより、ビット線コンタクトホールおよびこれに接続するビット線トレンチを形成する工程と、
    （ｊ）前記ビット線コンタクトホールおよび前記ビット線トレンチ中に第２の導電材料の層を形成する工程と、
    をさらに含む請求項２１に記載の半導体素子の製造方法。
  23. 前記スペーサが、窒化シリコン（ＳｉＮ）を含んで構成される
    ことを特徴とする請求項２１記載の半導体素子の製造方法。
  24. 前記第１の導電材料が、ポリシリコンを含んで構成される
    ことを特徴とする請求項２１に記載の半導体素子の製造方法。
  25. 前記平坦化処理は、機械化学研磨（ＣＭＰ）、ブランケットエッチバック（blanket etching back）、またはリセスエッチング（recess etching）を含む処理により行われる
    ことを特徴とする請求項２１に記載の半導体素子の製造方法。
  26. 前記スペーサがさらに、前記ディープトレンチキャパシタ素子の前記上部を取り囲む
    ことを特徴とする請求項２１に記載の半導体素子の製造方法。
  27. 前記第１の誘電材料が、酸化物を含んで構成される
    ことを特徴とする請求項２１に記載の半導体素子の製造方法。
  28. 前記パターンニングが、フォトリソグラフィープロセスとエッチングプロセスとを含む処理により行われる
    ことを特徴とする請求項２１に記載の半導体素子の製造方法。
  29. 前記平行なシャロートレンチが、前記ディープトレンチキャパシタ素子と前記リセスゲートのパターン化された端縁に隣接して形成される請求項２１記載の半導体素子の製造方法。
  30. 前記第２の誘電材料が、酸化物を含んで構成される
    ことを特徴とする請求項２２に記載の半導体素子の製造方法。
  31. 前記第２の導電材料が、ポリシリコン、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびタングステン（Ｗ）を含む請求項２２に記載の半導体素子の製造方法。
  32. 前記第２の導電材料の層のパターンニングが、フォトリソグラフィープロセスとエッチングプロセスとを含む処理により行われる
    ことを特徴とする請求項２２に記載の半導体素子の製造方法。
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