JP2006344803A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】 チャネルポテンシャルの支配力の低下を抑制しつつ、ゲート長を短縮できるようにする。
【解決手段】 ゲート電極１５の一端からオフセット長ＸSだけ隔ててソース層１８ａを形成するとともに、ゲート電極１５の他端からオフセット長ＸDだけ隔ててドレイン層１８ｂを形成し、ソース層１８ａ側のオフセット長ＸSは、ドレイン層１８ｂ側のオフセット長ＸDよりも短くするとともに、サイドウォール１６ａ、１６ｂの長さは、オフセット長ＸS、ＸDにそれぞれ対応するように設定する。
【選択図】 図１

Description

本発明は半導体装置および半導体装置の製造方法に関し、特に、ソースドレインオフセット構造を持つ電界効果型トランジスタに適用して好適なものである。
近年の電界効果型トランジスタでは、半導体集積回路の高密度化および高速化を促進するために、サブミクロンオーダーにまでゲート長を短くすることが行われている。
また、例えば、特許文献１には、ゲート長が縮小された電界効果型トランジスタのショートチャネル効果を抑制するため、ソース／ドレイン層を浅く形成する方法が開示されている。
特開２００４−１７２６３１号公報
しかしながら、電界効果型トランジスタのゲート長が５０ｎｍ程度以下にまで縮小されると、ゲート電極によるチャネルポテンシャルの支配力が低下するとともに、ソース／ドレイン間を流れる漏れ電流が増大する。このため、ゲート長が５０ｎｍ程度以下にまで縮小された電界効果型トランジスタでは、ショートチャネル効果を十分に抑制することが困難になり、電界効果型トランジスタのオフ状態での漏れ電流が増大するとともに、オン状態での動作電流の減少を招くという問題があった。
そこで、本発明の目的は、チャネルポテンシャルの支配力の低下を抑制しつつ、ゲート長を短縮することが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体層上に配置されたゲート電極と、前記ゲート電極の一端から第１オフセット長だけ隔てて前記半導体層に形成されたソース層と、前記ゲート電極の他端から第２オフセット長だけ隔てて前記半導体層に形成されたドレイン層と、前記ソース層側の前記ゲート電極の側壁に形成された第１サイドウォールと、前記ドレイン層側の前記ゲート電極の側壁に形成された第２サイドウォールとを備え、前記第１オフセット長は前記第２オフセット長よりも短く、かつ前記第１サイドウォールの長さは前記第２サイドウォールの長さよりも短いことを特徴とする。
これにより、ソース／ドレイン間の間隔を狭くすることなく、ゲート長を短縮することが可能となるとともに、ソース側とドレイン側とのオフセット長を自己整合的に異ならせることができる。このため、ゲート長がソース／ドレイン間の間隔より小さい場合においても、ソース／ドレイン間におけるポテンシャルの制御位置を最適化することができ、ソース／ドレイン間を流れる漏れ電流の増大を抑制しつつ、チャネルポテンシャルの支配力の低下を抑制することが可能となる。この結果、電界効果型トランジスタのオフ電流の増大を抑制しつつ、オン電流を増大させることができ、半導体集積回路の低消費電力化を図りつつ、半導体集積回路の高密度化および高速化を促進することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記ソース層とチャネル間のビルトインポテンシャルをＶbi、動作時のドレイン電圧をＶD、前記第１オフセット長をＸS、前記第２オフセット長をＸDとすると、ＸS／ＸD＝Ｖbi／（Ｖbi＋ＶD）であることを特徴とする。
これにより、ゲート長がソース／ドレイン間の間隔より小さい場合においても、ゲート電極によるポテンシャル制御を効率よく行わせることが可能となり、電界効果型トランジスタのオフ電流の増大を抑制しつつ、オン電流を増大させることができる。
また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体層上に配置されたゲート電極と、前記ゲート電極の一端から所定間隔だけ隔てて前記半導体層に形成されたソース層と、前記ゲート電極の他端から所定間隔だけ隔てて前記半導体層に形成されたドレイン層と、前記ソース層側の前記ゲート電極の側壁に形成された第１サイドウォールと、前記ドレイン層側の前記ゲート電極の側壁に形成された第２サイドウォールとを備え、前記第１サイドウォールおよび前記第２サイドウォールの誘電率は前記ゲート絶縁膜の誘電率よりも大きいことを特徴とする。
これにより、ゲート電極の側壁を介してチャネル領域のポテンシャル制御を効率よく行うことができる。このため、ソース／ドレイン層をゲート電極から隔てて配置した場合においても、ゲート電極によるチャネルポテンシャルの支配力の低下を抑制することが可能となり、電界効果型トランジスタのオフ電流の増大を抑制しつつ、オン電流を増大させることができる。
また、本発明の一態様に係る半導体装置によれば、ゲート絶縁膜を介して半導体層上に配置されたゲート電極と、前記ゲート電極の一端から所定間隔だけ隔てて前記半導体層に形成されたソース層と、前記ゲート電極の他端から所定間隔だけ隔てて前記半導体層に形成されたドレイン層と、前記ソース層側の前記ゲート電極の側壁に形成された第１サイドウォールと、前記ドレイン層側の前記ゲート電極の側壁に形成された第２サイドウォールとを備え、前記第１サイドウォールの誘電率は前記第２サイドウォールの誘電率よりも大きいことを特徴とする。
これにより、ソース／ドレイン層をゲート電極から隔てて配置した場合においても、ソース側のチャネル領域のポテンシャル制御を効率よく行うことが可能となるとともに、ドレイン側の容量を低減することが可能となり、半導体集積回路の低消費電力化を図りつつ、半導体集積回路の高密度化および高速化を促進することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して配置されたゲート電極を半導体層上に形成する工程と、前記ゲート電極が配置された半導体層上の全面に誘電体膜を形成する工程と、前記ゲート電極に対して斜め方向からイオンビームを照射することにより、前記ゲート電極の一方の側に局所的に配置されたダメージ層を前記誘電体膜に形成する工程と、前記ダメージ層が形成された誘電体膜の異方性エッチングを行うことにより、第１サイドウォールを前記ゲート電極の一方の側の側壁に形成するとともに、前記第１サイドウォールよりも長さが長い第２サイドウォールを前記ゲート電極の他方の側の側壁に形成する工程と、前記ゲート電極、前記第１サイドウォールおよび前記第２サイドウォールをマスクとして前記半導体層にイオン注入を行うことにより、前記ゲート電極の一端から第１オフセット長だけ隔てて配置されたソース層を前記半導体層に形成するとともに、前記ゲート電極の他端から第２オフセット長だけ隔てて配置されたドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
これにより、マスク合わせを行うことなく、長さが互いに異なるサイドウォールをゲート電極の側壁に形成することができる。このため、ゲート電極が微細化された場合においても、ソース側とドレイン側とのオフセット長を自己整合的に異ならせることができ、ソース／ドレイン間におけるポテンシャルの制御位置を最適化することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、ゲート絶縁膜を介して配置されたゲート電極を半導体層上に形成する工程と、前記ゲート電極が配置された半導体層上の全面に第１誘電体膜を形成する工程と、前記ゲート電極に対して斜め方向からイオンビームを照射することにより、前記ゲート電極の一方の側に局所的に配置されたダメージ層を前記第１誘電体膜に形成する工程と、前記ダメージ層が形成された第１誘電体膜の異方性エッチングを行うことにより、前記ゲート電極の一方の側の側壁の第１誘電体膜を除去するとともに、前記ゲート電極の他方の側の側壁に第１サイドウォールを形成する工程と、前記第１サイドウォールが形成された半導体層上の全面に前記第１誘電体膜と誘電率が異なる第２誘電体膜を形成する工程と、前記第２誘電体膜の異方性エッチングを行うことにより、前記第１誘電体膜が除去されたゲート電極の側壁に第２サイドウォールを形成する工程と、前記ゲート電極、前記第１サイドウォールおよび前記第２サイドウォールをマスクとして前記半導体層にイオン注入を行うことにより、前記ゲート電極の一端から所定間隔だけ隔てて配置されたソース層を前記半導体層に形成するとともに、前記ゲート電極の他端から所定間隔だけ隔てて配置されたドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
これにより、誘電率が互いに異なるサイドウォールをゲート電極の側壁に形成することが可能となるとともに、これらのサイドウォールに対してソース／ドレイン層をそれぞれ自己整合的に配置することができる。このため、ゲート電極が微細化された場合においても、ソース側のチャネル領域のポテンシャル制御を効率よく行うことが可能となるとともに、ドレイン側の容量を低減することが可能となり、半導体集積回路の低消費電力化を図りつつ、半導体集積回路の高密度化および高速化を促進することが可能となる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図、図１（ｂ）は、図１（ａ）の半導体装置のチャネル方向のポテンシャル分布を直線で近似して示す図である。
図１（ａ）において、支持基板１１上には絶縁層１２が形成され、絶縁層１２上には単結晶半導体層１３が形成されている。なお、支持基板１１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、単結晶半導体層１３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層１２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、単結晶半導体層１３が絶縁層１２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、単結晶半導体層１３の代わりに、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
そして、単結晶半導体層１３上には、ゲート絶縁膜１４を介してゲート電極１５が配置されている。なお、ゲート絶縁膜１４の材質としては、例えば、ＳｉＯ2の他、ＨｆＯ2などの誘電体を用いるようにしてもよい。また、ゲート電極１５の材質としては、例えば、多結晶シリコンの他、ＴａＮ、ＴｉＮ、Ｗ、Ｐｔ、Ｃｕなどの金属系材料を用いるようにしてもよい。また、ゲート電極１５のゲート長は、５０ｎｍ以下とすることが好ましい。
そして、単結晶半導体層１３には、ゲート電極１５の一端からオフセット長ＸSだけ隔ててソース層１８ａが形成されるとともに、ゲート電極１５の他端からオフセット長ＸDだけ隔ててドレイン層１８ｂが形成され、ゲート電極１５下にはボディ領域１７が配置されている。そして、ソース層１８ａ側には、ゲート電極１５の一方の側壁に形成されたサイドウォール１６ａが配置されるとともに、ドレイン層１８ｂ側には、ゲート電極１５の他方の側壁に形成されたサイドウォール１６ｂが配置されている。なお、サイドウォール１６ａ、１６ｂの材質としては、ＳｉＯ2の他、ＨｆＯ2、ＨｆＯＮ、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＯＮ、ＺｒＡｌＯ、ＺｒＡｌＯＮ、ＺｒＳｉＯ、ＺｒＳｉＯＮ、Ｔａ2Ｏ5、Ｙ2Ｏ3、（Ｓｒ，Ｂａ）ＴｉＯ3、ＬａＡｌＯ3、ＳｒＢｉ2Ｔａ2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｐｂ（Ｚｉ，Ｔｉ）Ｏ3などの誘電体を用いるようにしてもよい。
ここで、ソース層１８ａ側のオフセット長ＸSは、ドレイン層１８ｂ側のオフセット長ＸDよりも短くすることが好ましく、サイドウォール１６ａ、１６ｂの長さは、オフセット長ＸS、ＸDにそれぞれ対応するように設定することができる。
そして、図１（ａ）の電界効果型トランジスタを動作させる場合、ソース層１８ａを接地するとともに、ドレイン層１８ｂにドレイン電圧ＶDを印加し、ゲート電極１５のオン／オフ制御を行うことができる。
これにより、ソース層１８ａとドレイン層１８ｂとの間の間隔を狭くすることなく、ゲート電極１５のゲート長を短縮することが可能となるとともに、ソース層１８ａ側とドレイン層１８ｂ側とのオフセット長を自己整合的に異ならせることができる。このため、ゲート電極１５のゲート長がソース層１８ａとドレイン層１８ｂとの間の間隔より小さい場合においても、ソース層１８ａとドレイン層１８ｂとの間におけるポテンシャルの制御位置を最適化することができ、ソース層１８ａとドレイン層１８ｂとの間を流れる漏れ電流の増大を抑制しつつ、チャネルポテンシャルの支配力の低下を抑制することが可能となる。この結果、電界効果型トランジスタのオフ電流の増大を抑制しつつ、オン電流を増大させることができ、半導体集積回路の低消費電力化を図りつつ、半導体集積回路の高密度化および高速化を促進することが可能となる。
なお、図１（ｂ）に示すように、ソース層１８ａとチャネル間のビルトインポテンシャルをＶbiとすると、オフセット長ＸS、ＸDは以下の関係を満たすように設定することが好ましい、
ＸS／ＸD＝Ｖbi／（Ｖbi＋ＶD）
これにより、ドレイン層１８ｂにＶDを印加した場合においても、ソース層１８ａのオフセット領域のポテンシャル勾配と、ドレイン層１８ｂ側のオフセット領域のポテンシャル勾配とが等しくなるようにすることができる。このため、ゲート電極１５のゲート長がソース層１８ａとドレイン層１８ｂとの間の間隔より小さい場合においても、ゲート電極１５によるチャネルポテンシャルの支配力を均等化することができ、ゲート電極によるポテンシャル制御を効率よく行わせることが可能となる。
また、サイドウォール１６ａ、１６ｂの誘電率は、ゲート絶縁膜１４の誘電率よりも大きくなるように設定することが好ましい。これにより、ゲート電極１５の側壁を介してチャネル領域のポテンシャル制御を効率よく行うことができ、ソース層１８ａおよびドレイン層１８ｂをゲート電極１５から隔てて配置した場合においても、ゲート電極１５によるチャネルポテンシャルの支配力の低下を抑制することが可能となる。
また、ソース層１８ａ側のサイドウォール１６ａの誘電率は、ドレイン層１８ｂ側のサイドウォール１６ｂの誘電率よりも大きくなるように設定することが好ましい。これにより、ソース層１８ａのチャネル領域のポテンシャル制御を効率よく行うことが可能となるとともに、ドレイン層１８ｂ側の容量を低減することが可能となる。
また、図１の実施形態では、ＳＯＩ基板上に電界効果型トランジスタを形成する方法について説明したが、バルク基板上に形成された電界効果型トランジスタに図１の構成を適用するようにしてもよい。
図２は、図１の半導体装置の特性のシミュレーションに用いた構成を示す図である。
図２において、ＢＯＸ層２２上には単結晶Ｓｉ層２３が形成されている。そして、単結晶Ｓｉ層２３上には、ゲート絶縁膜２４を介してゲート電極２５が配置されている。そして、単結晶Ｓｉ層２３には、ゲート電極２５の一端からオフセット長ＸSだけ隔ててソース層２８ａが形成されるとともに、ゲート電極２５の他端からだけ隔ててドレイン層２８ｂが形成され、ゲート電極２５下にはボディ領域２７が配置されている。そして、ソース層２８ａ側には、ゲート電極２５の一方の側壁に形成されたサイドウォール２６ａが配置されるとともに、ドレイン層２８ｂ側には、ゲート電極２５の他方の側壁に形成されたサイドウォール２６ｂが配置されている。
ここで、単結晶Ｓｉ層２３の膜厚Ｔｓを１０ｎｍ、単結晶Ｓｉ層２３の不純物濃度を１０15／ｃｍ2、ゲート電極２５のゲート長Ｌｇを２０ｎｍ、ゲート電極２５の仕事関数φMを４．６ｅＶ、ゲート絶縁膜２４の膜厚を１ｎｍ、ゲート絶縁膜２４の比誘電率をεG、サイドウォール２６ａ、２６ｂの比誘電率をεSpとし、ソース層２８ａを接地するとともに、ドレイン層１８ｂにドレイン電圧ＶD＝１Ｖを印加した状態で、図２の電界効果型トランジスタの特性についてシミュレーションを行った。
図３は、スペーサおよびゲート絶縁膜の誘電率を変化させた時のチャネル方向のポテンシャル分布のシミュレーション結果を示す図である。なお、図３（ａ）は、ゲート絶縁膜２４の比誘電率εG＝２０、サイドウォール２６ａ、２６ｂの比誘電率εSp＝３．９とした場合のチャネル方向のポテンシャル分布、図３（ｂ）は、ゲート絶縁膜２４の比誘電率εG＝３．９、サイドウォール２６ａ、２６ｂの比誘電率εSp＝２０とした場合のチャネル方向のポテンシャル分布を示す。
図３において、ゲート絶縁膜２４の比誘電率εG＝３．９、サイドウォール２６ａ、２６ｂの比誘電率εSp＝２０とした場合には、ゲート絶縁膜２４の比誘電率εG＝２０、サイドウォール２６ａ、２６ｂの比誘電率εSp＝３．９とした場合に比べて、ゲート電極２５をオンした時のチャネル領域のポテンシャルに落ち込みが減少している。また、ゲート絶縁膜２４の比誘電率εG＝３．９、サイドウォール２６ａ、２６ｂの比誘電率εSp＝２０とした場合には、ゲート絶縁膜２４の比誘電率εG＝２０、サイドウォール２６ａ、２６ｂの比誘電率εSp＝３．９とした場合に比べて、ゲート電極２５をオフした時のチャネル領域のポテンシャルが平坦化されている。
この結果、サイドウォール２６ａ、２６ｂの誘電率をゲート絶縁膜２４の誘電率よりも大きくすることにより、ゲート電極２５によるチャネルポテンシャルの支配力を向上させることができ、電界効果型トランジスタのオフ電流の増大を抑制しつつ、オン電流を増大させることができる。
図４は、スペーサおよびゲート絶縁膜の誘電率を変化させた時のＶG−ＩD特性のシミュレーション結果を示す図である。
図４において、サイドウォール２６ａ、２６ｂの誘電率をゲート絶縁膜２４の誘電率よりも大きくすることにより、電界効果型トランジスタのオフ電流が減少するとともに、オン電流が増大することが判る。
また、ゲート絶縁膜２４の比誘電率εG＝３．９、サイドウォール２６ａ、２６ｂの比誘電率εSp＝２０とした場合と、ゲート絶縁膜２４の比誘電率εG＝２０、サイドウォール２６ａ、２６ｂの比誘電率εSp＝３．９とした場合とを比べると、ＶG−ＩD特性がずれていることから、サイドウォール２６ａ、２６ｂの比誘電率を変化させることにより、しきい値電圧を調整することができる。
図５は、ソース／ドレインのオフセット長を変化させた時のチャネル方向のポテンシャル分布を示す図である。なお、図５（ａ）は、ゲート絶縁膜２４の比誘電率εG＝２０、サイドウォール２６ａ、２６ｂの比誘電率εSp＝２０、オフセット長ＸS＝３０ｎｍ、オフセット長ＸD＝０ｎｍとした場合のチャネル方向のポテンシャル分布、図５（ｂ）は、ゲート絶縁膜２４の比誘電率εG＝２０、サイドウォール２６ａ、２６ｂの比誘電率εSp＝２０、オフセット長ＸS＝１０ｎｍ、オフセット長ＸD＝２０ｎｍとした場合のチャネル方向のポテンシャル分布、図５（ｃ）は、ゲート絶縁膜２４の比誘電率εG＝２０、サイドウォール２６ａ、２６ｂの比誘電率εSp＝２０、オフセット長ＸS＝０ｎｍ、オフセット長ＸD＝３０ｎｍとした場合のチャネル方向のポテンシャル分布を示す。
図５において、オフセット長ＸS、ＸDの分配比率を変化させることにより、ゲート電極２５をオン／オフした時のチャネル領域のポテンシャルを変化させることができ、ゲート電極２５によるチャネルポテンシャルの支配力を制御することができる。
また、ソース／ドレインのオフセット長を変化させると、オフ時のチャネル領域のポテンシャルのピークが変化することから、ソース／ドレインのオフセット長を変化させることにより、しきい値電圧を調整することができる。
図６は、ソース／ドレインのオフセット長を変化させた時のオン電流の変化を示す図である。
図６において、ゲート絶縁膜２４の比誘電率εG＝２０、サイドウォール２６ａ、２６ｂの比誘電率εSp＝２０として、ＸS＋ＸD＝３０ｎｍに固定して、オフセット長ＸS、ＸDの分配比率を変化させると、オフセット長ＸD＝２０ｎｍの付近でオン電流ＩONを極大にすることができる。この結果、オン電流ＩONを増大させるためには、オフセット長ＸDをオフセット長ＸSよりも大きくすることが好ましい。
図７は、本発明の第２実施形態に係る半導体装置の製造方法の一例を示す断面図である。
図７（ａ）において、ＢＯＸ層３２上には単結晶半導体層３３が形成されている。そして、単結晶半導体層３３の表面の熱酸化を行うことにより、単結晶半導体層３３の表面にゲート絶縁膜３４を形成する。そして、ゲート絶縁膜３４が形成された単結晶半導体層３３上に、ＣＶＤなどの方法により多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート電極３５を単結晶半導体層３３上に形成する。
次に、図７（ｂ）に示すように、ＣＶＤなどの方法により、ゲート電極３５が配置された単結晶半導体層３３上の全面に誘電体膜３６を堆積する。そして、ゲート電極３５に対して斜め方向からイオンビームＩＮ１を照射することにより、ゲート電極３５の一方の側に局所的に配置されたダメージ層３９を誘電体膜３６に形成する。
次に、図７（ｃ）に示すように、ダメージ層３９が形成された誘電体膜３６の異方性エッチングを行うことにより、サイドウォール３６ａをゲート電極の一方の側の側壁に形成するとともに、サイドウォール３６ｂをゲート電極３５の他方の側の側壁に形成する。ここで、ゲート電極３５の一方の側に局所的に配置されたダメージ層３９を誘電体膜３６に形成することにより、サイドウォール３６ａ側の誘電体膜３６のエッチングレートをサイドウォール３６ｂ側の誘電体膜３６のエッチングレートよりも大きくすることができる。このため、サイドウォール３６ａ側の誘電体膜３６をサイドウォール３６ｂ側の誘電体膜３６よりも薄くすることができ、サイドウォール３６ａの長さをサイドウォール３６ｂの長さよりも短くすることができる。
次に、図７（ｄ）に示すように、ゲート電極３５およびサイドウォール３６ａ、３６ｂをマスクとして単結晶半導体層３３に不純物のイオン注入を行うことにより、ゲート電極３５の一端からサイドウォール３６ａの長さ分だけ隔てて配置されたソース層３８ａを単結晶半導体層３３に形成するとともに、ゲート電極３５の他端からサイドウォール３６ｂの長さ分だけ隔てて配置されたドレイン層３８ｂを単結晶半導体層３３に形成する。
これにより、ゲート電極３５が微細化された場合においても、ソース層３８ａ側とドレイン層３８ｂ側とのオフセット長を自己整合的に異ならせることができ、ソースドレインオフセット構造を有するボディ領域３７のポテンシャルの制御位置を最適化することができる。
図８は、本発明の第３実施形態に係る半導体装置の製造方法の一例を示す断面図である。
図８（ａ）において、ＢＯＸ層４２上には単結晶半導体層４３が形成され、単結晶半導体層４３上にはゲート絶縁膜４４を介してゲート電極４５が形成されている。
そして、図８（ｂ）に示すように、ＣＶＤなどの方法により、ゲート電極４５が配置された単結晶半導体層４３上の全面に誘電体膜４６を堆積する。そして、ゲート電極４５に対して斜め方向からイオンビームＩＮ２を照射することにより、ゲート電極４５の一方の側に局所的に配置されたダメージ層４９を誘電体膜４６に形成する。
次に、図８（ｃ）に示すように、ダメージ層４９が形成された誘電体膜４６の異方性エッチングを行うことにより、ゲート電極４５の他方の側の側壁の誘電体膜４６を除去するとともに、ゲート電極４５の他方の側の側壁にサイドウォール４６ｂを形成する。
そして、図８（ｄ）に示すように、ＣＶＤなどの方法により、サイドウォール４６ｂが配置された単結晶半導体層４３上の全面に、誘電体膜４６と異なる誘電率を持つ誘電体膜５０を堆積する。
次に、図８（ｅ）に示すように、誘電体膜５０の異方性エッチングを行うことにより、誘電体膜４６が除去されたゲート電極４５の側壁にサイドウォール５０ａを形成する。なお、図８（ｆ）のソース層４８ａ側のサイドウォール５０ａの誘電率は、ドレイン層４８ｂ側のサイドウォール４６ｂの誘電率よりも大きくなるように設定することが好ましい。
次に、図８（ｆ）に示すように、ゲート電極４５およびサイドウォール４６ａ、４６ｂをマスクとして単結晶半導体層４３に不純物のイオン注入を行うことにより、ゲート電極４５の一端からサイドウォール４６ａの長さ分だけ隔てて配置されたソース層４８ａを単結晶半導体層４３に形成するとともに、ゲート電極４５の他端からサイドウォール４６ｂの長さ分だけ隔てて配置されたドレイン層４８ｂを単結晶半導体層４３に形成する。
これにより、誘電率が互いに異なるサイドウォール５０ａ、４６ａをゲート電極４５の側壁に形成することが可能となるとともに、これらのサイドウォール５０ａ、４６ａに対してソース層４８ａおよびドレイン層４８ｂをそれぞれ自己整合的に配置することができる。このため、ゲート電極４５が微細化された場合においても、ソース層４８ａ側のチャネル領域のポテンシャル制御を効率よく行うことが可能となるとともに、ドレイン層４８ｂ側の容量を低減することが可能となり、半導体集積回路の低消費電力化を図りつつ、半導体集積回路の高密度化および高速化を促進することが可能となる。
本発明の第１実施形態に係る半導体装置の概略構成を示す断面図およびポテンシャル図。 図１の半導体装置の特性のシミュレーションに用いた構成を示す図。 スペーサの誘電率を変化させた時のポテンシャル分布を示す図。 スペーサの誘電率を変化させた時のＶG−ＩD特性を示す図。 オフセット長を変化させた時のポテンシャル分布を示す図。 オフセット長を変化させた時のオン電流の変化を示す図。 本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。 本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
符号の説明
１１ 支持基板、１２ 絶縁層、１３、３３、４３ 単結晶半導体層、１４、２４、３４、４４ ゲート絶縁膜、１５、２５、３５、４５ ゲート電極、１６ａ、１６ｂ、２６ａ、２６ｂ、３６ａ、３６ｂ、４６ａ、５０ａ サイドウォール、１７、２７、３７、４７ ボディ領域、１８ａ、２８ａ、３８ａ、４８ａ ソース層、１８ｂ、２８ｂ、３８ｂ、４８ｂ ドレイン層、２２、３２、４２ ＢＯＸ層、２３ 単結晶Ｓｉ層、３６、４６、５０ 誘電体膜、３９ ダメージ層、ＩＮ１、ＩＮ２ イオンビーム

Claims (6)

  1. ゲート絶縁膜を介して半導体層上に配置されたゲート電極と、
    前記ゲート電極の一端から第１オフセット長だけ隔てて前記半導体層に形成されたソース層と、
    前記ゲート電極の他端から第２オフセット長だけ隔てて前記半導体層に形成されたドレイン層と、
    前記ソース層側の前記ゲート電極の側壁に形成された第１サイドウォールと、
    前記ドレイン層側の前記ゲート電極の側壁に形成された第２サイドウォールとを備え、
    前記第１オフセット長は前記第２オフセット長よりも短く、かつ前記第１サイドウォールの長さは前記第２サイドウォールの長さよりも短いことを特徴とする半導体装置。
  2. 前記ソース層とチャネル間のビルトインポテンシャルをＶbi、動作時のドレイン電圧をＶD、前記第１オフセット長をＸS、前記第２オフセット長をＸDとすると、
    ＸS／ＸD＝Ｖbi／（Ｖbi＋ＶD）
    であることを特徴とする請求項１記載の半導体装置。
  3. ゲート絶縁膜を介して半導体層上に配置されたゲート電極と、
    前記ゲート電極の一端から所定間隔だけ隔てて前記半導体層に形成されたソース層と、
    前記ゲート電極の他端から所定間隔だけ隔てて前記半導体層に形成されたドレイン層と、
    前記ソース層側の前記ゲート電極の側壁に形成された第１サイドウォールと、
    前記ドレイン層側の前記ゲート電極の側壁に形成された第２サイドウォールとを備え、
    前記第１サイドウォールおよび前記第２サイドウォールの誘電率は前記ゲート絶縁膜の誘電率よりも大きいことを特徴とする半導体装置。
  4. ゲート絶縁膜を介して半導体層上に配置されたゲート電極と、
    前記ゲート電極の一端から所定間隔だけ隔てて前記半導体層に形成されたソース層と、
    前記ゲート電極の他端から所定間隔だけ隔てて前記半導体層に形成されたドレイン層と、
    前記ソース層側の前記ゲート電極の側壁に形成された第１サイドウォールと、
    前記ドレイン層側の前記ゲート電極の側壁に形成された第２サイドウォールとを備え、
    前記第１サイドウォールの誘電率は前記第２サイドウォールの誘電率よりも大きいことを特徴とする半導体装置。
  5. ゲート絶縁膜を介して配置されたゲート電極を半導体層上に形成する工程と、
    前記ゲート電極が配置された半導体層上の全面に誘電体膜を形成する工程と、
    前記ゲート電極に対して斜め方向からイオンビームを照射することにより、前記ゲート電極の一方の側に局所的に配置されたダメージ層を前記誘電体膜に形成する工程と、
    前記ダメージ層が形成された誘電体膜の異方性エッチングを行うことにより、第１サイドウォールを前記ゲート電極の一方の側の側壁に形成するとともに、前記第１サイドウォールよりも長さが長い第２サイドウォールを前記ゲート電極の他方の側の側壁に形成する工程と、
    前記ゲート電極、前記第１サイドウォールおよび前記第２サイドウォールをマスクとして前記半導体層にイオン注入を行うことにより、前記ゲート電極の一端から第１オフセット長だけ隔てて配置されたソース層を前記半導体層に形成するとともに、前記ゲート電極の他端から第２オフセット長だけ隔てて配置されたドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
  6. ゲート絶縁膜を介して配置されたゲート電極を半導体層上に形成する工程と、
    前記ゲート電極が配置された半導体層上の全面に第１誘電体膜を形成する工程と、
    前記ゲート電極に対して斜め方向からイオンビームを照射することにより、前記ゲート電極の一方の側に局所的に配置されたダメージ層を前記第１誘電体膜に形成する工程と、
    前記ダメージ層が形成された第１誘電体膜の異方性エッチングを行うことにより、前記ゲート電極の一方の側の側壁の第１誘電体膜を除去するとともに、前記ゲート電極の他方の側の側壁に第１サイドウォールを形成する工程と、
    前記第１サイドウォールが形成された半導体層上の全面に前記第１誘電体膜と誘電率が異なる第２誘電体膜を形成する工程と、
    前記第２誘電体膜の異方性エッチングを行うことにより、前記第１誘電体膜が除去されたゲート電極の側壁に第２サイドウォールを形成する工程と、
    前記ゲート電極、前記第１サイドウォールおよび前記第２サイドウォールをマスクとして前記半導体層にイオン注入を行うことにより、前記ゲート電極の一端から所定間隔だけ隔てて配置されたソース層を前記半導体層に形成するとともに、前記ゲート電極の他端から所定間隔だけ隔てて配置されたドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。

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