JP2006344111A - 半導体集積回路設計支援装置、半導体集積回路設計支援方法およびその方法を記録した記録媒体 - Google Patents

Abstract

【課題】半導体集積回路とキャリア基板間に発生する寄生素子の影響を設計段階で評価すること。
【解決手段】半導体集積回路の設計段階における解析対象の解析モデルを半導体集積回路の中だけで閉じず、半導体集積回路以外に半導体集積回路を実装する回路基板と前記回路基板と前記半導体集積回路間の寄生素子とを含んだ解析モデルを生成し解析することにより、半導体集積回路とキャリア基板間に発生する寄生素子の影響を設計段階で評価する。
【選択図】図６

Description

本発明はフリップチップ実装される半導体集積回路の設計支援装置に係り、特に前記半導体集積回路における寄生素子の影響を含めた解析を効率的に行う半導体集積回路設計支援装置、半導体集積回路設計支援方法およびその方法を記録した記録媒体に関するものである。ここでフリップチップ実装とは、半導体集積回路の接続部であるパッドをキャリア基板側に向けて実装される実装技術をさす。

従来、半導体集積回路における回路の振る舞いは、ＳＰＩＣＥなどの回路シミュレータを用いて解析されており、例えば図３に示す半導体集積回路３１０１の解析は、配線３１０４、ビア３１０８、パッド３１０６、基板コンタクト３１１２などの回路要素に加え、３１０７、３１１０に示す配線間の寄生素子や３１１１に示す配線とサブストレート間の寄生素子、配線３１０４の配線抵抗などを加えた解析モデルを解析することで評価していた。ここで３１０２はキャリア基板、３１０３はワイヤボンディングを示している。

また、半導体集積回路は、サブストレート３１０５（半導体基板）上に素子や配線を作りこむため、高速デジタル回路やアナログ回路の振る舞いは、サブストレートにも影響される。一方、半導体集積回路は試作コストが莫大なため、設計時に回路の振る舞いを解析する必要がある。サブストレートの影響を含む半導体集積回路の解析には、解析モデル路規模を抑制するため、内部回路のノード数を減らす工夫が示されている（特許文献１）。

特許文献１では、サブストレート３１０５を図４に示すように抵抗が３次元的につながった抵抗網としてモデル化、回路素子数の増加に伴い解析時間の増加を防ぐため、図５に示すように解析結果を出力する外部ノードと解析結果が不要な内部ノードに分類し、解析時に内部ノードを消去することで、サブストレートの影響まで考慮して半導体集積回路の振る舞いを効率よく解析する手法を開示している。
特開２００１−２７２４４１号公報

近年の半導体集積回路は、微細化も進みパッド数がチップ面積に対し飛躍的に増加し、図３に示すパッドをチップ周辺に配置するワイヤボンディング実装から、図６に示すチップの全面にエリアバンプを形成できるフリップチップ実装を用いる場合が増えてきた。図６では、図３における半導体集積回路３１０１をキャリア基板３２０５に対し反転し半導体集積回路３２０１とし、バンプ３２０６によりキャリア基板３２０５と半導体集積回路３２０１を接続している。

また、半導体集積回路は高機能／高速化の方向にも発展しており、その動作周波数は数ＧＨｚ帯にまで高速化してきている。

高速動作する半導体集積回路を図６の半導体集積回路３２０１のようにフリップチップ実装する場合は、キャリア基板上に形成されるグランドプレーン３２０３と半導体集積回路内の回路間に発生する寄生素子３２０４による影響が無視できなくなりつつある。

しかしながら、前記従来の構成では、半導体集積回路３２０１とキャリア基板の導体３２０３との間にできる寄生素子３２０４の影響を考慮できないため、半導体集積回路の振る舞いは、半導体集積回路を試作しキャリア基板に実装するまで、評価できないという課題があった。

本発明は。前記従来の課題を解決するもので、半導体集積回路の設計段階において、半導体集積回路とキャリア基板との間にできる寄生素子の影響を考慮可能とする半導体集積回路の設計支援装置を提供することを目的とする。

前記従来の課題を解決するために、本発明は半導体集積回路とキャリア基板間に発生する寄生素子の影響を考慮して解析を行うため、本半導体集積回路設計支援装置では、半導体集積回路の解析モデルに加え、キャリア基板の物理構造と半導体集積回路とキャリア基板間の物理構造（アンダーフィル３２０２の比誘電率や誘電損失、厚み、キャリア基板３２０５の層構成、比誘電率、誘電損失、厚みなど）を入力し、半導体集積回路とキャリア基板間に発生する寄生素子を等価回路として抽出することが可能となり、半導体集積回路とキャリア基板間に発生する寄生素子の影響を考慮した解析を行う。

本構成によって、半導体集積回路とキャリア基板間に発生する寄生素子の影響を半導体集積回路の設計時に評価することができる。

上記説明したように本発明の半導体集積回路設計支援装置、上記半導体集積回路設計支援方法を実現するプログラムおよびプログラムを実装した記録媒体によれば、半導体集積回路とキャリア基板内の導体間に発生する寄生素子の影響を考慮して半導体集積回路の解析が可能となり、半導体集積回路の試作回数の削減が見込まれ半導体集積回路の開発コストの削減が可能となる。

以下本発明の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
図１に、本発明の実施の形態１による半導体集積回路設計支援装置１０００の全体構成を示す。

半導体集積回路設計支援装置１０００は、図１に示すようにコマンド入力部１１０１、データ入力部１１０２、表示部１１０３、制御部１１０４、コマンド入力解析部１１０５、回路モデル生成部１１０６、解析部１１０７、閾値判断部１１０８、設計情報記憶部１１０９から構成される。

半導体集積回路設計支援装置１０００では、図２に示すようなワークステーションなどのコンピュータ・ハードウェア上で、図１に示す機能を実現するソフトウェアを実行することにより実現している。このコンピュータ・ハードウェアは、マイクロプロセッサ、ＲＡＭ、ＲＯＭ、ハードディスク装置、ディスプレイ装置、キーボード、マウス、などから構成される。

図１においてコマンド入力部１１０１は、キーボード、マウスなどにより構成され、ユーザ操作による各種設計コマンドの入力を受け付ける。

データ入力部１１０２は、半導体集積回路のレイアウト設計支援装置などにより作成されたレイアウト情報としてＧＤＳ形式やＬＥＦ形式などのガーバデータや、回路情報としてトランジスタレベルのネットリスト、トランジスタのＳＰＩＣＥモデルなどの入力を受け付ける。

表示部１１０３は、半導体集積回路を設計過程に応じて表示する。

コマンド入力解析部１１０５は、コマンド入力部１１０１により入力が受け付けられた設計コマンドを解析して、そのコマンド種別を判定し、半導体集積回路設計支援装置１０００を構成する各部に対して判定したコマンド種別に応じた指示を行う。

コマンド入力解析部１１０５は、コマンド入力部１１０１により入力が受け付けられた設計コマンドを解析して、そのコマンド種別を判定し、入力されたコマンドを制御部１１０４へ出力する。

制御部１１０４は、コマンド入力解析部１１０５よりコマンドを受け取る。

制御部１１０４は、半導体集積回路設計支援装置１０００を構成するコマンド入力部１１０１、データ入力部１１０２、表示部１１０３、コマンド入力解析部１１０５、回路モデル生成部１１０６、解析部１１０７、閾値判定部１１０８、設計情報記憶部１１０９を制御する。

設計情報記憶部１１０９は、半導体集積回路の設計支援に必要な情報を記憶しており、例えば、レイアウト情報、レイヤ特性情報７００１、トランジスタレベルのネットリスト、トランジスタのＳＰＩＣＥモデル、キャリア基板層構成情報７００２、封し材情報７００３、半導体解析モデル情報等が含まれる。

レイアウト情報には、ＧＤＳ形式やＬＥＦ形式等のガーバデータにより表現された各レイヤへの配置情報として、サブストレートにレイアウトされたＮウェル、Ｐウェル、ＮＭＯＳ、ＰＭＯＳの配置位置情報や、基板コンタクト、配線、層間接続ビア、パッドなどの配置位置情報が含まれ、レイヤ特性情報７００１には、半導体集積回路に形成されたレイヤの特性情報が含まれ、トランジスタレベルのネットリスト情報には、半導体集積回路に搭載される回路の接続情報が含まれ、トランジスタのＳＰＩＣＥモデルには、半導体集積回路に内在するトランジスタについてＳＰＩＣＥ形式の解析モデル情報が含まれ、半導体解析モデル情報は、前記トランジスタレベルのネットリスト情報と前記トランジスタのＳＰＩＣＥモデルに加え、半導体集積回路内に存在する寄生素子を含んだＳＰＩＣＥ形式の回路モデルで表現され、キャリア基板層構成情報７００２には、半導体集積回路が実装されるキャリア基板の層構成情報が含まれ、封し材情報７００３には、半導体集積回路とキャリア基板間に存在する封し材の情報が含まれる。

回路モデル生成部１１０６は、制御部１１０４より所定の解析対象ネット識別子を受け取り、設計情報記憶部１１０９より前記解析対象ネット識別子に属するレイアウト情報、レイヤ特性情報７００１、トランジスタレベルのネットリスト、トランジスタのＳＰＩＣＥモデルを参照し、レイアウト情報より配線の寄生素子や、サブストレートの寄生素子を抽出し、トランジスタレベルのネットリストに加えることで半導体集積回路内解析モデルを生成する。

更に回路モデル生成部１１０６は、キャリア基板層構成情報７００２、封し材情報７００３を参照し、前記半導体集積回路の中にレイアウトされた配線と、キャリア基板の中にレイアウトされた導体間に介在する寄生素子情報を抽出し、前記半導体集積回路内解析モデルに前記寄生素子情報を加え、回路基板付半導体集積回路モデルとして解析モデルを生成し、処理を制御部１１０４に返す。

この時抽出する寄生素子情報の一例としては、半導体集積回路の配線とキャリア基板の導体間に発生する浮遊容量や、バンプ部分の寄生抵抗や寄生インダクタンスが挙げられ、前記浮遊容量は、前記半導体集積回路の配線に対し、対向するキャリア基板の導体を検出し、前記半導体集積回路の配線と前記対向するキャリア基板の導体が存在する場合は、例えば、平行平板に発生する容量として以下の（数１）にて算出可能である。

ここで、Ｃは容量、εは真空中の誘電率、ε０は平板間の比誘電率、Ａは平板の面積、ｄは平板間の距離を示す。

当該算出された容量を前記半導体集積回路の配線部分に寄生素子として追記していくことで、前記回路基板付半導体集積回路モデルが生成される。

なお、寄生素子の追加箇所と個数に関しては、解析周波数に応じて１つにまとめて追加しても良いし、複数に分割して平均的に追加しても良い。

なお、前記平行平板間の誘電体が複数存在する場合は、代表的な値を適用しても良いし、誘電体の厚みに応じて値を変更しても良いし、電磁界解析により実行誘電率を求めてもよい。

解析部１１０７は、制御部１１０４より解析対象となる解析モデルと解析種別を受け取り、解析を行い、結果を制御部１１０４に返す。

閾値判断部１１０８は、制御部１１０４より解析対象ネット識別子と解析結果を受け取り、前記解析対象ネット識別子の閾値を設計情報記憶部１１０９より参照し、解析結果が前記閾値に違反するか否かを判断し結果を制御部１１０４に返す。

上記構成において、実施の形態１の動作について、図８を参照して説明する。

図８は、実施の形態１にかかる半導体集積回路設計支援装置の動作の流れを示すフローチャートである。

この半導体集積回路設計支援装置において、ユーザからの解析コマンドの入力があれば、制御部１１０４は、コマンド入力解析部１１０５よりユーザの指定した解析コマンドを受け取ると、回路モデル生成部１１０６に対し、ユーザより指定された解析対象となるネット識別子を渡す。

回路モデル生成部１１０６は、前記解析対象となるネットに属するレイアウト情報、レイヤ特性情報７００１、トランジスタレベルのネットリスト、トランジスタのＳＰＩＣＥモデルを設計情報記憶部１１０９より読み出し、前記レイアウト情報より半導体集積回路内において記解析対象ネットに付与される寄生素子として寄生抵抗や寄生容量を算出し、前記トランジスタレベルのネットリストに追記し半導体集積回路解析モデルとする。

更に回路モデル生成部１１０６は、キャリア基板層構成情報７００２と、封し材情報７００３とを参照し、当該半導体集積回路の中にレイアウトされた前記解析対象ネットの配線とキャリア基板の中にレイアウトされた導体間に介在する寄生素子情報を抽出する。

ここで前記寄生素子情報は、例えば、当該半導体集積回路の中に配線される前記解析対象ネットの配線に対し、最も隣接したキャリア基板の中の導体を検出し、前記解析対象ネットの配線と前記最も隣接したキャリア基板の中の導体を平行平板と見立て、式１により寄生容量を算出し、当該解析対象ネットの配線に対する寄生素子とする。

次に回路モデル生成部１１０６は、前記半導体集積回路解析モデルに前記寄生素子を追記し、回路基板付半導体集積回路モデルを生成する。最後に回路モデル生成部１１０６は、前記回路基板付半導体集積回路モデルを設計情報記憶部１１０９に記憶し、処理を制御部１１０４に返す（Ｓ１０１）。

次に制御部１１０４は、解析部１１０７に前記回路基板付半導体集積回路モデルと解析種別を渡し、解析部１１０７は解析種別に応じて解析を行い、結果を制御部１１０４に返す（Ｓ１０２）。

この時解析種別の例としては、時間波形解析や周波数応答解析、クロストークノイズ解析、Ｚパラメータ解析、Ｓパラメータ解析などが挙げられるが、ＳＰＩＣＥネットリストを用いて解析可能な全ての解析に対応可能であることはいうまでもない。

また、解析部１１０７における解析エンジンは、既存のＳＰＩＣＥエンジン等を使用すればよい。

次に制御部１１０４は、解析対象ネット識別子と解析部１１０７からの解析結果を、閾値判断部１１０８に渡し、閾値判断部１１０８は、前記解析対象ネット識別子の閾値を設計情報記憶部１１０９より参照し、解析結果が前記閾値に違反するか否かを判断し結果を制御部１１０４に返す（Ｓ１０３）。

次に制御部１１０４は、閾値判断部１１０８の結果を表示部１１０３に渡し解析結果をユーザに示す（Ｓ１０４）。

本発明にかかる半導体集積回路設計支援装置は、半導体集積回路とキャリア基板間の寄生素子の影響を評価する機能を有し、半導体集積回路設計支援装置等として有用である。またその他の回路基板設計支援装置等別の用途にも応用できる。

半導体集積回路設計支援装置１０００の全体構成を示す図 コンピュータ２０００を示す図 従来の解析モデル例を示す図 従来のサブストレートモデル例を示す図 従来のサブストレートを含んだ解析モデルの例を示す図 本発明の解析モデル例を示す図 （ａ）レイヤ特性情報の例を示す図（ｂ）キャリア基板層構成情報の例を示す図（ｃ）封し材情報の例を示す図 実施の形態１における半導体集積回路設計支援装置１０００のフローチャート

符号の説明

１１０１ コマンド入力部
１１０２ データ入力部
１１０３ 表示部
１１０４ 制御部
１１０５ コマンド入力解析部
１１０６ 回路モデル生成部
１１０７ 解析部
１１０８ 閾値判断部
１１０９ 設計情報記憶部
３１０１ 半導体集積回路
３１０２ キャリア基板
３１０３ ワイヤボンディング
３１０４ 配線
３１０５ サブストレート
３１０６ パッド
３１０７ 寄生素子
３１０８ ビア
３１０９ 配線
３１１０ 寄生素子
３１１１ 寄生素子
３１１２ 基板コンタクト
３２０１ 半導体集積回路
３２０２ アンダーフィル
３２０３ キャリア基板内の導体
３２０４ 寄生素子
３２０５ キャリア基板
３２０６ バンプ
７００１ レイヤ特性情報
７００２ キャリア基板層構成情報
７００３ 封し材情報

Claims (9)

1. 解析対象の解析モデルとして、半導体集積回路の解析モデルと、半導体集積回路を実装する回路基板の解析モデルと、前記回路基板と前記半導体集積回路間の寄生素子の解析モデルとを含んだ回路基板付半導体集積回路モデルの振る舞いを所定の方法により解析する解析手段と、前記解析手段の結果を表示する結果表示手段とを具備する半導体集積回路設計支援装置。
2. 前記半導体集積回路における各レイヤのレイアウト情報、トランジスタレベルのネットリスト情報、トランジスタのＳＰＩＣＥモデル情報と、
   前記半導体集積回路を支持する回路基板における部品の配置情報、接続情報、配線情報、基板の厚さや材質など前記回路基板の特性情報と、
   前記半導体集積回路と前記回路基板を接続する部分の特性情報と、
   前記半導体集積回路と前記回路基板の間に存在する材質の特性情報とを
   記憶する設計情報記憶手段を具備し、
   前記設計情報記憶手段に記憶された設計情報より前記回路基板付半導体集積回路モデル生成する解析モデル生成手段を具備することを特徴とする請求項１記載の半導体集積回路設計支援装置。
3. 前記回路基板付半導体集積回路モデルの振る舞いとして、所定の方法により選択された端子の時間波形応答を解析、または所定の方法により選択された配線間の干渉を解析、または所定の方法により選択された端子間のＺパラメータやＳパラメータを解析する解析手段を具備する請求項１記載の半導体集積回路設計支援装置。
4. 前記請求項２記載の設計情報記憶手段は更に、前記半導体集積回路内の受信回路において、信号遅延時間、干渉ノイズ量、電圧降下量など許容可能なノイズの閾値と、前記半導体集積回路内の送信回路の送信波形情報とを記憶し、前記閾値を参照して前記半導体集積回路内の所定の信号について解析を実施する解析手段と、前記解析の結果を元に閾値違反をしているか否か判断する閾値判断手段と、前記閾値判断手段その判断結果を表示する結果表示手段とを具備することを特徴とする請求項２記載の半導体集積回路設計支援装置。
5. 解析対象の解析モデルとして、半導体集積回路の解析モデルと、半導体集積回路を実装する回路基板の解析モデルと、前記回路基板と前記半導体集積回路間の寄生素子の解析モデルとを含んだ回路基板付半導体集積回路モデルの振る舞いを所定の方法により解析する解析工程と、前記解析手段の結果を表示する結果表示工程とを有する半導体集積回路設計支援方法。
6. 前記半導体集積回路における各レイヤのレイアウト情報、トランジスタレベルのネットリスト情報、トランジスタのＳＰＩＣＥモデル情報と、
   前記半導体集積回路を支持する回路基板における部品の配置情報、接続情報、配線情報、基板の厚さや材質など前記回路基板の特性情報と、
   前記半導体集積回路と前記回路基板を接続する部分の特性情報と、
   前記半導体集積回路と前記回路基板の間に存在する材質の特性情報とを
   記憶する設計情報記憶工程と、
   前記設計情報記憶工程にて記憶された設計情報より前記回路基板付半導体集積回路モデル生成する解析モデル生成工程とを有することを特徴とする請求項５記載の半導体集積回路設計支援方法。
7. 前記回路基板付半導体集積回路モデルの振る舞いとして、所定の方法により選択された端子の時間波形応答を解析、または所定の方法により選択された配線間の干渉を解析、または所定の方法により選択された端子間のＺパラメータやＳパラメータを解析する解析工程を有することを特徴とする請求項５記載の半導体集積回路設計支援方法。
8. 前記請求項６記載の設計情報記憶手工程において更に、前記半導体集積回路内の受信回路において、信号遅延時間、干渉ノイズ量、電圧降下量など許容可能なノイズの閾値と、前記半導体集積回路内の送信回路の送信波形情報とを記憶し、前記閾値を参照して前記半導体集積回路内の所定の信号について解析を実施する解析工程と、前記解析の結果を元に閾値違反をしているか否か判断する閾値判断工程と、前記閾値判断手段その判断結果を表示する結果表示工程とを有することを特徴とする請求項６記載の半導体集積回路設計支援方法。
9. 前記請求項５〜８のいずれか１つに記載された方法をコンピュータに実行させるプログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体。

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