JP2006329887A - 電圧印加試験装置及び半導体試験装置 - Google Patents

Abstract

【課題】 電圧印加試験時に被測定デバイス（ＤＵＴ）が異常状態に陥っても、電圧発生回路の演算増幅器における出力部の電力損失の増加を抑制する。
【解決手段】 電圧発生回路１０、電流検出用抵抗Ｒｍ、電流測定回路２０、クランプ回路３０等を有して構成される電圧印加試験装置の電圧発生電流制限方式において、ＤＵＴ２に供給される電圧Ｖｏと設定電圧Ｖｉｎとの差により発生する電圧を出力する差分出力回路４１と、この差分出力回路４１の出力電圧Ｖａを設定電圧Ｖｉｎで除算する除算回路４３と、この除算回路４３の出力電圧Ｖｂを電流測定回路２０から出力された電圧Ｖｍに加算してクランプ回路３０へ送る加算回路４２とによって構成された差分加算回路４０を接続する。
【選択図】 図１

Description

本発明は、ＩＣやＬＳＩなどの被測定デバイスに所定の電圧を印加して、例えば機能試験や直流試験などの特性試験を行う電圧印加試験装置と、この電圧印加試験装置を備えた半導体試験装置に関し、特に、電圧印加試験時に被測定デバイスでショートなどの異常が発生した場合に、過電流保護制御を行って、試験装置の電力低減を可能とする電圧印加試験装置及び半導体試験装置に関する。

被測定デバイス（ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ））を試験対象とする半導体試験装置においては、そのＤＵＴが所定の動作を行うか否かをテストする機能試験や、ＤＵＴの直流特性が規定の特性に出来上がっているかをテストする直流試験などが行なわれる。

機能試験では、ＤＵＴの電源用端子に所定の電源電圧を印加し、入力端子にテストパターンを入力し、出力端子から期待した出力が出ているか判定することで、ＤＵＴの良否を判断している。
一方、直流特性試験では、ＤＵＴの入出力端子に所定の電圧を印加したときに流れる電流を測定する電圧印加電流測定試験と、ＤＵＴの入出力端子に定電流源から所定の電流を印加したときに端子に規定の電圧が発生するか否かを測定する電流印加電圧測定試験とを行う。
半導体試験装置は、これら機能試験や直流試験を行う際に、ＤＵＴに所定の電圧を与えるための電圧印加試験装置が備えられている。

図６に、その電圧印加試験装置１００の電圧発生電流制限方式の主要構成を示す。
同図に示すように、電圧印加試験装置１００の電圧発生電流制限方式は、電圧発生回路１０と、電流検出用抵抗Ｒｍと、電流測定回路２０と、クランプ回路（ＣＬＰ−ＣＫＴ）３０とを有している。

ここで、電圧発生回路１０は、電圧反転型の電圧発生回路によって構成することができ、設定電圧Ｖｉｎにもとづく所定の電圧ＶｏをＤＵＴ（負荷、被測定デバイス）２に供給する。
この電圧発生回路１０は、演算増幅器Ａ１を備えている。演算増幅器Ａ１の反転入力端子は抵抗Ｒｉを介して電圧設定器１１に接続されており、非反転入力端子は接地されている。そして、帰還抵抗Ｒｆが、演算増幅器Ａ１の反転入力端子と電圧Ｖｏの印加される点との間に接続されている。

電流検出用抵抗Ｒｍは、演算増幅器Ａ１の出力端子と電圧Ｖｏの印加される点との間に接続されている。
電流測定回路２０は、電流検出用抵抗Ｒｍに流れる電流Ｉｃを電圧として検出し、クランプ回路３０へ送る。
この電流測定回路２０は、演算増幅器Ａ２を備えている。演算増幅器Ａ２の非反転入力端子は、抵抗Ｒｍ１を介して電流検出用抵抗Ｒｍの一端（Ｖ２側）に接続されるとともに、抵抗Ｒｍ２が接続され、この抵抗Ｒｍ２の他端が接地されている。一方、反転入力端子は、抵抗Ｒｍ１を介して電流検出用抵抗Ｒｍの他端（Ｖ１側）に接続されている。そして、帰還抵抗である抵抗Ｒｍ２が、演算増幅器Ａ２の反転入力端子と出力端子との間に接続されている。

クランプ回路（ＣＬＰ−ＣＫＴ）３０は、電流測定回路２０からの出力電圧ＶｍをＶＣＬＰとして入力し、これにもとづく電流が制限電流の設定値を超えたとき、電圧発生回路１０に電流制限制御電流（制御電流）Ｉ１を出力する。これにより電圧Ｖｏが制御される。

これら回路を有する電圧印加試験装置１００において、ＤＵＴ２に供給される電圧Ｖｏと設定電圧Ｖｉｎとの関係は、電圧発生回路１０の構成により、次式で表される。
Ｖｏ＝−Ｒｆ／Ｒｉ＊Ｖｉｎ ・・・（式１）

また、電圧印加試験装置１００における電圧印加試験時の電流制限は、電流検出用抵抗Ｒｍの両端の電位差（Ｖ２−Ｖ１）を電流測定回路２０で検出し、その電位差にもとづきクランプ回路３０により制御される。この電流制限状態では、Ｉｏ、Ｉｃ、ＶＣＬＰがそれぞれ次の各式で表される。
Ｉｏ＝Ｉｃ ・・・（式２）
Ｉｃ＝（Ｖ２−Ｖ１）／Ｒｍ ・・・（式３）
ＶＣＬＰ＝Ｒｍ２／Ｒｍ１＊（Ｖ２−Ｖ１）＝Ｖｍ ・・・（式４）

さらに、図６に示した電圧印加試験装置１００におけるＶｏ／Ｉｏ特性図を図７に示す。
Ｖｏ＝−Ｖｉｎとした場合、図７に示すように、各設定電圧Ｖｉｎに対してＩｏは一定の電流制限値Ｉｃで制御することが可能である。
なお、以上説明した従来の電圧印加試験装置の構成例に関する公知文献として、例えば、特許文献１がある。
特開昭６１−０００８２４号公報

しかしながら、図６に示した従来の電圧印加試験装置１００の電圧発生電流制限方式においては、電圧印加試験時にＤＵＴ２が異常状態（例えば、ショートするなどしてインピーダンスが低下した場合など）に陥ると、以下に説明するように、演算増幅器Ａ１の出力部の電力損失が増加するという問題があった。

その問題を説明するために、図６に示した電圧印加試験装置１００の電圧発生電流制限方式における演算増幅器Ａ１の出力部の簡略化図を図８に示す。
同図に示すように、演算増幅器Ａ１の出力部は、等価回路としてトランジスタにより示すことができる。
ここで、電力損失をＰＯＷＥＲとすると、次の式が成り立つ。
ＰＯＷＥＲ＝Ｖｃｅ＊Ｉｃ ・・・（式５）
なお、Ｖｃｅは、トランジスタのコレクタ−エミッタ間の電圧である。

そして、図６に示した従来の電圧印加試験装置は、垂下方式の過電流保護回路を構成しており、図７からもわかるように、過電流発生時にその過電流を抑制して一定値にするだけで、それ以上低下させるものではない。このため、ＤＵＴ２が異常状態に陥った場合は、図７からわかる通り、Ｖｏが低下しても、Ｉｏ＝Ｉｃの関係により、出力電流Ｉｏは電流制限値Ｉｃを保ったまま出力される。
このため、電圧印加試験装置１００としては、Ｖｏの低下に伴ってＶｃｅが上昇し、この結果、演算増幅器Ａ１の出力部の電力損失ＰＯＷＥＲが増加してしまうという問題が生じていた。

本発明は、上記の問題を解決すべくなされたものであり、電圧印加試験時にＤＵＴが異常状態に陥ったとしても、過電流保護を行って、演算増幅器Ａ１の出力部における電力損失の増加を抑制可能とする電圧印加試験装置及び半導体試験装置の提供を目的とする。

この目的を達成するため、本発明の電圧印加試験装置は、設定電圧にもとづく所定の電圧を被測定デバイスに供給する電圧発生回路と、この電圧発生回路から被測定デバイスへ流れる電流を電圧として検出するための電流検出用抵抗と、この電流検出用抵抗の両端の電位差を検出して出力する電流測定回路と、電流検出用抵抗に流れる電流を制限するための制御電流を電圧発生回路へ送るクランプ回路とを備えた電圧印加試験装置であって、被測定デバイスに供給される電圧と設定電圧との差により発生する電圧を、電流測定回路から出力される電圧に加算して、クランプ回路へ送る差分加算回路を備え、クランプ回路が、差分加算回路から出力された電圧を入力し、この入力した電圧にもとづいて、制御電流を電圧発生回路へ送る構成としてある。

電圧印加試験装置をこのような構成とすると、Ｖｏ／Ｉｏ特性においてＩｏについてフの字特性を実現できる。これにより、電圧印加試験時に被測定デバイスが異常状態に陥った場合には、過電流保護制御が行われて電流Ｉｃが電流制限値Ｉｃｍａｘよりもさらに低下するため、電圧発生回路における演算増幅器Ａ１の出力部での電力損失の増加を抑制できる。

具体的には、次のように動作する。
電流制限状態においては、従来のＶＣＬＰ＝Ｖｍと異なり、差分加算回路にて、被測定デバイスに供給される電圧Ｖｏと設定電圧Ｖｉｎとの差により発生する電圧Ｖａが、電流測定回路から出力された電圧Ｖｍに加算されＶＣＬＰ＝Ｖｍ＋Ｖａとなる。そして、Ｖｉｎに対するＶｏの変化に対して、Ｖ２−Ｖ１間電圧が変化するため、Ｖｏ／Ｉｏ特性にてＩｏのフの字特性を実現できる。
また、設定電圧Ｖｉｎを変化させた場合においても、Ｖｏ＝−Ｖｉｎの状態では、Ｉｃｍａｘを実現できる。
このため、電圧印加試験時にて被測定デバイスが正常状態のときには、Ｉｏ＝Ｉｃｍａｘの関係を保って試験を行うことができ、一方、被測定デバイスが異常状態に陥った場合には、過電流保護制御が行われて電流Ｉｃが電流制限値Ｉｃｍａｘよりもさらに低下し、これにより、演算増幅器Ａ１の出力部における電力損失の増加を抑制できる。

また、本発明の電圧印加試験装置は、差分加算回路が、被測定デバイスに供給される電圧と設定電圧との差により発生する電圧を出力する差分出力回路と、この差分出力回路から出力された電圧を、電流測定回路から出力された電圧に加算してクランプ回路へ送る加算回路とを備えた構成としてある。

電圧印加試験装置をこのような構成とすれば、被測定デバイスに供給される電圧Ｖｏと設定電圧Ｖｉｎとの差により発生する電圧Ｖａが差分出力回路から出力され、加算回路でその電圧Ｖａが演算増幅器Ａ２の出力電圧Ｖｍに加算されてクランプ回路に入力される。このような構成により、Ｖｏ／Ｉｏ特性ではＩｏについてフの字特性を実現できるため、電圧印加試験時に被測定デバイスが異常状態に陥ったときには、過電流保護制御を行って、電流Ｉｃを電流制限値Ｉｃｍａｘよりも減少させることができ、演算増幅器Ａ１の出力部における電力損失の増加を抑制できる。

また、本発明の電圧印加試験装置は、差分加算回路が、差分出力回路から出力された電圧を入力し、この入力した電圧を設定電圧で除算して加算回路へ出力する除算回路を備え、加算回路が、除算回路から出力された電圧を電流測定回路から出力された電圧に加算して、クランプ回路へ送る構成としてある。

電圧印加試験装置をこのような構成とすると、差分加算回路に除算回路が設けられるため、Ｖｏ／Ｉｏ特性ではＩｏについてのフの字特性に一定の電流制限最低値（Ｉｃｍｉｎ）を設けることができる。このため、電圧印加試験時に被測定デバイスが異常状態に陥ると、発生電圧がどのような値を示していたとしても、Ｖｏ＝０Ｖ上を集点とする一定の電流制限最低値（Ｉｃｍｉｎ）に収束するよう制御することができる。

具体的には、次のように動作する。
電流制限状態においては、差分加算回路にて、被測定デバイスに供給される電圧Ｖｏと設定電圧Ｖｉｎとの差により発生する電圧Ｖａが、Ｖｉｎで除算され、この除算で得られた電圧Ｖｂ（図３では、反転した電圧Ｖｂ）が電流測定回路の出力電圧Ｖｍに加算されてＶＣＬＰ＝Ｖｍ＋Ｖｂ＝Ｖｍ＋（−Ｖａ／Ｖｉｎ）となる。そして、Ｖｉｎに対するＶｏの変化に対して、Ｖ２−Ｖ１間電圧が変化するため、Ｖｏ／Ｉｏ特性にてＩｏのフの字特性を実現できる。しかも、除算回路により（−Ｖａ／Ｖｉｎ）が算出されるため、電圧印加試験時に被測定デバイスが異常状態に陥ったときには、発生電圧がどのような値を示していたとしても、一定の電流制限最低値（Ｉｃｍｉｎ）に収束させることができる。したがって、演算増幅器Ａ１の出力部における電力損失の増加を十分抑制できる。

ここで、除算回路を有しない差分加算回路を備えた電圧印加試験装置（図１参照）と、除算回路を有する差分加算回路を備えた電圧印加試験装置（図３参照）とを比較する。
除算回路を有しない差分加算回路を備えた電圧印加試験装置では、フの字特性は、図２に示すようになり、フの字の斜線部がいずれも同じ傾斜角度で平行して下降する。これに対し、除算回路を有する差分加算回路を備えた電圧印加試験装置では、フの字特性は、図４に示すようになり、フの字の斜線部が一定の電流制限最低値（Ｉｃｍｉｎ）に収束する。

ここで、設定電圧Ｖｉｎが大きい場合には、図２と図４のいずれのフの字特性においても、Ｉｃを十分低下させることができる。
これに対し、設定電圧Ｖｉｎが小さい場合には、図２のフの字特性ではＩｃを少しだけ低下させるにとどまるものの、図４のフの字特性では、Ｉｃを十分低下させることができる。このため、除算回路を有する差分加算回路を備えた電圧印加試験装置においては、設定電圧Ｖｉｎが大きい場合のみならず小さい場合でも、Ｉｃを十分低減して、演算増幅器Ａ１の出力部における電力損失の増加を抑制できる。

また、本発明の電圧印加試験装置は、電圧発生回路が、電圧フォロワ型の電圧発生回路からなる構成としてある。
電圧印加試験装置をこのような構成とすれば、電圧発生回路が電圧フォロワ型の電圧発生回路で構成された場合においても、Ｖｏ／Ｉｏ特性ではＩｏについてフの字特性を実現できる。このため、電圧印加試験時に被測定デバイスが異常状態に陥った場合、過電流保護制御を行って、演算増幅器Ａ１の出力部における電力損失の増加を抑制できる。

また、本発明の半導体試験装置は、被測定デバイスの特性試験を行う半導体試験装置であって、特性試験を行う手段が、請求項１〜請求項４のいずれかに記載の電圧印加試験装置を含む構成としてある。
半導体試験装置をこのような構成とすると、この半導体試験装置に備えられた電圧印加試験装置において、Ｖｏ／Ｉｏ特性ではＩｏについてフの字特性を実現できる。したがって、電圧印加試験時に被測定デバイスが異常状態に陥った場合においても、過電流保護制御がはたらいて、演算増幅器Ａ１の出力部における電力損失の増加を抑制できる。

以上のように、本発明によれば、電圧印加試験装置が、被測定デバイスに供給される電圧と設定電圧との差により発生する電圧を出力する差分出力回路と、電流検出用抵抗の両端の電位差を検出した演算増幅器の出力電圧に差分出力回路の出力電圧を加算する加算回路とを備え、この加算回路の出力電圧をクランプ回路に入力する構成としてあるため、この電圧印加試験装置のＶｏ／Ｉｏ特性ではＩｏについてフの字特性を実現できる。このため、電圧印加試験時に被測定デバイスがショートなどの異常状態に陥った場合にも、過電流保護制御を行って、電圧発生回路の演算増幅器Ａ１の出力部における電力損失の増加を抑制できる。

さらに、差分加算回路に除算回路が設けられるため、Ｖｏ／Ｉｏ特性におけるフの字特性に、Ｖｏ＝０Ｖ上を集点として一定の電流制限最低値（Ｉｃｍｉｎ）を設けることができる。このため、電圧印加試験時に被測定デバイスが異常状態に陥った場合に、発生電圧がいくら小さな値を示していたとしても、一定の電流制限最低値（Ｉｃｍｉｎ）に収束するよう制御することができる。したがって、電圧発生回路の演算増幅器Ａ１の出力部における電力損失の増加を十分抑制できる。

以下、本発明に係る電圧印加試験装置及び半導体試験装置の好ましい実施形態について、図面を参照して説明する。

［第一実施形態］
まず、本発明の電圧印加試験装置及び半導体試験装置の第一実施形態について、図１を参照して説明する。
同図は、本実施形態に係る電圧印加試験装置の電圧発生電流制限方式の構成を示す回路構成図である。
なお、本実施形態の電圧印加試験装置は、従来の電圧印加試験装置と同様、半導体試験装置において、被測定デバイス（ＤＵＴ２）の特性試験（機能試験や直流試験）を行う際にＤＵＴ２に電圧を与えるための装置である。

電圧印加試験装置１ａの電圧発生電流制限方式は、図１に示すように、電圧発生回路１０ａと、電流検出用抵抗Ｒｍと、電流測定回路２０と、クランプ回路３０と、差分加算回路４０とを有している。
なお、本実施形態の電圧印加試験装置１ａには、図１に示した主要構成の他、例えば、電流測定用の電流検出手段やＡＤ変換器などを備えることもできる。

電圧印加試験装置１ａの電圧発生電流制限方式における電圧発生回路１０ａ、電流検出用抵抗Ｒｍ、電流測定回路２０は、図６に示した従来の電圧印加試験装置１００の電圧発生電流制限方式における電圧発生回路１０、電流検出用抵抗Ｒｍ、電流測定回路２０とそれぞれ同様の機能を有している。したがって、それら構成の有する機能の説明は省略する。

差分加算回路４０は、ＤＵＴ２に供給される電圧Ｖｏと設定電圧Ｖｉｎとの差により発生する電圧Ｖａを、電流検出用抵抗Ｒｍの両端の電位差（Ｖ２−Ｖ１）を検出した電流測定回路２０（演算増幅器Ａ２）の出力電圧Ｖｍに加算して、クランプ回路３０へ送る回路であって、差分出力回路４１ａと、加算回路４２とを有している。

ここで、差分出力回路４１ａは、演算増幅器Ａ３を備えている。
この演算増幅器Ａ３の反転入力端子は、抵抗Ｒａ１を介して当該差分出力回路４１ａにおける設定電圧Ｖｉｎの入力端子に接続されるとともに、抵抗Ｒａ１を介して当該差分出力回路４１ａにおける電圧Ｖｏの入力端子に接続されている。一方、演算増幅器Ａ３の非反転入力端子は、接地されている。
また、帰還抵抗である抵抗Ｒａ２が、演算増幅器Ａ３の反転入力端子と出力端子との間に接続されている。

このような構成により、差分出力回路４１ａの出力電圧Ｖａは、次式で表される。
Ｖａ＝−Ｒａ２／Ｒａ１＊（Ｖｉｎ＋Ｖｏ） ・・・（式６）
なお、差分出力回路４１ａは一般に加算増幅回路と呼ばれる回路で構成されているが、電圧発生回路１０の構成によりＶｏ＝−Ｖｉｎとなるため、差分出力回路４１ａの出力電圧Ｖａは、電圧Ｖｏが正常に出力されている場合は、０Ｖとなる。そして、ＤＵＴ２で異常が発生した場合には、Ｖｏが低下し、このＶｏと設定電圧Ｖｉｎとの差により発生する電圧Ｖａが出力される。なお、式６中のＶｉｎは、−Ｖｉｎとして入力される。

加算回路４２は、演算増幅器Ａ４を備えている。
この演算増幅器Ａ４の反転入力端子は、抵抗Ｒｂ１を介して電流測定回路２０の演算増幅器Ａ２の出力端子に接続されるとともに、抵抗Ｒｂ１を介して差分出力回路４１ａの演算増幅器Ａ３の出力端子に接続されている。一方、演算増幅器Ａ４の非反転入力端子は、接地されている。
また、帰還抵抗である抵抗Ｒｂ２が、演算増幅器Ａ４の反転入力端子と出力端子との間に接続されている。

このような構成を有する加算回路４２の出力電圧は、ＶＣＬＰとしてクランプ回路３０に入力される。ＶＣＬＰは、次式で表される。
ＶＣＬＰ＝−Ｒｂ２／Ｒｂ１＊（Ｖｍ＋Ｖａ） ・・・（式７）
この式７中のＶａは、前述したように電圧Ｖｏが正常に出力されている場合には、０Ｖとなる。この場合のＶＣＬＰは、次式で表される。
ＶＣＬＰ＝−Ｒｂ２／Ｒｂ１＊Ｖｍ ・・・（式８）
そして、Ｒｂ１＝Ｒｂ２とすれば、ＶＣＬＰは次式で表される。
ＶＣＬＰ＝−Ｖｍ ・・・（式９）
この式９は、Ｖｍを反転してＶＣＬＰとすることを示すものであるが、その反転することを除けば、前述した式４、すなわち図６に示した従来の電圧印加試験装置１００におけるＶＣＬＰの算出式と同じになる。したがって、電圧Ｖｏが正常に出力されている場合の電圧Ｖｏの制御は、本実施形態の電圧印加試験装置１ａにおいても、また従来の電圧印加試験装置１００においても同様に行われる。

一方、ＤＵＴ２で異常が発生した場合は、Ｖｏが低下するためにＶａが０以外の値を示す。この場合、ＶＣＬＰは、式７にて算出される値を示して加算回路４２から出力される。すなわち、加算回路４２は、電流測定回路２０の出力電圧Ｖｍと、差分出力回路４１ａの出力電圧Ｖａとを加算し、さらに定数（Ｒｂ２／Ｒｂ１）を乗算した値を反転し、これをＶＣＬＰとして出力する。

クランプ回路３０は、差分加算回路４０（具体的には、加算回路４２の演算増幅器Ａ４）から出力された電圧（−ＶＣＬＰ）を入力し、この入力した電圧にもとづく電流が制限電流の設定値を超えたか否かを判断し、設定値を超えたときには、電圧発生回路１０に制御電流Ｉ１を出力して電圧Ｖｏを制御する。

このような構成とすることにより、本実施形態の電圧印加試験装置１ａは、図２に示すように、Ｖｏ／Ｉｏ特性ではＩｏについてフの字特性を実現できる。
すなわち、電流制限状態においては、従来の電圧印加試験装置におけるＶＣＬＰ＝Ｖｍの関係と異なり、ＶｉｎとＶｏの差により発生する電圧ＶａがＶｍに加算されて反転する（ＶＣＬＰ＝−（Ｖｍ＋Ｖａ））。この結果、Ｖｉｎに対するＶｏの変化に対して、Ｖ２−Ｖ１間電圧が変化するため、Ｉｏとして図２に示すようなフの字特性を実現できる。
したがって、電圧印加試験時にＤＵＴ２が異常事態に陥った場合には、負荷電流をフの字特性により低減させることができる。これにより、電圧発生回路１０の演算増幅器Ａ１の出力部における電力損失の増加を抑制できる。
また、発生電圧を変化させた場合において、Ｖｏ＝−Ｖｉｎの状態では、最大設定電流（Ｉｃｍａｘ）を実現できる。

［第二実施形態］
次に、本実施形態の電圧印加試験装置及び半導体試験装置の第二実施形態について、図３を参照して説明する。
同図は、本実施形態の電圧印加試験装置の電圧発生電流制限方式の構成を示す回路構成図である。

本実施形態の電圧印加試験装置１ｂの電圧発生電流制限方式は、第一実施形態と比較して、差分加算回路４０の差分出力回路４１ａと加算回路４２との間に除算回路４３を接続した点が相違する。他の構成要素は第一実施形態と同様である。
したがって、図３において、図１と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。

除算回路４３は、差分出力回路４１ａから出力された電圧Ｖａを設定電圧Ｖｉｎで除算し比率整合し、これを反転したＶｂとして出力する。
すなわち、電圧Ｖｂは、次式で表される。
Ｖｂ＝−Ｖａ／Ｖｉｎ ・・・（式１０）
なお、除算回路４３は、Ｖｉｎを−Ｖｉｎとして入力する。このため、Ｖｂは＋Ｖｂとして出力される。
また、除算回路４３は、従来公知の任意好適な除算回路を用いることができる。

加算回路４２は、演算増幅器Ａ４を備えている。この演算増幅器Ａ４の反転入力端子は、抵抗Ｒｂ１を介して電流測定回路２０の出力Ｖｍに接続されるとともに、抵抗Ｒｂ１を介して除算回路４３の出力Ｖｂに接続されている。一方、演算増幅器Ａ４の非反転入力端子は、接地されている。また、帰還抵抗Ｒｂ２が、演算増幅器Ａ４の反転入力端子と出力端子に接続されている。
このような構成により、加算回路４２の出力電圧ＶＣＬＰは、次式で表される。
ＶＣＬＰ＝−Ｒｂ２／Ｒｂ１＊（Ｖｍ＋Ｖｂ） ・・・（式１１）

このような構成を備えることにより、本実施形態の電圧印加試験装置１ｂは、図４に示すように、Ｖｏ／Ｉｏ特性にてＩｏのフの字特性を実現できるとともに、Ｖｏ＝０Ｖを集点として一定の最小制限電流（Ｉｃｍｉｎ）を設けることができる。
すなわち、電流制限状態において、ＶｉｎとＶｏの差分Ｖａを算出し、このＶａをＶｉｎで除算してＶｂを算出し、このＶｂをＶｍに加算することにより（ＶＣＬＰ＝−（Ｖｍ＋Ｖｂ）＝−（Ｖｍ＋（−Ｖａ／Ｖｉｎ）））となり、Ｖｉｎに対するＶｏの変化に対して、Ｖ２−Ｖ１間電圧が変化するため、Ｉｏとして図４に示すようなフの字特性を実現できる。しかも、除算回路４３にてＶｂ＝−Ｖａ／Ｖｉｎを算出し、これをＶｍに加算することにより、一定の電流制限最低値（Ｉｃｍｉｎ）が設けられたフの字特性を得ることが可能となる。
さらに、発生電圧を変化させた場合においても、Ｖｏ＝−Ｖｉｎの状態ではＩｃｍａｘを実現することができる。

以上の理由により、ＤＵＴ２がショートした場合などの異常事態において、負荷電流をフの字特性により低減させることが可能であり、かつ、発生電圧を変化させた場合においても、最大設定電流（Ｉｃｍａｘ）を出力させることが可能となる。
しかも、異常事態における負荷電流の低減時に、発生設定電圧値が低い場合には、急激に電流が低減し、所定の最小制限電流（Ｉｃｍｉｎ）に制御することが可能となる。

なお、電圧印加試験装置１の電圧発生回路１０は、図５に示すような電圧フォロワ型の電圧発生回路１０ｂにより構成することができる。
この場合、差分加算回路４０の差分出力回路４１ｂは、図５に示すような構成となる。すなわち、差分出力回路４１ｂは、演算増幅器Ａ５を備えている。この演算増幅器Ａ５の非反転入力端子は、抵抗Ｒｃ１を介して当該差分出力回路４１ｂにおける電圧Ｖｉｎの入力端子に接続されるとともに、抵抗Ｒｃ２を介して接地されている。一方、差分出力回路４１ｂの反転入力端子は、抵抗Ｒｃ１を介して当該差分出力回路４１ｂにおける電圧Ｖｏの入力端子に接続されている。さらに、帰還抵抗となる抵抗Ｒｃ２が、演算増幅器Ａ５の出力端子と反転入力端子に接続されている。

この演算増幅器Ａ５の出力電圧Ｖａは、除算回路４３に入力される。
これにより、電圧フォロワ型の電圧発生回路１０ｂを備えた電圧印加試験装置１ｃにおいても、ＤＵＴ２に供給される電圧Ｖｏと設定電圧Ｖｉｎとの差により発生する電圧Ｖａを設定電圧Ｖｉｎで除算して得られた電圧Ｖｂを電圧測定回路２０の演算増幅器Ａ２の出力電圧Ｖｍに加算しＶＣＬＰとしてクランプ回路３０へ送ることができる。したがって、Ｖｏ／Ｉｏ特性では、図４と同様に、Ｉｏについてフの字特性を実現でき、しかも、一定の電流制限最低値（Ｉｃｍｉｎ）を設けることができる。
なお、図５に示す除算回路４３を備えない場合は、差分出力回路４１ｂの出力電圧Ｖａと電流測定回路２０の出力電圧Ｖｍとが加算回路４２で加算されるため、Ｖｏ／Ｉｏ特性では、図２と同様なフの字特性を実現できる。

以上、本発明の電圧印加試験装置及び半導体試験装置の好ましい実施形態について説明したが、本発明に係る電圧印加試験装置及び半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。

本発明は、電圧発生電流測定時に被測定デバイスが異常状態に陥った場合に、過電流保護制御を行って試験装置の電力低減を図るものであるため、電圧発生電流測定を行う装置に利用可能である。

本発明の第一実施形態における電圧印加試験装置の電圧発生電流制限方式の構成を示す回路構成図である。 図１に示す電圧印加試験装置におけるＶｏ／Ｉｏ特性を示すグラフである。 本発明の第二実施形態における電圧印加試験装置の電圧発生電流制限方式の構成を示す回路構成図である。 図３に示す電圧印加試験装置におけるＶｏ／Ｉｏ特性を示すグラフである。 電圧フォロワ型の電圧発生回路を有した電圧印加試験装置の電圧発生電流制限方式の構成を示す回路構成図である。 従来の電圧印加試験装置の電圧発生電流制限方式の構成を示す回路構成図である。 図６に示す電圧印加試験装置におけるＶｏ／Ｉｏ特性を示すグラフである。 電圧発生回路の演算増幅器の出力部の簡略図である。

符号の説明

１ａ、１ｂ、１ｃ 電圧印加試験装置
２ ＤＵＴ（被測定デバイス）
１０ａ、１０ｂ 電圧発生回路
２０ 電流測定回路
３０ クランプ回路
４０ 差分加算回路
４１ａ、４１ｂ 差分出力回路
４２ 加算回路
４３ 除算回路
Ａ１ 演算増幅器
Ａ２ 演算増幅器
Ａ３ 演算増幅器
Ａ４ 演算増幅器
Ａ５ 演算増幅器
Ｒｍ 電流検出用抵抗

Claims (5)

1. 設定電圧にもとづく所定の電圧を被測定デバイスに供給する電圧発生回路と、
   この電圧発生回路から前記被測定デバイスへ流れる電流を電圧として検出するための電流検出用抵抗と、
   この電流検出用抵抗の両端の電位差を検出して出力する電流測定回路と、
   前記電流検出用抵抗に流れる電流を制限するための制御電流を前記電圧発生回路へ送るクランプ回路とを備えた電圧印加試験装置であって、
   前記被測定デバイスに供給される電圧と前記設定電圧との差により発生する電圧を、前記電流測定回路から出力される電圧に加算して、前記クランプ回路へ送る差分加算回路を備え、
   前記クランプ回路が、前記差分加算回路から出力された電圧を入力し、この入力した電圧にもとづいて、前記制御電流を前記電圧発生回路へ送る
   ことを特徴とする電圧印加試験装置。
2. 前記差分加算回路が、
   前記被測定デバイスに供給される電圧と前記設定電圧との差により発生する電圧を出力する差分出力回路と、
   この差分出力回路から出力された電圧を、前記電流測定回路から出力された電圧に加算して前記クランプ回路へ送る加算回路とを備えた
   ことを特徴とする請求項１記載の電圧印加試験装置。
3. 前記差分加算回路が、
   前記差分出力回路から出力された電圧を入力し、この入力した電圧を前記設定電圧で除算して前記加算回路へ出力する除算回路を備え、
   前記加算回路が、前記除算回路から出力された電圧を前記電流測定回路から出力された電圧に加算して、前記クランプ回路へ送る
   ことを特徴とする請求項２記載の電圧印加試験装置。
4. 前記電圧発生回路が、電圧フォロワ型の電圧発生回路からなる
   ことを特徴とする請求項１〜３のいずれかに記載の電圧印加試験装置。
5. 被測定デバイスの特性試験を行う半導体試験装置であって、前記特性試験を行う手段が、前記請求項１〜請求項４のいずれかに記載の電圧印加試験装置を含む
   ことを特徴とする半導体試験装置。

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