JP2006324665A - オフセット集積回路パッケージオンパッケージ積層システム - Google Patents

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    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Abstract

【課題】ここの集積回路の実際の故障モードを検査でき、集積回路の密度および小型化を高める手段を提供する。
【解決手段】ベース基板104を設けることと、コンタクトパッド119をベース基板104上に形成することと、第1の集積回路110をベース基板104上に取付けることと、ベースパッケージ本体116を第1の集積回路110を囲むように形成することと、オフセット基板122を設けることと、第2の集積回路128をオフセット基板122上に取付けることと、オフセット基板122をベースパッケージ本体116上に置き、オフセット基板122をコンタクトパッド119に結合することとを含むオフセット集積回路パッケージオンパッケージ積層システム100が提供される。
【選択図】図1

Description

関連出願の相互参照
この出願は、2005年5月16日に出願された米国仮特許出願連続番号第60/594,884号の利益を主張する。
この出願は、「オフセット集積回路パッケージオンパッケージ積層システム(Offset Integrated Circuit Package-on-Package Stacking System)」と題される、シム(Shim)らによって同時に出願された米国特許出願に関連する主題を含む。関連出願はスタッツ・チップパック・リミテッド(STATS ChipPAC Ltd.)に譲渡され、事件番号27−173によって識別される。
技術分野
この発明は概して集積回路パッケージシステムに関し、より特定的には、積み重ねられたパッケージを有する集積回路パッケージシステムのためのシステムに関する。
背景技術
集積回路を他の回路と接続するために、集積回路をリードフレームまたは基板に取付けることが一般的である。各々の集積回路は、極めて高純度の金またはアルミニウムのワイヤを使用してリードフレームのリードフィンガーパッドに個々に接続されるボンディングパッドを有する。このアセンブリは、次いで、成形されたプラスチックまたはセラミックの本体にアセンブリを個々に封入することによってパッケージ化されて、集積回路パッケージを作る。
集積回路パッケージング技術では、単一の回路板または回路基板に取付けられる集積回路の数の増加がみられてきた。新しいパッケージングの設計は、集積回路の物理的な大きさおよび形状などの形状要因の点でよりコンパクトであり、集積回路の密度全体の大幅な増加をもたらしている。しかしながら、集積回路の密度は、個々の集積回路を基板に取付けるのに利用可能な「リアルエステート」によって制限され続ける。PC、計算サーバ、および記憶サーバなどのより大きな形状要因のシステムであっても、同一の「リアルエステート」またはより小さな「リアルエステート」の中により多くの集積回路が必要となる。携帯電話、デジタルカメラ、音楽プレーヤ、PDA、およびロケーションベースの装置などの携帯型個人用電子機器の必要性は、特に切実であり、集積回路の密度の必要性をさらに推し進めてきた。
この集積回路の密度の増加は、2つ以上の集積回路がパッケージ化され得るマルチチップパッケージの発展を招いてきた。各々のパッケージは、個々の集積回路、および集積回路が周囲の回路に電気的に接続されることを可能にする相互接続線の1つ以上の層に機械的な支持をもたらす。現在のマルチチップパッケージは、通常マルチチップモジュールとも称されるが、典型的には、別個の集積回路構成要素の組が直接に取付けられるPCB基板から成る。このようなマルチチップパッケージは、集積回路の密度および小型化を高め、信号伝搬速度を向上させ、集積回路全体の大きさおよび重量を低減し、性能を向上させ、コストを下げることがわかってきた。これらはすべて、コンピュータ業界の第一義的な目標である。
マルチチップパッケージはさらに、垂直に配置されていようと、水平に配置されていようと、問題を提示する可能性がある。なぜなら、マルチチップパッケージは通常、集積回
路および集積回路の接続部が検査され得る前に予め組立てられなければならないからである。したがって、集積回路がマルチチップモジュールにおいて取付けられ、接続されるとき、個々の集積回路および接続部は個々に検査されることができず、より大きな回路に組立てられる前に品質保証チップ(「known-good-die」)(「KGD」)を識別することが不可能である。その結果、従来のマルチチップパッケージは組立プロセスの歩留りの問題を招く。したがって、KGDを識別しないこの製造プロセスは信頼性の低いものになり、組立ての欠陥を被りやすい。
さらに、典型的なマルチチップパッケージにおいて垂直に積み重ねられた集積回路は、水平に配置された集積回路パッケージの問題以上に問題を提示する可能性があり、これはさらに製造プロセスを複雑にする。個々の集積回路の実際の故障モードを検査し、したがって実際の故障モードを判断することはより困難である。さらに、基板および集積回路は、組立または検査の間に損傷を受けることが多く、これは製造プロセスを複雑にし、コストを増大させる。垂直に積み重ねられた集積回路の問題は利点よりも大きい可能性がある。
したがって、改良されたパッケージング方法、システム、および設計の必要性が依然として残されている。家庭用電子機器の小型化および限られた空間により精巧な機能を求める需要を考慮して、これらの問題に対する解決策が見出されることが益々重要である。商業的な競争圧力の益々の増加、顧客の期待の高まり、および市場において意義のある製品の差別化のための機会が減少していることを考慮して、これらの問題に対する解決策が見出されることが益々重要である。さらに、コストを節約し、効率を高め、このような競争圧力に対処する必要性が益々増大することにより、これらの問題に対する解決策が見出されなければならないという重大な必要性にさらなる緊急性が加わる。
これらの問題に対する解決策は長く求められてきたが、先行技術の開発は如何なる解決策も教示または提案せず、したがって、これらの問題に対する解決策は長く当業者に発見されて来なかった。
発明の開示
この発明は、ベース基板を設けることと、コンタクトパッドをベース基板上に形成することと、第1の集積回路をベース基板上に取付けることと、ベースパッケージ本体を第1の集積回路を囲むように形成することと、オフセット基板を設けることと、第2の集積回路をオフセット基板上に取付けることと、オフセット基板をベースパッケージ本体上に置くことを含む、オフセット基板をコンタクトパッドに結合することとを含むオフセット集積回路パッケージオンパッケージ積層システムを提供する。
この発明の特定の実施例は、上述の実施例に加えてまたは上述の実施例の代わりに他の局面を有する。この局面は、添付の図面を参照して取り入れられるときに以下の詳細な説明を読むことによって当業者に明らかになる。
発明を実施するための最良の形態
以下の実施例は、当業者がこの発明をなし、使用することができるように十分詳細に記載される。この開示に基づいて他の実施例が明らかであろうということが理解されるべきであり、この発明の範囲から逸脱することなくプロセスまたは機械的な変更がなされ得ることが理解されるべきである。
以下の記載では、この発明を完全に理解できるようにするために多くの具体的な詳細が与えられる。しかしながら、この発明はこれらの具体的な詳細がなくても実施され得ることが明らかである。この発明を曖昧にするのを避けるために、いくつかの周知の回路、システムの構成、およびプロセスのステップは詳細に開示されない。
同様に、この装置の実施例を示す図面は半概略的であり、一定の比例に応じて描かれているわけではなく、特に、寸法のうちのいくつかは表示を明確にするためのものであり、図面を描く際に大幅に誇張されて示される。さらに、共通のいくつかの特徴を有する複数の実施例が開示され、記載される場合には、それらの記載、説明、および理解を明確にし、容易にするために、同様および同一の特徴はそれぞれ、同一の参照番号を用いて通常は記載される。
本明細書において使用される「水平な」という用語は、向きにかかわらず、パッケージ基板の面または表面に平行な面として規定される。「垂直な」という用語は、今まさに規定された水平位置に直交する方向を指す。「上方に」、「下方に」、「底部」、「上部」、「側」(「側壁」におけるように)、「より高い」、「より低い」、「より上の」、「真上に」、および「真下に」などの用語は、水平面に対して規定される。「上に(on)」という用語は、要素間に直接的な接触があることを意味する。本明細書において使用される「処理する」という用語は、記載される構造を形成する際に必要な材料のスタンピング、鍛造、パターニング、露光、現像、エッチング、洗浄、および/もしくは除去またはレーザトリミングを含む。
ここで図1を参照して、この発明の実施例におけるオフセット集積回路パッケージオンパッケージ積層システム100の断面図が示される。オフセット集積回路パッケージオンパッケージ積層システム100の断面図は、ベース上部面106およびベース底部面108を備えるベース基板104を有する、ボールグリッドアレイパッケージなどのベースパッケージ102を示す。第1の集積回路110は、ダイ接着材料などの接着剤112でベース上部面106に取付けられる。第1の集積回路110は、ボンドワイヤ、はんだバンプ、はんだコラム、またはスタッドバンプなどの電気的な相互接続部114によってベース上部面106に結合される。成形材料などのベースパッケージ本体116は、第1の集積回路110、電気的な相互接続部114、およびベース上部面106の一部を囲むように射出成形される。はんだボール、はんだコラムインターポーザまたはスタッドバンプなどのシステム相互接続部118は、システムの次のレベル(図示せず)に取付けるためにベース底部面108に取付けられる。コンタクトパッド119のアレイは、ベースパッケージ本体116の周りの領域に分散される。
上部面124および底部面126を備えるオフセット基板122を有するオフセットパッケージ120は、オフセット位置でベースパッケージ102に取付けられる。オフセットパッケージ120は、接着剤112で上部面124に取付けられた第2の集積回路128を有する。第2の集積回路128は、電気的な相互接続部114によって上部面124に結合される。成形材料などのオフセットパッケージ本体130は、第2の集積回路128、上部面124、および電気的な相互接続部114を覆って射出成形される。システム相互接続部118は、オフセット基板122の底部面126に取付けられる。オフセットパッケージ120はベースパッケージ102に取付けられ、その結果、オフセット基板122の底部面126はベースパッケージ本体116およびシステム相互接続部118の上に置かれる。この構成は、印刷回路基板(図示せず)上で必要とされる空間を低減するが、オフセット集積回路パッケージオンパッケージ積層システム100の一部の上に低いプロファイルを維持する。
ここで図2を参照して、この発明の実施例におけるオフセット集積回路パッケージオンパッケージ積層システム100のためのベースパッケージ102の上面図が示される。図1のベースパッケージ102の上面図は、図1のベース上部面106上の、図1のベースパッケージ本体116を示し、ベース上部面106は、図1のコンタクトパッド119のアレイおよび受動構成要素204を有する。アウトライン206は、図1のオフセットパッケージ120によって覆われることになる領域を示す。コンタクトパッド119のアレイは、図1のオフセットパッケージ120の、図1のシステム相互接続部118と整列するように間隔をあけられる。コンタクトパッド119の非対称的なアレイは、オフセットパッケージ120がベースパッケージ本体116上に延在することを可能にする。
ここで図3を参照して、この発明の実施例におけるオフセット集積回路パッケージオンパッケージ積層システム100の組立てられたパッケージ300の上面図が示される。組立てられたパッケージ300の上面図は、ベースパッケージ本体116、受動構成要素204、および上に取付けられたオフセットパッケージ120を有するベース上部面106を示す。切断線4−4は、図4における図面の位置を示す。
ここで図4を参照して、切断線4−4に沿った図3のオフセット集積回路パッケージオンパッケージ積層システム100の断面図が示される。オフセット集積回路パッケージオンパッケージ積層システム100の断面図は、上に取付けられたオフセットパッケージ120を有するベースパッケージ102を示す。オフセット基板122の底部面126はベースパッケージ本体116の上にある。ベースパッケージ本体116は、リフロープロセス中にシステム相互接続部118の崩壊を防ぐオフセットパッケージ120を支持する。
ここで図5を参照して、この発明の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システム500の断面図が示される。オフセット集積回路パッケージオンパッケージ積層システム500の断面図は、システム相互接続部118を介して電気的に結合されるオフセットパッケージ120を有するベースパッケージ102を示す。ダイ接着材料またはエポキシ樹脂などの隙間充填接着剤502が、ベースパッケージ本体116とオフセット基板122の底部面126との間に塗布される。隙間充填接着剤502の塗布は、パッケージ構造にさらなる機械的な安定性をもたらす。
ここで図6を参照して、この発明の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システム100のためのベースパッケージ600の上面図が示される。ベースパッケージ600の上面図は、ベースモールドキャップ604、システムコンタクト606のアレイ、およびアウトライン608を有するベース基板上部602を示し、アウトライン608は図1のオフセットパッケージ120を加えることによって覆われるであろう領域を示す。
ここで図7を参照して、この発明の別の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システム100のためのベースパッケージ700の上面図が示される。ベースパッケージ700の上面図は、ベースモールドキャップ704、ベースモールドキャップ704の周りに部分的に分散されるコンタクトパッド706のアレイを有するベース基板上部702を示す。アウトライン708は、図1のオフセットパッケージ120が加えられる場合に、それを加えることによって覆われるであろう領域を示す。コンタクトパッド706のアレイは、ベースパッケージ700とオフセットパッケージ120との間に電気的なインターフェイスをもたらす。
ここで図8を参照して、この発明のさらに別の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システム100のためのベースパッケージ800の上面図が示される。ベースパッケージ800の上面図は、ベースモールドキャップ804、
システムコンタクトパッド806のアレイ、フリップチップ集積回路などの能動素子808、受動構成要素204、およびオフセットパッケージアウトライン810を有するベース基板上部802を示し、オフセットパッケージアウトライン810は図1のオフセットパッケージ120を加えることによって覆われるであろう領域を示す。オーバーラップ領域812は、ベースモールドキャップ804とオフセットパッケージ120との間の接触領域を示す。ベースモールドキャップ804の角はオフセットパッケージ120によって覆われることになり、オフセットパッケージ120はベースモールドキャップ804の上に置かれることになる。能動素子808はオフセットパッケージ120の下に置かれ、図1のオフセット基板122の、図1の底部面126と接触することはない。
ここで図9を参照して、この発明のさらに別の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システム100のためのベースパッケージ900の上面図が示される。ベースパッケージ900の上面図は、ベースモールドキャップ904、システムコンタクトパッド906のアレイ、小さなアウトラインの集積回路などの図8の能動素子808、受動構成要素204、およびオフセットパッケージアウトライン910を有するベース基板上部902を示し、オフセットパッケージアウトライン910は図1のオフセットパッケージ120を加えることによって覆われるであろう領域を示す。オフセットパッケージ120は、オフセットパッケージがベースモールドキャップの端縁と整列された状態で、ベースモールドキャップ904の上に置かれることになる。能動素子808は、ベースパッケージ900内の回路、システムコンタクトパッドのアレイ、またはそれらの組合せに電気的に接続される能動的な小さなアウトラインの集積回路構成要素であり得る。
ここで図10を参照して、この発明の実施例に従ってオフセット集積回路パッケージオンパッケージ積層システム100を製造するためのオフセット集積回路パッケージオンパッケージ積層システム1000のフロー図が示される。システム1000は、ブロック1002においてベース基板を設けることと、ブロック1004においてコンタクトパッドをベース基板上に形成することと、ブロック1006において第1の集積回路をベース基板上に取付けることと、ブロック1008においてベースパッケージ本体を第1の集積回路を囲むように形成することと、ブロック1010においてオフセット基板を設けることと、ブロック1012において第2の集積回路をオフセット基板上に取付けることと、ブロック1014においてオフセット基板をベースパッケージ本体上に置くことを含む、オフセット基板をコンタクトパッドに結合することとを含む。
より詳細には、この発明の実施例に従って、オフセット集積回路パッケージオンパッケージ積層システムを製造するためのシステムは以下のとおりに実行される。
1.システム相互接続部を有するベース基板を設けること。(図1)
2.コンタクトパッドをベース基板上に形成すること。(図1)
3.第1の集積回路をコンタクトパッドに結合することを含む、第1の集積回路をベース基板上に取付けること。(図1)
4.成形材料を射出することを含む、ベースパッケージ本体を第1の集積回路を囲むように形成すること。(図1)
5.システム相互接続部を設けることを含む、オフセット基板を設けること。(図1)
6.オフセットパッケージ本体を第2の集積回路を覆って形成することを含む、第2の集積回路をオフセット基板上に取付けること。(図1)
7.オフセット基板をベースパッケージ本体上に置くことを含む、オフセット基板をコンタクトパッドに結合すること。(図1)
このように、この発明は多くの局面を有することが分かってきた。
空間が限られている家庭用電子機器装置において、オフセット集積回路パッケージオンパッケージ積層システムは限られた空間により多くの機能を加えることができることが分かってきた。
原理的な局面は、この発明がさらなるパッケージの大きさを追加することなくさらなる構成要素をベース基板上に追加する柔軟性を有することである。
この発明のさらに別の重要な局面は、コストの低減、システムの単純化、および性能の向上という歴史的傾向をこの発明が有益に支持し、要求に応えることである。
この発明のこれらのおよび他の有益な局面は、その結果、技術の状態を少なくとも次のレベルにまで推し進める。
このように、この発明のオフセット集積回路パッケージオンパッケージ積層システムは、利用可能な空間を減少させてきた家庭用電子機器において集積回路の密度を増大させるための重要で、今まで知られておらず、利用できなかった解決策、機能、および機能的な局面を提供することが分かってきた。結果として生じるプロセスおよび構成は、単純明快なものであり、費用対効果が高く、複雑ではなく、非常に汎用性のある効果的なものであり、公知の技術を適合させることによって実現されることができ、したがって、従来の製造プロセスおよび技術と十分に互換性のあるオフセット集積回路パッケージオンパッケージ積層装置を効率的および経済的に製造することに容易に適合される。
この発明は具体的な最良の形態に関連して記載されてきたが、多くの代替例、修正例、および変形例が上の記載の観点で当業者に明らかであることが理解されるべきである。したがって、上の記載は、含まれる特許請求の範囲内のすべてのこのような代替例、修正例、および変形例を包含するように意図される。これまで本明細書に記載されたすべての事項、または添付の図面に示されたすべての事項は、例示的および非限定的な意味で解釈されるべきである。
この発明の実施例におけるオフセット集積回路パッケージオンパッケージ積層システムの断面図である。 この発明の実施例におけるオフセット集積回路パッケージオンパッケージ積層システムのためのベースパッケージの上面図である。 この発明の実施例におけるオフセット集積回路パッケージオンパッケージ積層システムの組立てられたパッケージの上面図である。 切断線4−4に沿った図3のオフセット集積回路パッケージオンパッケージ積層システムの断面図である。 この発明の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システムの断面図である。 この発明の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システムのためのベースパッケージの上面図である。 この発明の別の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システムのためのベースパッケージの上面図である。 この発明のさらに別の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システムのためのベースパッケージの上面図である。 この発明のさらに別の代替的な実施例におけるオフセット集積回路パッケージオンパッケージ積層システムのためのベースパッケージの上面図である。 この発明の実施例においてオフセット集積回路パッケージオンパッケージ積層システムを製造するためのオフセット集積回路パッケージオンパッケージ積層システムのフロー図である。
符号の説明
104 ベース基板
110 第1の集積回路
116 ベースパッケージ本体
119 コンタクトパッド
122 オフセット基板
128 第2の集積回路

Claims (10)

  1. オフセット集積回路パッケージオンパッケージ積層システム(1000)であって、
    ベース基板(104)を設けることと、
    コンタクトパッド(119)を前記ベース基板(104)上に形成することと、
    第1の集積回路(110)を前記ベース基板(104)上に取付けることと、
    ベースパッケージ本体(116)を前記第1の集積回路(110)を囲むように形成することと、
    オフセット基板(122)を設けることと、
    第2の集積回路(128)を前記オフセット基板(122)上に取付けることと、
    前記オフセット基板(122)を前記ベースパッケージ本体(116)上に置くことを含む、前記オフセット基板(122)を前記コンタクトパッド(119)に結合することとを含む、システム(1000)。
  2. 受動構成要素(204)、能動構成要素(808)、またはそれらの組合せを前記ベース基板(104)に取付けることをさらに含む、請求項1に記載のシステム(1000)。
  3. オフセットパッケージ(120)がベースモールドキャップ(804)の角にある状態で、前記オフセットパッケージ(120)を前記ベース基板(104)に取付けることをさらに含む、請求項1に記載のシステム(1000)。
  4. 前記ベースパッケージ本体(116)と前記オフセット基板(122)との間に隙間充填接着剤(502)を与えることをさらに含む、請求項1に記載のシステム(1000)。
  5. オフセットパッケージ(120)がベースモールドキャップ(904)の1つの端縁と整列された状態で、前記オフセットパッケージ(120)を前記ベース基板(104)上に取付けることをさらに含む、請求項1に記載のシステム(1000)。
  6. オフセット集積回路パッケージオンパッケージ積層システム(100)であって、
    ベース基板(104)と、
    前記ベース基板(104)上に形成されるコンタクトパッド(119)と、
    前記ベース基板(104)上に取付けられる第1の集積回路(110)と、
    前記第1の集積回路(110)を囲むように成形されるベースパッケージ本体(116)と、
    オフセット基板(122)と、
    前記オフセット基板(122)上に取付けられる第2の集積回路(128)と、
    前記ベースパッケージ本体(116)上に置かれる前記オフセット基板(122)を含む、前記コンタクトパッド(119)に結合される前記オフセット基板(122)とを含む、システム(100)。
  7. 前記ベース基板(104)に取付けられる受動構成要素(204)、能動構成要素(808)、またはそれらの組合せをさらに含む、請求項6に記載のシステム(100)。
  8. オフセットパッケージ(120)がベースモールドキャップ(804)の角にある状態で前記ベース基板(104)上に取付けられる前記オフセットパッケージ(120)をさらに含む、請求項6に記載のシステム(100)。
  9. 前記ベースパッケージ本体(116)と前記オフセット基板(122)との間に隙間充
    填接着剤(502)をさらに含む、請求項6に記載のシステム(100)。
  10. オフセットパッケージ(120)がベースモールドキャップ(904)の1つの端縁と整列された状態で前記ベース基板(104)上に取付けられる前記オフセットパッケージ(120)をさらに含む、請求項6に記載のシステム(100)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009176763A (ja) * 2008-01-21 2009-08-06 Elpida Memory Inc 半導体装置およびこれを有する半導体モジュール

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090004171A (ko) * 2007-07-06 2009-01-12 삼성전자주식회사 반도체 패키지
US7812435B2 (en) * 2007-08-31 2010-10-12 Stats Chippac Ltd. Integrated circuit package-in-package system with side-by-side and offset stacking
US7872340B2 (en) * 2007-08-31 2011-01-18 Stats Chippac Ltd. Integrated circuit package system employing an offset stacked configuration
US8536692B2 (en) * 2007-12-12 2013-09-17 Stats Chippac Ltd. Mountable integrated circuit package system with mountable integrated circuit die
US7985628B2 (en) * 2007-12-12 2011-07-26 Stats Chippac Ltd. Integrated circuit package system with interconnect lock
US7781261B2 (en) * 2007-12-12 2010-08-24 Stats Chippac Ltd. Integrated circuit package system with offset stacking and anti-flash structure
US8084849B2 (en) * 2007-12-12 2011-12-27 Stats Chippac Ltd. Integrated circuit package system with offset stacking
US8067828B2 (en) * 2008-03-11 2011-11-29 Stats Chippac Ltd. System for solder ball inner stacking module connection
US20090243069A1 (en) * 2008-03-26 2009-10-01 Zigmund Ramirez Camacho Integrated circuit package system with redistribution
US9293385B2 (en) * 2008-07-30 2016-03-22 Stats Chippac Ltd. RDL patterning with package on package system
US7785925B2 (en) * 2008-12-19 2010-08-31 Stats Chippac Ltd. Integrated circuit packaging system with package stacking and method of manufacture thereof
US7968995B2 (en) * 2009-06-11 2011-06-28 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
KR20120032293A (ko) * 2010-09-28 2012-04-05 삼성전자주식회사 반도체 패키지
US8508045B2 (en) * 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same
US10163877B2 (en) * 2011-11-07 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. System in package process flow
KR102021077B1 (ko) * 2013-01-24 2019-09-11 삼성전자주식회사 적층된 다이 패키지, 이를 포함하는 시스템 및 이의 제조 방법
US9936582B2 (en) * 2014-04-30 2018-04-03 Intel Corporation Integrated circuit assemblies with molding compound
US9871007B2 (en) 2015-09-25 2018-01-16 Intel Corporation Packaged integrated circuit device with cantilever structure
US10418312B2 (en) 2015-10-29 2019-09-17 Intel Corporation Guard ring design enabling in-line testing of silicon bridges for semiconductor packages
US10631410B2 (en) 2016-09-24 2020-04-21 Apple Inc. Stacked printed circuit board packages
US11508663B2 (en) * 2018-02-02 2022-11-22 Marvell Israel (M.I.S.L) Ltd. PCB module on package
CN114144875A (zh) 2019-06-10 2022-03-04 马维尔以色列(M.I.S.L.)有限公司 具有顶侧存储器模块的ic封装

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5579207A (en) 1994-10-20 1996-11-26 Hughes Electronics Three-dimensional integrated circuit stacking
US5907903A (en) 1996-05-24 1999-06-01 International Business Machines Corporation Multi-layer-multi-chip pyramid and circuit board structure and method of forming same
US5748452A (en) 1996-07-23 1998-05-05 International Business Machines Corporation Multi-electronic device package
US5986209A (en) 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
US6207474B1 (en) 1998-03-09 2001-03-27 Micron Technology, Inc. Method of forming a stack of packaged memory die and resulting apparatus
US5854507A (en) 1998-07-21 1998-12-29 Hewlett-Packard Company Multiple chip assembly
JP3767246B2 (ja) 1999-05-26 2006-04-19 富士通株式会社 複合モジュール及びプリント回路基板ユニット
JP2001044362A (ja) 1999-07-27 2001-02-16 Mitsubishi Electric Corp 半導体装置の実装構造および実装方法
JP3798597B2 (ja) * 1999-11-30 2006-07-19 富士通株式会社 半導体装置
US6605875B2 (en) * 1999-12-30 2003-08-12 Intel Corporation Integrated circuit die having bond pads near adjacent sides to allow stacking of dice without regard to dice size
JP2001267473A (ja) 2000-03-17 2001-09-28 Hitachi Ltd 半導体装置およびその製造方法
US6731009B1 (en) * 2000-03-20 2004-05-04 Cypress Semiconductor Corporation Multi-die assembly
US6518659B1 (en) 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
US6667544B1 (en) 2000-06-30 2003-12-23 Amkor Technology, Inc. Stackable package having clips for fastening package and tool for opening clips
US7423336B2 (en) * 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
JP4601892B2 (ja) * 2002-07-04 2010-12-22 ラムバス・インコーポレーテッド 半導体装置および半導体チップのバンプ製造方法
US20040021230A1 (en) * 2002-08-05 2004-02-05 Macronix International Co., Ltd. Ultra thin stacking packaging device
JP2004071947A (ja) * 2002-08-08 2004-03-04 Renesas Technology Corp 半導体装置
KR100480437B1 (ko) * 2002-10-24 2005-04-07 삼성전자주식회사 반도체 칩 패키지 적층 모듈
US6798057B2 (en) 2002-11-05 2004-09-28 Micron Technology, Inc. Thin stacked ball-grid array package
JP4110992B2 (ja) 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP4408636B2 (ja) 2003-02-28 2010-02-03 三洋電機株式会社 回路装置およびその製造方法
TW576549U (en) 2003-04-04 2004-02-11 Advanced Semiconductor Eng Multi-chip package combining wire-bonding and flip-chip configuration
JP3951966B2 (ja) 2003-05-30 2007-08-01 セイコーエプソン株式会社 半導体装置
KR100546359B1 (ko) 2003-07-31 2006-01-26 삼성전자주식회사 동일 평면상에 횡 배치된 기능부 및 실장부를 구비하는 반도체 칩 패키지 및 그 적층 모듈
US7095104B2 (en) * 2003-11-21 2006-08-22 International Business Machines Corporation Overlap stacking of center bus bonded memory chips for double density and method of manufacturing the same
US7091581B1 (en) 2004-06-14 2006-08-15 Asat Limited Integrated circuit package and process for fabricating the same
JP2006186136A (ja) 2004-12-28 2006-07-13 Toshiba Corp 両面部品実装回路基板及びその製造方法
US7312519B2 (en) * 2006-01-12 2007-12-25 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US7420269B2 (en) * 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US7535086B2 (en) * 2006-08-03 2009-05-19 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
US7635913B2 (en) * 2006-12-09 2009-12-22 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US7772683B2 (en) * 2006-12-09 2010-08-10 Stats Chippac Ltd. Stacked integrated circuit package-in-package system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009176763A (ja) * 2008-01-21 2009-08-06 Elpida Memory Inc 半導体装置およびこれを有する半導体モジュール

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