JP2006311773A

JP2006311773A - 回路保護装置

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Publication number: JP2006311773A
Application number: JP2005134253A
Authority: JP
Inventors: Kazunori Mitsuoka; 和則光岡
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-05-02
Filing date: 2005-05-02
Publication date: 2006-11-09

Abstract

【課題】回路に不所望な電圧が印加されることによって、回路が破壊することを抑制する回路保護装置１０を提供する。
【解決手段】判定部２５は、ドライバＩＣ２１および制御回路２２に電圧を印加するための第１および第２導電路２３，２４に電圧Ｖ３，Ｖ４が印加されているか否かを判定する。第１および第２コンバータ１３，１４は、判定部２５が第１および第２導電路２３，２４に電圧Ｖ３，Ｖ４が印加されていないと判定すると、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加されることを阻止する。
【選択図】図１

Description

本発明は、複数の電圧源から電圧を印加すべき回路において、複数の電圧源のうち少なくともいずれか１つの電圧源から電圧が印加されない場合に回路を保護する回路保護装置に関する。

近年、複数の電圧源から電圧を印加させることによって駆動可能な回路を含む電子機器が実用に供されている。

図７は、従来の技術の電子機器１の電気的な構成を概略示すブロック図である。図８は、回路ブロック２の電気的な構成を概略示すブロック図である。図９は、第１および第２ＤＣ／ＤＣコンバータ３，４に対する入力電圧および出力電圧を示す図である。図９（１）は、第１ＤＣ／ＤＣコンバータ３に印加される入力電圧Ｂ１の電圧値を示し、図９（２）は、ドライバＩＣに印加される電圧Ｂａ（ａ＝３，４）の電圧値を示し、図９（３）は、第２ＤＣ／ＤＣコンバータ４に印加される入力電圧Ｂ２の電圧値を示し、図９（４）は、制御回路に印加される出力電圧Ｂｂ（ｂ＝５，６）の電圧値を示す。図９は、縦軸が電圧を示し、横軸が時間を示す。電源ブロック５は、複数の電圧源が含まれる。各電圧源は、電源コネクタ６を介して回路ブロック２に入力電圧Ｂ１，Ｂ２を印加する。回路ブロック２は、第１および第２ＤＣ／ＤＣコンバータ３，４によって、入力電圧Ｂ１，Ｂ２を分圧および降圧して得られる出力電圧Ｂ３，Ｂ４，Ｂ５，Ｂ６をハードディスクなどのドライバ集積回路（略称；ＩＣ）７および制御回路８に印加する。ドライバＩＣ７は、出力電圧Ｂ３，Ｂ４が印加されると、駆動し、制御回路８は、出力電圧Ｂ５，Ｂ６が印加されると、駆動する。

特開昭６０−２３９０８５号公報（第４９７―５００頁、第１７図）

従来の技術の電子機器１において、ドライバＩＣ７は、出力電圧Ｂ３，Ｂ４のうちどちらか一方だけが印加されると、ドライバＩＣ７に含まれる半導体素子に不所望な電圧が印加され、この半導体素子が破壊される。制御回路８についても、出力電圧Ｂ５，Ｂ６のうち一方だけが印加されると、制御回路８に含まれる半導体素子に不所望な電圧が印加され、この半導体素子が破壊される。

たとえば、図９（１）〜（４）に示すように、第２コンバータ４に印加される入力電圧Ｂ２が、第１コンバータ３に印加される入力電圧Ｂ１に対して遅れて印加されると、入力電圧Ｂ１だけが印加される異常電流期間が発生する。この異常電流期間では、ドライバＩＣ７に入力電圧Ｂ３だけが印加されるので、ドライバＩＣ７に含まれる半導体素子が破壊される。

またドライバＩＣ７が駆動する状態で電源コネクタ６の離脱させると、チャタリングが発生し、不安定な入力電圧Ｂ１，Ｂ２が第１および第２ＤＣ／ＤＣコンバータ３，４に印加される。これによっても、ドライバＩＣ７に出力電圧Ｂ３，Ｂ４のうちいずれか一方だけが印加され、ドライバＩＣ７に含まれる半導体素子が破壊される。さらに入力電圧Ｂ１，Ｂ２の両方が第１および第２ＤＣ／ＤＣコンバータ３，４に印加される場合であっても、出力電圧Ｂ３，Ｂ４，Ｂ５，Ｂ６がドライバＩＣ７および制御回路８を駆動可能な電圧値未満であれば、同様に構成回路の各半導体素子が破壊される。

本発明の目的は、回路に不所望な電圧が印加されることによって、回路が破壊することを抑制する回路保護装置を提供することである。

本発明は、回路に電圧を印加するための複数の電圧源と、
各電圧源から回路に電圧を印加可能か否かを判定する判定手段と、
回路に電圧が印加される活性状態と、回路に電圧が印加されることを阻止する非活性状態とを切替る機能を有する電圧印加阻止手段であって、判定手段が複数の電圧源から回路に電圧を印加可能と判定すると、活性状態に切替え、複数の電圧源のうち少なくともいずれか１つの電圧源から回路に電圧が印加不可能と判定すると、非活性状態に切替える電圧印加阻止手段とを含むことを特徴とする回路保護装置である。

本発明に従えば、複数の電圧源から回路に電圧が印加される。判定手段は、各電圧源から回路に電圧を印加可能か否かを判定する。電圧印加手段は、回路に電圧が印加される活性状態と、回路に電圧が印加されることを阻止する非活性状態とを切替る機能を有する。電圧印加手段は、判定手段が各電圧源から回路に電圧を印加できると判定すると、活性状態に切替える。電圧印加手段は、判定手段が複数の電圧源のうち少なくともいずれか１つの電圧源から回路に電圧を印加できないと判定すると、非活性状態に切替える。これによって複数の電圧源のうち少なくともいずれか１つの電圧源から回路に電圧を印加できない場合、回路に電圧が印加されることを阻止する。

本発明は、判定手段は、各電圧源から回路に印加可能な電圧の電圧値が予め定められる閾値以上か否かに基づいて、各電圧源から回路に電圧を印加可能か否かを判定することを特徴とする。

本発明に従えば、判定手段は、各電圧源から回路に印加可能な電圧の電圧値が予め定められる閾値以上か否かに基づいて、各電圧源から回路に電圧を印加可能か否かを判定できる。

本発明は、回路に電圧を印加するための複数の導電路と、
各導電路に電圧が印加されているか否かを判定する判定手段と、
判定手段が複数の導電路のうち少なくともいずれか１つの導電路に電圧が印加されていないと判定すると、回路に電圧が印加されることを阻止する電圧印加阻止手段とを備えることを特徴とする回路保護装置である。

本発明に従えば、複数の導電路を介して回路に電圧が印加される。判定手段は、各導電路に電圧が印加されているか否かを判定する。電圧印加手段は、判定手段が複数の導電路のうち少なくともいずれか１つの導電路に電圧が印加されていないと判定すると、回路に電圧が印加されることを阻止する。これによって複数の導電路のうち少なくとも少なくともいずれか１つの導電路に電圧が印加されていない場合、回路に電圧が印加されることを阻止する。

本発明は、判定手段は、導電路に印加される電圧の電圧値が予め定められる閾値以上か否かに基づいて、導電路に電圧が印加されているか否かを判定することを特徴とする。

本発明に従えば、判定手段は、各導電路に印加される電圧の電圧値が予め定められる閾値以上か否かに基づいて、各導電路に電圧を印加されているか否かを判定できる。

本発明は、電圧印加阻止手段は、判定手段の判定に基づいて、回路に電圧が印加される活性状態と、回路に電圧が印加されることを阻止する非活性状態とを切替る機能を有することを特徴とする。

本発明に従えば、電圧印加阻止手段は、判定手段の判定に基づいて、回路に電圧が印加される活性状態と、回路に電圧が印加されることを阻止する非活性状態とを切替る機能を有する。これによって電圧印加阻止手段は、判定手段の判定に基づいて、活性状態と非活性状態とを切替えることができる。

本発明は、回路は、半導体素子を含み、
導電路は、着脱可能な電源コネクタが電気的に接続されることを特徴とする。

本発明に従えば、回路に半導体素子が含まれ、導電路に着脱可能な電源コネクタが電気的に接続される。これによって導電路に電気的に接続される電源コネクタを着脱させることができる。

本発明によれば、複数の電圧源のうち少なくともいずれか１つの電圧源から回路に電圧を印加できない場合、回路に電圧が印加されることを阻止する。これによって複数の電圧源のうちいずれかの電圧源から回路に電圧が印加できない状態で、回路に電圧が印加されることを防止でき、回路に不所望な電圧が印加されて回路が破壊することを抑制できる。

本発明によれば、各電圧源から回路に印加可能な電圧が予め定められる電圧値以上であるか否かに基づいて、各電圧源から回路に電圧が印加可能か否かを判定できる。これによって、たとえば回路が駆動可能な電圧値未満の電圧が回路に印加可能な状態で、回路に電圧が印加されることを阻止でき、回路に不所望な電圧が印加されて回路が破壊することを抑制できる。

本発明によれば、複数の導電路のうち少なくともいずれか１つの導電路に電圧が印加されていない場合、回路に電圧が印加されることを阻止できる。これによって複数の導電路のうち少なくともいずれか１つの導電路に電圧が印加されていない状態で、回路に電圧が印加されることを防止でき、回路に不所望な電圧が印加されて回路が破壊することを抑制できる。

本発明によれば、各導電路に印加される電圧が予め定められる電圧値以上であるか否かに基づいて、各導電路に電圧が印加されているか否かを判定できる。これによってたとえば、回路が駆動可能な電圧値未満の電圧が導電路に印加されている状態で、回路に電圧を印加されることを阻止でき、回路に不所望な電圧が印加されて回路が破壊することを抑制できる。

本発明によれば、電圧印加阻止手段は、判定手段の判定に基づいて、活性状態と非活性状態とを切替えることができる。これによって複数の導電路のうちいずれかの導電路に電圧が印加されていない状態で回路に電圧が印加されることを阻止することを実現できる。

本発明によれば、導電路に電気的に接続される電源コネクタを着脱させることができる。電源コネクタを着脱させることによって、チャタリング現象が生じ、各導電路に印加される電圧が不安定になる。このような場合、判定手段が導電路に電圧が印加されていないと判定し、回路に電圧が印加されることを阻止する。これによって複数の導電路に電圧が印加される場合に電源コネクタが着脱されても、回路に不所望な電圧が印加されることを抑制し、回路に含まれる半導体素子の破壊を抑制できる。

以下、図面を参照しながら本発明を実施するための形態を、複数の形態について説明する。各形態で先行する形態で説明している事項に対応している部分には同一の参照符を付し、重複する説明を略する場合がある。構成の一部のみを説明している場合、構成の他の部分は、先行して説明している形態と同様とする。また実施の各形態で具体的に説明している部分の組合せばかりではなく、特に組合せに支障が生じなければ、実施の形態同士を部分的に組合せることも可能である。

図１は、本発明の実施の形態の回路保護装置１０を含む回路ブロック１１を概略示すブロック図である。図２は、電子機器１２を概略示すブロック図である。図３は、回路保護装置１０を概略示すブロック図である。図４は、第１および第２コンバータ１３，１４の回路の一部を概略示す回路図である。回路保護装置１０は、たとえばパーソナルコンピュータなどの電子機器１２に含まれる。回路保護装置１０は、電子機器１２に含まれる各構成回路に不所望な電圧が印加されることによって、前記各構成回路が破壊されることを抑制するために設けられる。電子機器１２は、電源ブロック１５と、電源コネクタ１６と、回路保護装置１０を含む回路ブロック１１と、アクチュエータ１７とを含む。

複数の電圧源である電源ブロック１５は、商用交流電源１８から電力を取得可能に構成される。電源ブロック１５は、Ａ／Ｄ変換機を含み、取得する交流電圧を直流電圧に変換する機能を有する。電源ブロック１５は、変換される直流電圧を、たとえば１２Ｖの電圧Ｖ１および５Ｖの電圧Ｖ２に降圧し分圧する機能を有する。換言すると、電源ブロック１５は、１２Ｖの電圧Ｖ１を印加可能な第１電圧源１９と５Ｖの電圧Ｖ２を印加可能な第２電圧源２０とを含む。電源ブロック１５は、電源コネクタ１６を着脱可能に構成される。電源ブロック１５は、たとえばＡＴＸ電源である。

電源コネクタ１６は、電源ブロック１５に着脱可能に構成される。電源コネクタ１６および電源ブロック１５には、４つの端子がそれぞれ形成される。電源コネクタ１６が電源ブロック１５に装着されると、電源コネクタ１６の各端子は、電源ブロック１５の各端子毎に１体１で対応して電気的に接続される。電源コネクタ１６は、回路ブロック１１に電気的に接続される。電源ブロック１５は、第１電圧源１９によって電源コネクタ１６の第１の端子に１２Ｖの電圧Ｖ１を印加し、電源コネクタ１６を介して回路ブロック１１に１２Ｖの電圧Ｖ１を印加する。電源ブロック１５は、第２電圧源２０によって電源コネクタ１６の第２の端子に５Ｖ電圧を印加し、電源コネクタ１６を介して回路ブロック１１に５Ｖの電圧Ｖ２を印加する。電源ブロック１５は、電源コネクタ１６の第３および第４の端子を接地し、電源コネクタ１６を介して回路ブロック１１を接地させる。電源コネクタ１６は、たとえばＡＴＸ電源コネクタである。

回路ブロック１１は、回路保護装置１０と、ドライバＩＣ２１と制御回路２２とを含む。回路保護装置１０は、２つの導電路２３，２４と、第１コンバータ１３と、第２コンバータ１４と判定部２５とを含む。２つの導電路２３，２４は、電源コネクタ１６と第１および第２コンバータ１３，１４を電気的に接続する。２つの導電路２３，２４のうち一方の導電路である第１導電路２３は、電源コネクタ１６の第１の端子と第１コンバータ１３とに電気的に接続される。２つの導電路２３，２４のうち他方の導電路である第２導電路２４は、電源コネクタ１６の第２の端子と第２コンバータ１４とに電気的に接続される。

電圧印加素子手段である第１コンバータ１３は、第１導電路２３を介して電源コネクタ１６の第１の端子に電気的に接続される。第１コンバータ１３は、ドライバＩＣ２１および制御回路２２に電気的に接続される。第１コンバータ１３は、第１降圧回路２６を含む。第１降圧回路２６は、スイッチング素子２７、発振機２８、スイッチ２９、コイル３０、ダイオード３１およびコンデンサ３２を含む。スイッチング素子２７は、ＭＯＳ電界効果型トランジスタであり、ドレインが第１の端子に、ゲートが発振機２８に、ソースがコイル３０の一端に電気的に接続される。発振機２８は、たとえば水晶振動子であり、クロック信号を出力する機能を有する。スイッチング素子２７は、前記クロック信号に基づいて、ドレイン−ソース間の状態を、導通状態または非導通状態に切替える機能を有する。スイッチ２９は、発振機２８とゲートとの間に配設される。スイッチ２９は、たとえばＭＯＳ電界効果型トランジスタであり、発振機２８からゲートに伝送される交流信号の伝送のオンおよびオフを切替える機能を有する。ダイオード３１は、そのカソードがソースとコイル３０の一端との間に電気的に接続され、アノードが接地される。コイル３０は、その他端部がドライバＩＣ２１および制御回路２２に電気的に接続される。コンデンサ３２は、コイル３０の他端に、ドライバＩＣ２１および制御回路２２と並列して電気的に接続され、接地される。コイル３０とコンデンサ３２は、ＬＣ回路３３であるローパスフィルタを構成する。

第１コンバータ１３は、いわゆるＤＣ−ＤＣコンバータであり、第１導電路２３の電圧Ｖ３を、第１降圧回路２６によって、出力電圧Ｖ５，Ｖ６に降圧し、分圧する機能を有する。本実施の形態では、１２Ｖの電圧Ｖ３を９Ｖの出力電圧Ｖ５，Ｖ６に降圧し分圧する機能を有する。第１コンバータ１３は、第１降圧回路２６によって降圧される出力電圧Ｖ５をドライバＩＣ２１に、出力電圧Ｖ６を制御回路２２に出力する機能を有する。

電圧印加素子手段である第２コンバータ１４は、第２導電路２４を介して第２の端子に電気的に接続される。第２コンバータ１４は、ドライバＩＣ２１および制御回路２２に電気的に接続される。第２コンバータ１４は、いわゆるＤＣ−ＤＣコンバータであり、第２導電路２４の電圧Ｖ４を、出力電圧Ｖ７と出力電圧Ｖ８とに分圧し、降圧する機能を有する。本実施の形態では、５Ｖの電圧Ｖ４を３．３Ｖの出力電圧Ｖ７と１．８Ｖの出力電圧Ｖ８に降圧し分圧する機能を有する。第１コンバータ１３は、３．３Ｖの出力電圧Ｖ７をドライバＩＣ２１に印加し、１．８Ｖの出力電圧Ｖ８を制御回路２２に印加する機能を有する。

第２コンバータ１４は、５Ｖの電圧Ｖ２を３．３Ｖの出力電圧Ｖ７に降圧するための第２降圧回路３４と、５Ｖの電圧Ｖ２を１．８Ｖの出力電圧Ｖ８に降圧するための第３降圧回路３５とを含む。第２および第３降圧回路３４，３５は、第１降圧回路２６と同一の構成である。したがって第２および第３降圧回路３４，３５の構成については、第１降圧回路２６と同一の符号を付して、その説明を省略する。第２および第３降圧回路のスイッチング素子２７は、第２の端子に並列して電気的に接続される。第２降圧回路３４のコイル３０の他端は、ドライバＩＣ２１に電気的に接続される。第３降圧回路３５のコイル３０の他端は、制御回路２２に電気的に接続される。

判定手段である判定部２５は、第１比較器３６と第２比較器３７とＡＮＤ回路３８とを含む。第１比較器３６は、第１導電路２３とＡＮＤ回路３８と電気的に接続される。第１比較器３６は、第１導電路２３の電圧Ｖ３を予め定められる電圧値である第１弁別レベル、本実施の形態では１０Ｖでレベル弁別する機能を有する。第１比較器３６は、第１導電路２３の出力電圧Ｖ３の電圧値が１０Ｖ以上であると、Ｈｉレベルの第１弁別信号Ｓ１をＡＮＤ回路３８に出力し、第１導電路２３の電圧Ｖ３の電圧値が１０Ｖ未満であると、Ｌｏレベルの第１弁別信号Ｓ１をＡＮＤ回路３８に出力する機能を有する。第１比較器３６は、たとえばコンパレータによって実現される。

第２比較器３７は、第２導電路２４とＡＮＤ回路３８と電気的に接続される。第２比較器３７は、第２導電路２４の電圧Ｖ４を予め定められる電圧値である第２弁別レベル、本実施の形態では４Ｖでレベル弁別する機能を有する。第２比較器３７は、第２導電路２４の電圧Ｖ４の電圧値が４Ｖ以上であると、Ｈｉレベルの第２弁別信号Ｓ２をＡＮＤ回路３８に出力し、第２導電路２４の電圧Ｖ４の電圧値が４Ｖ未満であると、Ｌｏレベルの第２弁別信号Ｓ２をＡＮＤ回路３８に出力する機能を有する。第２比較器３７は、たとえばコンパレータによって実現される。

ＡＮＤ回路３８は、その出力端子が第１〜第３降圧回路２６，３４，３５のスイッチ２９に電気的に接続される。ＡＮＤ回路３８は、第１導電路２３の電圧Ｖ３の電圧値が第１弁別レベル未満または第２導電路２４の電圧Ｖ４の電圧値が第２弁別レベル未満である場合、出力端子からＬｏレベルの判定信号Ｓ３を出力する。ＡＮＤ回路３８は、第１導電路２３の電圧Ｖ３の電圧値が第１弁別レベル以上であり、かつ第２導電路２４の電圧Ｖ４の電圧値が第２弁別レベル以上である場合、出力端子からＨｉレベルの判定信号Ｓ３を出力する。具体的には、ＡＮＤ回路３８は、第１弁別信号Ｓ１および第２弁別信号Ｓ２のうち少なくともいずれか一方がＬｏレベルであると、出力端子から第１〜第３降圧回路２６，３４，３５のスイッチ２９にＬｏレベルの判定信号Ｓ３を出力し、スイッチ２９をオフにする機能を有する。スイッチ２９は、オフになると、発振機２８とスイッチング素子２７とを電気的に非接続状態にする機能を有する。ＡＮＤ回路３８は、第１および第２弁別信号Ｓ１，Ｓ２がＨｉレベルであると、出力端子から第１〜第３降圧回路２６，３４，３５のスイッチ２９にＨｉレベルの判定信号Ｓ３を出力し、スイッチ２９をオンにする機能を有する。スイッチ２９は、オンになると、発振機２８とスイッチング素子２７とを電気的に接続する機能を有する。

ドライバＩＣ２１は、デジタル多機能ディスク（Digital Versatile Disk；略称：ＤＶＤ）記録再生装置およびコンパクトディスク（Compact Disk：略称ＣＤ）記録再生装置などの電子機器１２に含まれる回路である。ドライバＩＣ２１は、前記装置のスピンドルモータおよびサーボモータなどのアクチュエータ１７を駆動する機能を有する。ドライバＩＣ２１は、第１および第２コンバータ１３，１４からの出力電圧Ｖ５，Ｖ７が印加されると、アクチュエータ１７を駆動することを開始する。ドライバＩＣ２１は、トランジスタおよびダイオードなどの複数の半導体素子によって構成される。

制御回路２２は、ドライバＩＣ２１に電気的に接続される。制御回路２２は、ドライバＩＣ２１に制御信号を伝送可能に構成され、ドライバＩＣ２１を制御可能に構成される。制御回路２２は、第１および第２コンバータ１３，１４からの出力電圧Ｖ６，Ｖ８が印加されると、ドライバＩＣの制御を開始する。制御回路２２は、トランジスタおよびダイオードなどの複数の半導体素子によって構成される。

以下では、第１および第２コンバータ１３，１４の動作について説明する。第１および第２コンバータ１３，１４では、ＡＮＤ回路３８から出力される判定信号Ｓ３に基づいて、スイッチ２９をオンまたはオフに切替える。スイッチ２９は、オフになると、発振機２８とスイッチング素子２７とを電気的に非接続状態にし、スイッチング素子２７にクロック信号が伝送されることを阻止する。これによってスイッチング素子２７のドレイン−ソース間が非導通状態になり、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加されることを阻止する。このような状態が非活性状態に相当する。

スイッチ２９は、オンになると、発振機２８とスイッチング素子２７とを電気的に接続する。これによってスイッチング素子２７にクロック信号が伝送される。第１および第２コンバータ１３，１４では、発振機２８からのクロック信号に基づいて、スイッチング素子２７を導通状態または非道通状態に切替えて、直流電圧から方形波を発生させる。ＬＣ回路３３は、発生する方形波を平滑して降圧し、ドライバＩＣ２１および制御回路２２に降圧される出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８を印加する。このような状態が活性状態に相当する。

図５は、回路ブロック１１の処理を示すフローチャートである。図６は、各構成部からの出力を示すグラフである。図６（１）は、第１導電路２３の電圧Ｖ３の電圧値を示し、図６（２）は、第１比較器３６から出力される第１弁別信号Ｓ１のレベルを示し、図６（３）は、第２導電路２４の電圧Ｖ４の電圧値を示し、図６（４）は、第２比較器３７から出力される第２弁別信号Ｓ２のレベルを示し、図６（５）は、ＡＮＤ回路３８から出力される判別信号Ｓ３のレベルを示し、図６（６）は、ドライバＩＣ２１および制御回路２２に印加される出力電圧Ｖｍ（ｍ＝５〜８）の電圧値を示す。各グラフの縦軸は、電圧値またはレベルを示し、横軸は、時間を示す。以下では、図６（１）および（３）に示す電圧が第１および第２導電路２３，２４に印加される場合の回路保護装置１０の処理について説明する。電子機器１２の電源が入れられると、回路保護処理が開始され、ステップｓ１へ移行する。

ステップｓ１では、第１および第２導電路２３，２４の電圧Ｖ３，Ｖ４の電圧値を第１および第２弁別レベルでそれぞれレベル弁別し、第１および第２弁別信号Ｓ１，Ｓ２をＡＮＤ回路３８にそれぞれ出力する。具体的には、時間ｔが０≦ｔ＜Ｔ１では、第１および第２導電路２３，２４の電圧Ｖ３，Ｖ４の電圧値が０Ｖになる。この場合、第１比較器３６がＬｏレベルの第１弁別信号Ｓ１を出力し、第２比較器３７がＬｏレベルの第２弁別信号Ｓ２を出力する。Ｔ１≦ｔ＜Ｔ２では、第１導電路２３の電圧Ｖ３の電圧値が１０Ｖ以上になり、第２導電路２４の電圧Ｖ４の電圧値が０Ｖになる。この場合、第１比較器３６がＨｉレベルの第１弁別信号Ｓ１を出力し、第２比較器３７がＬｏレベルの第２弁別信号Ｓ２を出力する。Ｔ２≦ｔでは、第１導電路２３の電圧Ｖ３の電圧値が１０Ｖ以上になり、第２導電路２４の電圧Ｖ４の電圧値が５Ｖ以上になる。この場合、第１比較器３６がＨｉレベルの第１弁別信号Ｓ１を出力し、第２比較器３７がＨｉレベルの第２弁別信号Ｓ２を出力する。第１および第２弁別信号Ｓ１，Ｓ２が出力されると、ステップｓ２へ移行する。

ステップｓ２では、ＡＮＤ回路３８が第１および第２弁別信号Ｓ１，Ｓ２に基づいて、第１導電路２３の電圧Ｖ３の電圧値が第１弁別レベル以上か否かを判定し、第２導電路２４の電圧Ｖ４の電圧値が第２弁別レベル以上か否かを判定する。ＡＮＤ回路３８は、第１導電路２３の電圧Ｖ３の電圧値が第１弁別レベル未満または第２導電路２４の電圧Ｖ４の電圧値が第２弁別レベル未満である場合、出力端子からＬｏレベルの判定信号Ｓ３を出力する。ＡＮＤ回路３８は、第１導電路２３の電圧Ｖ３の電圧値が第１弁別レベル以上であり、かつ第２導電路２４の電圧Ｖ４の電圧値が第２弁別レベル以上である場合、出力端子からＨｉレベルの判定信号Ｓ３を出力する。

具体的には、０≦ｔ＜Ｔ２では、第２比較器３７からＬｏレベルの第２弁別信号Ｓ２が出力される。この場合、ＡＮＤ回路３８は、第２導電路２４の電圧Ｖ４の電圧値が第２弁別レベル未満であると判定し、出力端子からＬｏレベルの判定信号Ｓ３を出力する。出力端子からＬｏレベルの判定信号Ｓ３が出力されると、ステップｓ３へ移行する。

ステップｓ３では、Ｌｏレベルの判定信号Ｓ３に基づいて、スイッチ２９をオフにし、スイッチング素子２７と発振機２８とを電気的に非接続状態にする。これによって第１〜第３降圧回路２６，３４，３５のスイッチング素子２７のドレイン−ソース間が非導通状態になる。前記ドレイン−ソース間が非導通状態になると、電源コネクタ１６とドライバＩＣ２１および制御回路２２とが電気的に非接続状態となり、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加されることを阻止する。出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８の印加を阻止すると、ステップｓ１へ戻る。

ステップｓ２において、Ｔ２≦ｔでは、第１および第２比較器３６，３７からＨｉレベルの第１および第２弁別信号Ｓ１，Ｓ２がそれぞれ出力される。この場合、ＡＮＤ回路３８は、第１導電路２３の電圧Ｖ３の電圧値が第１弁別レベル以上であり、かつ第２導電路２４の電圧Ｖ４の電圧値が第２弁別レベル以上であると判定し、出力端子からＨｉレベルの判定信号Ｓ３を出力する。Ｈｉレベルの判定信号Ｓ３を出力すると、ステップｓ４へ移行する。

ステップｓ４では、Ｈｉレベルの判定信号Ｓ３に基づいて、スイッチ２９がオンになり、第１〜第３降圧回路２６，３４，３５のスイッチング素子２７のゲートにクロック信号が伝送される。これによって方形波が発生し、ＬＣ回路３３によって電圧Ｖ３および電圧Ｖ４が出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８に降圧され分圧される。第１コンバータ１３および第２コンバータ１４は、出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８をドライバＩＣ２１および制御回路２２に印加する。ドライバＩＣ２１および制御回路２２に印加されると、ステップｓ１へ戻る。

以下では、このように構成される回路保護装置１０が奏する効果について説明する。本実施の形態の回路保護装置１０によれば、第１および第２電圧源１９，２０から回路ブロック１１に電圧Ｖ１，Ｖ２のうち少なくともいずれか一方を印加できない場合、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加されることを阻止する。これによって第１および第２電圧源１９，２０から回路ブロック１１に電圧Ｖ１，Ｖ２のうち少なくともいずれか一方が印加できない状態で、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加されることを防止でき、ドライバＩＣ２１および制御回路２２に不所望な電圧が印加されて回路が破壊することを抑制できる。

本実施の形態の回路保護装置１０によれば、第１および第２電圧源１９，２０の各電圧源１９，２０から回路ブロック１１に印加可能な電圧Ｖ１，Ｖ２が第１または第２弁別レベル以上であるか否かに基づいて、前記各電圧源１９，２０によって印加される電圧Ｖ１，Ｖ２に基づいてドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加可能か否かを判定できる。これによって、たとえばドライバＩＣ２１および制御回路２２が駆動可能な電圧値未満の電圧Ｖ１，Ｖ２が回路ブロック１１に印加可能な状態で、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加されることを阻止でき、ドライバＩＣ２１および制御回路２２に不所望な電圧が印加されてドライバＩＣ２１および制御回路２２が破壊することを抑制できる。

本実施の形態の回路保護装置１０によれば、第１および第２導電路２３，２４に電圧Ｖ３，Ｖ４のうち少なくとも一方が印加されていない場合、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加されることを阻止できる。これによって第１または第２導電路２３，２４に電圧Ｖ３，Ｖ４のうち少なくとも一方が印加されていない状態で、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加されることを防止でき、ドライバＩＣ２１および制御回路２２に不所望な電圧が印加されてドライバＩＣ２１および制御回路２２が破壊することを抑制できる。

本実施の形態の回路保護装置１０によれば、第１および第２導電路２３，２４に印加される電圧Ｖ３，Ｖ４が第１および第２弁別レベル以上であるか否かに基づいて、各導電路２３，２４に電圧Ｖ３，Ｖ４が印加されているか否かを判定できる。これによってたとえば、ドライバＩＣ２１および制御回路２２が駆動可能な電圧値未満の電圧Ｖ３，Ｖ４が各導電路２３，２４に印加されている状態で、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８を印加されることを阻止でき、ドライバＩＣ２１および制御回路２２に不所望な電圧が印加されてドライバＩＣ２１および制御回路２２が破壊することを抑制できる。

本実施の形態の回路保護装置１０によれば、第１および第２コンバータ１３，１４は、判定部２５の判定に基づいて、電源コネクタ１６とドライバＩＣ２１および制御回路２２の電気的接続状態を接続状態と非接続状態とに切替えることができる。これによって第１および第２導電路２３，２４に電圧Ｖ３，Ｖ４のうち少なくともいずれか一方が印加されていない状態でドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加されることを阻止することを実現できる。

本実施の形態の回路保護装置１０によれば、第１および第２導電路２３，２４に電気的に接続される電源コネクタ１６を着脱させることができる。電源コネクタ１６を着脱させることによって、チャタリング現象が生じ、各導電路２３，２４に印加される電圧が不安定になる。このような場合、判定部２５が第１または第２導電路２３，２４に電圧Ｖ３，Ｖ４のうち少なくともいずれか一方が印加されていないと判定し、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加されることを阻止する。これによって第１および第２導電路２３，２４に電圧Ｖ３，Ｖ４が印加される場合に電源コネクタ１６が着脱されても、ドライバＩＣ２１および制御回路２２に不所望な電圧が印加されてドライバＩＣ２１および制御回路２２に含まれる半導体素子の破壊を抑制できる。

本実施の形態の回路保護装置１０によれば、ドライバＩＣ２１に対する出力電圧Ｖ５および出力電圧Ｖ６の印加のタイミングを同期させることができるので、プログラムなどを用いて出力電圧Ｖ５および出力電圧Ｖ６の印加のタイミングを制御する必要が無い。これによって電源コネクタ１６などに第１および第２導電路２３，２４に対する電圧Ｖ３，Ｖ４の印加のタイミングを制御するためのマイクロコンピュータを配設する必要が無く、電子機器１２の部品点数を少なくすることができる。これによって電子機器１２の構成を簡単化することができ、製造コストを低減することができる。制御回路２２についても同様に出力電圧Ｖ７および出力電圧Ｖ８の印加のタイミングを同期させる必要が無く、ドライバＩＣ２１の場合と同様の効果を奏する。

本実施の形態の回路保護装置１０によれば、スイッチ２９のオフに切替えるだけで、発振機２８とスイッチング素子２７とを電気的に非接続状態にし、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８を印加することを阻止できる。このような機械的な構成で、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８の印加することを阻止し、ドライバＩＣ２１および制御回路２２の破壊を抑制を実現できる。

本実施の形態の回路保護装置１０によれば、判定部２５は、第１および第２導電路２３，２４に電圧Ｖ３，Ｖ４が印加されているか否かを判定する。第１および第２コンバータ１３，１４は、前記判定結果に基づいて、ドライバＩＣ２１および制御回路２２に出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８が印加されることを阻止する。これによってドライバＩＣ２１および制御回路２２毎に判定部２５を設ける必要がなく、回路ブロック１１の回路を簡単化することができ、製造コストを低減することができる。

本実施の形態では、回路ブロック１１に第１および第２コンバータ１３，１４が含まれているけれども、必ずしも２つに限定されない。３つ以上のＤＣ／ＤＣコンバータが含まれてもよい。本実施の形態では、回路ブロック１１にドライバＩＣ２１および制御回路２２が含まれているけれども、必ずしも、このような集積回路に限定されない。たとえば、ランダムアクセスメモリ（略称；ＲＡＭ）などであってもよく、異なる電圧を印加すべき回路であればよい。

本実施の形態では、電源ブロック１５および電源コネクタ１６に４つの端子が形成されているけれども、５つ以上であってもよい。回路ブロック１１に第１導電路２３および第２導電路２４が含まれているけれども、２つに限定されず、３つ以上であってもよい。この場合、各導電路２３，２４に対して比較器が設けられ、比較器が各導電路２３，２４に予め定められる弁別レベル以上の電圧が印加されているか否かを判定する。これらの判定結果に基づいて、ＡＮＤ回路３８がドライバＩＣ２１および制御回路２２に電圧を印加するか否かを判定する。これによって複数の導電路を備える場合であっても、回路保護装置１０を実現できる。

本実施の形態では、第１電圧源１９から１２Ｖの電圧Ｖ１、第２電圧源２０から５Ｖの電圧Ｖ２が印加可能に構成されるけれども、このような電圧値および電圧源の数に限定されない。たとえば、さらに３．３Ｖの電圧を回路ブロック１１に印加可能な第３の電圧源が電源ブロック１５に含まれてもよく、また１２Ｖの電圧Ｖ１を回路ブロック１１に印加可能な第４の電圧源を電源ブロック１５に含めてもよい。第１弁別レベルは、１０Ｖに限定されず、第２弁別レベルは、４Ｖに限定されない。第１および第２コンバータ１３，１４が、電圧Ｖ３，Ｖ４からドライバＩＣ２１および制御回路２２が駆動可能な出力電圧Ｖ５，Ｖ６，Ｖ７，Ｖ８を降圧し分圧可能な電圧であればよい。

本発明の実施の形態の回路保護装置１０を含む回路ブロック１１を概略示すブロック図である。電子機器１２を概略示すブロック図である。回路保護装置１０を概略示すブロック図である。第１および第２コンバータ１３，１４の回路の一部を概略示す回路図である。回路ブロック１１の処理を示すフローチャートである。各構成部からの出力を示すグラフである。従来の技術の電子機器１の電気的な構成を概略示すブロック図である。回路ブロック２の電気的な構成を概略示すブロック図である。第１および第２ＤＣ／ＤＣコンバータ３，４に対する入力電圧および出力電圧を示す図である。

符号の説明

１０回路保護装置
１１回路ブロック
１３第１コンバータ
１４第２コンバータ
１５電源ブロック
１６電源コネクタ
１９第１電圧源
２０第２電圧源
２１ドライバＩＣ
２２制御回路
２３第１導電路
２４第２導電路
２５判定部

Claims

回路に電圧を印加するための複数の電圧源と、
各電圧源から回路に電圧を印加可能か否かを判定する判定手段と、
回路に電圧が印加される活性状態と、回路に電圧が印加されることを阻止する非活性状態とを切替る機能を有する電圧印加阻止手段であって、判定手段が複数の電圧源から回路に電圧を印加可能と判定すると、活性状態に切替え、複数の電圧源のうち少なくともいずれか１つの電圧源から回路に電圧が印加不可能と判定すると、非活性状態に切替える電圧印加阻止手段とを含むことを特徴とする回路保護装置。
判定手段は、各電圧源から回路に印加可能な電圧の電圧値が予め定められる閾値以上か否かに基づいて、各電圧源から回路に電圧を印加可能か否かを判定することを特徴とする請求項１記載の回路保護装置。
回路に電圧を印加するための複数の導電路と、
各導電路に電圧が印加されているか否かを判定する判定手段と、
判定手段が複数の導電路のうち少なくともいずれか１つの導電路に電圧が印加されていないと判定すると、回路に電圧が印加されることを阻止する電圧印加阻止手段とを備えることを特徴とする回路保護装置。
判定手段は、導電路に印加される電圧の電圧値が予め定められる閾値以上か否かに基づいて、導電路に電圧が印加されているか否かを判定することを特徴とする請求項３記載の回路保護装置。
電圧印加阻止手段は、判定手段の判定に基づいて、回路に電圧が印加される活性状態と、回路に電圧が印加されることを阻止する非活性状態とを切替る機能を有することを特徴とする請求項３または４に記載の回路保護装置。
回路は、半導体素子を含み、
導電路は、着脱可能な電源コネクタが電気的に接続されることを特徴とする請求項３〜５のいずれか１つに記載の回路保護装置。