CN113765340A - 电源控制装置、驱动模块及开关电源装置 - Google Patents

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Abstract

本发明在抑制端子数增加的同时，实现控制端子的连接相关的确认功能。本发明涉及一种电源控制装置、驱动模块及开关电源装置。本发明的电源控制装置具有：控制端子，用来与驱动模块间输入输出控制信号；使能输出端子，用来将使能信号输出到所述驱动模块；控制电路；及输入输出电路，在使输出晶体管为导通状态，使同步整流晶体管为断开状态时，使所述控制信号成为第1逻辑电平，在使所述输出晶体管为断开状态，使所述同步整流晶体管为导通状态时，使所述控制信号成为第2逻辑电平，能够根据来自所述控制电路的指令成为输入待机状态；所述控制电路在所述输入输出电路为所述输入待机状态时，将用来启动所述驱动模块的电平的使能信号传送到所述驱动模块，确认所述控制信号是否为既非所述第1逻辑电平又非所述第2逻辑电平的第3逻辑电平。

Description

电源控制装置、驱动模块及开关电源装置
技术领域
本发明涉及一种开关电源装置用驱动模块及电源控制装置。
背景技术
近年来，作为开关电源装置的构成零件，驱动模块(所谓DrMOS(Driver Metal-Oxide-Semiconductor Field Effect Transistor，驱动器金属氧化物半导体场效晶体管))正实用化，它是将形成开关输出级的一对MOSFET[metal-oxide-semiconductor fieldeffect transistor]与用来驱动所述一对MOSFET的驱动逻辑电路集成为1个封装。
另外，作为与所述内容关联的现有技术的一例，可例举专利文献1。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2017-195768号公报
发明内容
[发明要解决的问题]
以往，所述驱动模块由电源控制装置控制。电源控制装置具有控制端子。驱动逻辑电路根据从所述控制端子输出的控制信号的逻辑电平，驱动所述MOSFET的导通与断开。
此处，期望在开关电源装置启动时，电源控制装置可确认连接在控制端子的驱动模块的型号，或有无控制端子的连接不良。此时，要求抑制电源控制装置的端子数增加。
鉴于所述状况，本发明的目的在于提供一种可抑制端子数增加且实现电源控制装置的控制端子的连接相关的确认功能的电源控制装置、驱动模块及开关电源装置。
[解决问题的技术手段]
本发明的电源控制装置与驱动输出晶体管及同步整流晶体管的导通/断开的驱动模块一起使用，且
为如下构成(第1构成)，即具有：
控制端子，用来与所述驱动模块间输入输出控制信号；
使能输出端子，用来将使能信号输出到所述驱动模块；
控制电路；及
输入输出电路，在使所述输出晶体管为导通状态，使所述同步整流晶体管为断开状态时，使所述控制信号成为第1逻辑电平，在使所述输出晶体管为断开状态，使所述同步整流晶体管为导通状态时，使所述控制信号成为为第2逻辑电平，能够根据来自所述控制电路的指令成为输入待机状态；且
所述控制电路在所述输入输出电路为所述输入待机状态时，将用来启动所述驱动模块的电平的使能信号传送到所述驱动模块，确认所述控制信号是否为既非所述第1逻辑电平又非所述第2逻辑电平的第3逻辑电平。
此外，也可为如下构成(第2构成)，即，在所述第1构成中，所述使能信号能够成为L(低)电平、H(高)电平、所述L电平与所述H电平间的M电平的任一个，
用来启动所述驱动模块的电平为所述M电平。
此外，也可为如下构成(第3构成)，即，在所述第1或第2构成中，所述输入输出电路为所述输入待机状态且所述使能信号为表示禁止的电平时，所述控制电路确认所述控制信号成为所述第1逻辑电平或所述第2逻辑电平后，所述控制电路将用来启动所述驱动模块的电平的使能信号传送到所述驱动模块。
此外，也可为如下构成(第4构成)，即，在所述第3构成中，所述控制端子为多个，所述输入输出电路为所述输入待机状态且所述使能信号为表示禁止的电平时，所述控制电路确认所述控制信号的电平的组合是否与允许的组合一致。
此外，也可为如下构成(第5构成)，即，在所述第4构成中，能够将所述第3逻辑电平的电压施加端连接在不用于与所述驱动模块连接的所述控制端子。
此外，也可为如下构成(第6构成)，即，在所述第1至第5的任一构成中，所述使能输出端子为多个，所述控制端子为多个。
此外，本发明的驱动模块驱动输出晶体管及同步整流晶体管的导通/断开，且
为如下构成(第7构成)，即以集成为单一封装的方式具有：
驱动逻辑电路，在控制信号为第1逻辑电平时，使所述输出晶体管为导通状态，使所述同步整流晶体管为断开状态，在所述控制信号为第2逻辑电平时，使所述输出晶体管为断开状态，使所述同步整流晶体管为导通状态；
内部电压产生部，产生内部电压，利用使能信号启动；
上电复位部，基于所述内部电压进行所述驱动逻辑电路的复位解除；及
逻辑电平切换电路，在复位解除时根据来自所述驱动逻辑电路的指令，将所述控制信号切换为既非所述第1逻辑电平又非所述第2逻辑电平的第3逻辑电平。
此外，也可为如下构成(第8构成)，即，在所述第7构成中，
所述逻辑电平切换电路具有：
第1P通道型MOS晶体管，具有基于所述使能信号驱动的栅极、及连接着电源电压的施加端的源极；
电阻，具有与所述第1P通道型MOS晶体管的漏极连接的第1端；
第2P通道型MOS晶体管，具有与所述电阻的第2端连接的源极、连接着接地电压的施加端的漏极、及由所述内部电压驱动的栅极；
N通道型MOS晶体管，具有连接在将所述电阻的第2端与所述第2P通道型MOS晶体管的源极连接的节点的栅极、及连接在所述控制信号的施加端的源极；及
第3P通道型MOS晶体管，具有与所述电源电压的施加端连接的源极、与所述N通道型MOS晶体管的漏极连接的漏极、及被施加从所述驱动逻辑电路输出的栅极信号的栅极。
此外，也可为如下构成(第9构成)，即，在所述第7或第8构成中，还具有逻辑电平固定电路，该逻辑电平固定电路在所述使能信号表示禁止时，将所述控制信号固定为各型号的逻辑电平。
此外，也可为如下构成(第10构成)，即，在所述第7至第9的任一构成中，还具有零交叉检测电路，该零交叉检测电路检测所述同步整流晶体管为导通状态时流动的电感器电流的零交叉，所述逻辑电平切换电路在检测出所述零交叉时，根据来自所述驱动逻辑电路的指令，将所述控制信号切换为所述第3逻辑电平。
此外，也可为如下构成(第11构成)，即，在所述第7至第10的任一构成中，也以集成为所述封装的方式具有所述输出晶体管与所述同步整流晶体管。
此外，本发明的开关电源装置具有驱动模块及电源控制装置，所述驱动模块驱动输出晶体管及同步整流晶体管的导通/断开，且为如下构成，即，
所述电源控制装置具有：
控制端子，用来与所述驱动模块间输入输出控制信号；
使能输出端子，用来将使能信号输出到所述驱动模块；
控制电路；及
输入输出电路，为了使所述输出晶体管及所述同步整流晶体管导通与断开，可使所述控制信号为第1逻辑电平或第2逻辑电平，并根据来自所述控制电路的指令成为输入待机状态；
所述控制电路在所述输入输出电路为所述输入待机状态时，将用来启动所述驱动模块的电平的使能信号传送到所述驱动模块，确认所述控制信号是否为既非所述第1逻辑电平又非所述第2逻辑电平的第3逻辑电平；
所述驱动模块以集成为单一封装的方式具有：
驱动逻辑电路，在所述控制信号为所述第1逻辑电平时，使所述输出晶体管为导通状态，使所述同步整流晶体管为断开状态，在所述控制信号为第2逻辑电平时，使所述输出晶体管为断开状态，使所述同步整流晶体管为导通状态；
内部电压产生部，产生内部电压，利用所述使能信号启动；
上电复位部，基于所述内部电压进行所述驱动逻辑电路的复位解除；及
逻辑电平切换电路，在复位解除时根据来自所述驱动逻辑电路的指令，将所述控制信号切换为所述第3逻辑电平。
[发明效果]
根据本发明，能够在抑制端子数增加的同时，实现电源控制装置的控制端子的连接相关的确认功能。
附图说明
图1是表示例示性实施方式的开关电源装置的整体构成的图。
图2是表示开关电源装置的驱动模块的内部构成例的图。
图3是表示下拉型逻辑电平固定电路的构成例的图。
图4是表示上拉型逻辑电平固定电路的构成例的图。
图5是表示逻辑电平切换电路的构成例的图。
图6是表示输入输出电路的构成例的图。
图7是开关电源装置的启动步序相关的流程图。
图8是表示开关电源装置的启动步序的第1例的时序图(正常启动的例子)。
图9是表示开关电源装置的启动步序的第2例的时序图(发生错误的例子)。
图10是表示开关电源装置的启动步序的第3例的时序图(发生错误的例子)。
图11是表示变化例的开关电源装置的整体构成的图。
图12是表示图11所示的构成的启动步序的一例的时序图。
具体实施方式
<开关电源装置的整体构成>
图1是表示开关电源装置的整体构成的图。本构成例的开关电源装置1是多相(本图中为4相)型降压DC/DC(Direct Current to Direct Current，直流-直流)转换器，从输入电压Pvin产生输出电压Vout，并供给到未图示的负载Z(CPU[central processing unit，中央处理单元]等)，且具有4相并联连接的驱动模块10(1)～10(4)、电源控制装置20、电感器L1(1)～L1(4)、及电容器Co。
另外，电源控制装置20如下所述，具有控制端子Tp1～Tp8，能够根据驱动模块10的连接形态，将1个至8个驱动模块10连接在电源控制装置20。也就是说，能够构成1相到8相的降压DC/DC转换器。图1中，作为一例，将控制端子Tp1～Tp4用于驱动模块10的连接，不使用其它控制端子Tp5～Tp8。
驱动模块10(1)～10(4)分别是将形成开关输出级的一对MOSFET、及用来驱动所述一对MOSFET的驱动逻辑电路(均未图示)集成为1个封装的半导体装置(所谓DrMOS)。
所述一对MOSFET连接在输入电压PVin的施加端与接地电压PGND的施加端间，基本上是根据控制信号PWM1～PWM4受导通/断开控制。结果，从驱动模块10(1)～10(4)输出在输入电压Pvin与接地电压PGND间受脉冲驱动的开关电压SW(1)～SW(4)，将这些开关电压利用电感器L1(1)～L1(4)及电容器Co累加、整流及平滑，由此产生向负载Z输入的输出电压Vout。
另外，通过使用驱动模块10(1)～10(4)，与个别设有所述一对MOSFET或驱动逻辑电路的情况相比，能够大幅缩小开关电源装置1的电路规模。
电源控制装置20是作为开关电源装置1的控制主体的半导体装置(所谓PMIC[power management IC，电源管理IC(Integrated Circuit，集成电路)])。电源控制装置20以集成为1个封装的方式具有控制电路21、输入输出电路22、内部电压产生部23及MOS开关24。
此外，电源控制装置20具有控制端子Tp1～Tp8、使能输出端子Tden、驱动输入端子Ten、待机端子Tst、内部电压输出端子Treg、内部电压输入端子Tregin、中断端子Tint、反馈输入端子Ts+、Ts-、电源端子Tcc及接地端子Tgd，作为用来确立与外部的电连接的外部端子。
控制电路21是为了从输入电压Pvin获得期望的输出电压Vout，而进行控制信号PWM的输出反馈控制(占空控制)的主体。控制电路21根据以遥感方式检测出的负载Z的两端间电压(＝遥感信号S+、S-的差值)，对输入输出电路22进行指示，使输入输出电路22产生驱动模块10(1)～10(4)各自的控制信号PWM(1)～PWM(4)，进行所述输出反馈控制。将遥感信号S+、S-输入到反馈输入端子Ts+、Ts-。将产生的控制信号PWM(1)～PWM(4)从控制端子Tp1～Tp4输出到驱动模块10(1)～10(4)。
此外，控制电路21也具备以下功能(详情将在下文进行叙述)，使输入输出电路22为输入待机状态，监视控制信号PWM的逻辑电平，根据监视结果进行开关电源装置1的动作模式切换，或驱动模块10的型号判别或连接判定。
输入输出电路22是进行控制信号PWM的输入输出的电路块，根据来自控制电路21的指令，切换其动作状态(输出状态或输入待机状态)。输入输出电路22为输出状态的情况下，输入输出电路22输出H(High，高)电平或L(low，低)电平的控制信号PWM，由此进行驱动模块10所含的一对MOSFET(后述)的导通断开控制。另一方面，输入输出电路22为输入待机状态的情况下，输入输出电路22检测控制信号PWM的逻辑电平(H/L/M(Middle：中等))，并将其检测结果输出到控制电路21(详情将在下文进行叙述)。
此外，控制电路21也具备输出与驱动模块10(1)～10(4)各自共通的3个值(H/M/L)的使能信号DREN的功能。从使能输出端子Tden对驱动模块10(1)～10(4)输出使能信号DREN。
DREN＝L(例如GND)时，使驱动模块10(1)～10(4)为禁止。
DREN＝H(例如Vcc)时，驱动模块10(1)～10(4)以第1动作模式(＝始终相应于控制信号PWM1～PWM4进行开关电压SW(1)～SW(4)的脉冲驱动的动作模式)启动。
此外，DREN＝M(例如Vcc/2)时，驱动模块10(1)～10(4)以第2动作模式(＝电感器电流IL(1)～IL(4)的零交叉检测时，自行将控制信号PWM1～PWM4切换为M电平，且自行使开关电压SW(1)～SW(4)为输出高阻抗状态(HiZ)的动作模式)启动。
并且，控制电路21也具备以下功能(详情将在下文进行叙述)：在DREN＝L或DREN＝M时，适当地使输入输出电路22为控制信号PWM1～PWM4的输入待机状态，检测各逻辑电平，由此进行从重负载模式(PWM[pulse width modulation：脉冲宽度调制]模式)向轻负载模式(PFM[pulse frequency modulation：脉冲频率调制]模式)的转移处理，或进行驱动模块10(1)～10(4)的型号判别或连接判定。
此外，内部电压产生部23是基于施加在电源端子Tcc的电源电压Vcc，产生并输出内部电压Vreg15的电路，例如包含LDO(Low Dropout，低压差)。作为一例，Vcc＝3V，相对于此，Vreg＝1.5V。内部电压Vreg15从内部电压输出端子Treg输出到外部。此外，输出到外部的内部电压Vreg15被输入到内部电压输入端子Tregin，供给到控制电路21。
MOS开关24包含NMOS晶体管。MOS开关24的源极连接在接地电压GND的施加端，漏极连接在中断端子Tint。将中断端子Tint上拉。通过控制电路21控制MOS开关24的导通断开。MOS开关24为断开状态时，使中断端子Tint产生的中断信号INTB为H电平，在导通状态下，使中断信号INTB为L电平。控制电路21能够通过中断信号INTB，向外部通知异常状态。异常状态的情况下，例如使中断信号INTB为L电平。
电感器L1(1)～L1(4)各自的第1端分别连接在驱动模块10(1)～10(4)各自的输出端。电感器L1(1)～L1(4)各自的第2端均连接在输出电压Vout的施加端(＝负载Z的高电位端)。另外，由于电感器L1(1)～L1(4)中分别流过电感器电流IL(1)～IL(4)，所以可对负载Z供给将所述电感器电流IL(1)～IL(4)相加所得的输出电流Io(＝IL(1)+IL(2)+IL(3)+IL(4))。
电容器Co连接在输出电压Vout的施加端与接地电压PGND的施加端间(＝负载Z的两端间)，使输出电压Vout变得平滑。
此外，控制端子Tp1～Tp8中未使用的端子外部连接在内部电压Vreg15的施加端。图1的例子中，由于未使用控制端子Tp5～Tp8，所以将所述控制端子连接在内部电压Vreg15的施加端。
此外，在接地端子Tgd连接着接地电压GND的施加端。
另外，电源控制装置20中除了集成所述电路块以外，例如还可集成各种保护电路(UVLO[under voltage lock out，欠压锁定])、OCP[over current protection，过电流保护]、及TSD[thermal shut down，过热关机等]。
<驱动模块的内部构成>
图2是表示开关电源装置1的驱动模块10的内部构成例的图。另外，驱动模块10也可理解为4相驱动模块10(1)～10(4)中的任一个。对于控制信号PWM、开关电压SW、电感器L1、电感器电流IL也同样，分别相当于控制信号PWM1～PWM4、开关电压SW(1)～SW(4)、电感器L1(1)～L1(4)、电感器电流IL(1)～IL(4)的任一个。
本构成例的驱动模块10以集成为单一封装的方式具有开关输出级11、驱动逻辑电路12、零交叉检测电路13、逻辑电平切换电路14、逻辑电平固定电路15、LDO16及上电复位部17。此外，驱动模块10具有控制端子TPWM、使能输入端子TEN、开关端子TSW、电源端子TCC、输入电压端子TVIN及接地端子TGD，作为用来确立与外部的电连接的外部端子。
开关输出级11包含由作为一例的P通道型MOS晶体管构成的输出晶体管M1、及由作为一例的N通道型MOS晶体管构成的同步整流晶体管M2。晶体管M1的源极通过输入电压端子TVIN连接在输入电压PVin的施加端。晶体管M1及M2各自的漏极连接在作为开关电压SW的施加端(＝驱动模块10的输出端)的开关端子TSW。晶体管M2的源极经由接地端子TGD连接在接地电压PGND的施加端。
对晶体管M1及M2各自的栅极分别输入栅极信号G1及G2。另外，晶体管M1在G1＝L时为导通状态，在G1＝H时为断开状态。此外，晶体管M2在G2＝L时为断开状态，在G2＝H时为导通状态。
例如，使晶体管M1为导通状态，使晶体管M2为断开状态时，SW＝H(≒PVin)。反之，使晶体管M1为断开状态，使晶体管M2为导通状态时，SW＝L(≒PGND)。此外，使晶体管M1及M2这两者为断开状态时，SW＝HiZ(输出高阻抗状态)。
另外，作为晶体管M1，也可使用N通道型MOS晶体管取代P通道型MOS晶体管。但，所述情况下，需要用来使栅极信号G1的H电平高于输入电压PVin的升压机构(电荷泵电路或自举电路)。
此外，晶体管M1及M2也可外部安装在驱动模块10的后段。
驱动逻辑电路12相应于控制信号PWM与零交叉检测信号ZX，产生栅极信号G1及G2。另外，经由控制端子TPWM从电源控制装置20侧输入控制信号PWM。更具体叙述，驱动逻辑电路12基本上是，在PWM＝H(例如Vcc)时，G1＝G2＝L，晶体管M1为导通状态，晶体管M2为断开状态，另一方面，在PWM＝L(例如GND)时，G1＝G2＝H，晶体管M1为断开状态，晶体管M2为导通状态。
但，在晶体管M2导通期间(PWM＝L，G1＝G2＝H)，作为零交叉检测时的逻辑电平，零交叉检测信号ZX例如为H电平的情况下，驱动逻辑电路12是G1＝H，G2＝L，晶体管M1及M2这两者为断开状态。
零交叉检测电路13检测晶体管M2为导通状态时流动的电感器电流IL的零交叉(＝电感器电流IL成为零值或其附近值的状态)，产生零交叉检测信号ZX作为其检测结果。例如，零交叉检测信号ZX在未检测出零交叉时成为L电平，在检测出零交叉时成为H电平。
经由使能输入端子TEN从电源控制装置20侧对驱动逻辑电路12输入使能信号DREN。DREN＝H时，驱动逻辑电路12始终以相应于控制信号PWM进行开关电压SW的脉冲驱动的动作模式动作。
此外，DREN＝M时，驱动逻辑电路12在电感器电流IL的零交叉检测时，使开关电压SW为输出高阻抗状态(HiZ)，且对逻辑电平切换电路14指示切换逻辑电平。受指示的逻辑电平切换电路14将控制信号PWM切换为既非H电平(例如Vcc)又非L电平(例如GND)的M电平(例如Vcc/2)(详情将在下文进行叙述)。
另外，逻辑电平切换电路14也在驱动模块10启动时，进行将控制信号PWM切换为M电平的动作(详情将在下文进行叙述)。
逻辑电平固定电路15是对电源控制装置20通各型号的识别信息(例如，用来识别驱动模块10为大电流输出型还是小电流输出型的信息)的机构(详情将在下文进行叙述)。
LDO16是基于电源电压Vcc产生内部电压REG15的内部电压产生部的一例。将内部电压REG15供给到驱动逻辑电路12等。另外，内部电压REG15作为一例，为1.5V，REG15＝Vcc/2。
上电复位部17是在LDO16启动时上升的内部电压REG15达到规定电压的情况下，利用复位信号将驱动逻辑电路12复位解除的电路。
另外，驱动模块10中除集成所述电路块以外，例如还可集成各种保护电路(UVLO、OCP及TSD等)。
<逻辑电平固定电路>
如上所述，在驱动模块10，设有下拉型(图3)或上拉型(图4)逻辑电平固定电路15，作为对电源控制装置20通知各型号的识别信息的机构。以下，一边参照各图，一边对各电路构成及动作进行说明。
图3是表示逻辑电平固定电路15的第1构成例(下拉型)的图。本构成例的逻辑电平固定电路15例如为集成在大电流输出型(例如Io＝15A)驱动模块10的电路块，包含电阻151、反相器152、N通道型MOS晶体管153及反相器154。
电阻151的第1端连接在控制信号PWM的施加端。电阻151的第2端与反相器152的输入端连接在晶体管153的漏极。反相器152的输出端连接在驱动逻辑电路12的输入端。晶体管153的源极及背栅极连接在接地电压PGND的施加端。晶体管153的栅极连接在反相器154的输出端。反相器154的输入端连接在使能信号DREN的施加端。
使能信号DREN为H电平或M电平(＝驱动模块10启动时的逻辑电平，例如Vcc或Vcc/2)时，晶体管153断开。因此，控制信号PWM未被下拉地输入到驱动逻辑电路12。
另一方面，使能信号DREN为L电平(＝驱动模块10禁止时的逻辑电平，例如GND)时，晶体管153导通。因此，控制信号PWM被下拉到L电平(≒GND)。
图4是表示逻辑电平固定电路的第2构成例(上拉型)的图。本构成例的逻辑电平固定电路15例如为集成在小电流输出型(例如Io＝5A)驱动模块10的电路块，包含电阻151、反相器152及P通道型MOS晶体管155。
电阻151的第1端连接在控制信号PWM的施加端。电阻151的第2端与反相器152的输入端连接在晶体管155的漏极。反相器152的输出端连接在驱动逻辑电路12的输入端。晶体管155的源极及背栅极连接在电源电压Vcc的施加端。晶体管155的栅极连接在使能信号DREN的施加端。
使能信号DREN为H电平或M电平(＝驱动模块10启动时的逻辑电平，例如Vcc或Vcc/2)时，晶体管155断开。因此，控制信号PWM未被上拉地输入到驱动逻辑电路12。
另一方面，使能信号DREN为L电平(＝驱动模块10禁止时的逻辑电平，例如GND)时，晶体管155导通。因此，控制信号PWM被上拉到H电平(≒Vcc)。
如此，逻辑电平固定电路15在驱动模块10禁止(DREN＝L)期间，换句话说，在直到驱动模块10启动(DREN＝H或DREN＝M)期间，将控制信号PWM固定为每个型号的逻辑电平(H电平或L电平)。
<逻辑电平切换电路(M电平输出电路)>
图5是表示逻辑电平切换电路14的一构成例的图。逻辑电平切换电路14包含P通道型MOS晶体管141、电阻142、P通道型MOS晶体管143、N通道型MOS晶体管144、P通道型MOS晶体管145、及反相器146。
晶体管141的源极及背栅极连接在电源电压Vcc的施加端。晶体管141的栅极连接在反相器146的输出端。反相器146的输入端连接在使能信号DREN的施加端。晶体管141的漏极连接在电阻142的第1端。将电阻142的第2端与晶体管143的源极及背栅极连接的节点N14连接在晶体管144的栅极。晶体管143的栅极连接在LDO16的输出端。也就是说，将从LDO16输出的内部电压REG15施加到晶体管143的栅极。晶体管143的漏极连接在接地电压PGND的施加端。晶体管145的源极及背栅极连接在电源电压Vcc的施加端。晶体管145的漏极连接在晶体管144的漏极。晶体管144的源极及背栅极连接在控制信号PWM的施加端。晶体管145的栅极由从驱动逻辑电路12输出的栅极信号G12驱动。
此外，如图5所示，零交叉检测电路13包含比较器131。比较器131的非反相输入端(+)连接在开关电压SW的施加端。比较器131的反相输入端(-)连接在接地电压PGND的施加端。
在晶体管M2导通期间(PWM＝L，G1＝G2＝H)，流通有正方向(＝从晶体管M2朝向电感器L1的方向)的电感器电流IL时，由于SW＜PGND，所以ZX＝L。所述情况下，由于驱动逻辑电路12使栅极信号G12为H，所以晶体管145为断开状态，晶体管144中未流通漏极电流，保持PWM＝L(例如GND)的状态。
另一方面，当电感器电流IL开始朝负方向(＝从电感器L1朝向晶体管M2的方向)流动时，由于SW＞PGND，所以ZX＝H。所述情况下，由于驱动逻辑电路12使栅极信号G12为L，所以晶体管145为导通状态，晶体管144中流通漏极电流，其源极向中间电压VM(＝REG15+Vth－Vth)偏压。通过这种动作，控制信号PWM从L电平(GND)切换为M电平(VM)。M电平＝REG15＝Vcc/2。
另外，驱动模块10启动时，也利用驱动逻辑电路12将控制信号PWM切换为M电平。对于所述情况将在下文进行叙述。
<输入输出电路>
图6是表示输入输出电路22的一构成例的图。本构成例的输入输出电路22包含P通道型MOS晶体管221、N通道型MOS晶体管222及223、电阻224、及逻辑电平检测部225。
晶体管221的源极及背栅极连接在电源电压Vcc的施加端。晶体管221及222各自的漏极与电阻224的第1端连接在控制信号PWM的输入输出端。电阻224的第2端连接在晶体管223的漏极。晶体管222及223各自的源极及背栅极连接在接地电压GND的施加端。
另外，从控制电路21对晶体管221～223各自的栅极输入栅极信号S1～S3。
例如，输出控制信号PWM的H电平时，S1＝S2＝S3＝L。结果，晶体管221成为导通状态，晶体管222及223成为断开状态，所以PWM＝H(≒Vcc)。另一方面，输出控制信号PWM的L电平时，S1＝S2＝H且S3＝L。结果，晶体管222成为导通状态，晶体管221及223成为断开状态，所以PWM＝L(≒GND)。
此外，控制信号PWM的输入待机时，S1＝S3＝H且S2＝L。结果，晶体管221及222成为断开状态，晶体管223成为导通状态，所以控制信号PWM经由电阻224被下拉。因此，控制信号PWM成为与逻辑电平切换电路14(图5)或逻辑电平固定电路15(图3、图4)的动作状态相应的逻辑电平(详情将在下文进行叙述)。
逻辑电平检测部225在输入输出电路22为输入待机状态时，检测控制信号PWM的逻辑电平(H/L/M)，将其检测结果作为逻辑电平检测信号S4输出到控制电路21。
<启动步序>
此处，针对开关电源装置1的启动步序，参照图7所示的流程图及图8～图10所示的时序图进行说明。
另外，图8～图10中，按照由上到下的顺序示出电源电压Vcc、待机信号STBY、内部电压Vreg15(电源控制装置20)、使能信号EN、控制电路21的状态、中断信号INTB、内部电压REG15(驱动模块10)、使能信号DREN、控制信号PWM1～PWM8的各波形例。
首先，按照图7所示的流程图说明图8所示的时序图。图8表示下文所述的驱动模块扫描中判定为正常时的例子。另外，图8是驱动模块10相对于电源控制装置20的连接形态为图1所示的状态的情况(也就是说，连接4个驱动模块10)。
在图8中的时点t1，电源电压Vcc开始上升。然后，在时点t2，当电源电压Vcc达到UVLO解除电压时，电源控制装置20中UVLO被解除。之后，在时点t3，当待机信号STBY上升到H电平时，内部电压Vreg15开始上升。相应于此，连接在内部电压Vreg15的施加端的控制端子Tp5～Tp8所产生的控制信号PWM5～PWM8也开始上升。如果内部电压Vreg15上升到1.5V，那么伴随于此，控制信号PWM5～PWM8也上升到1.5V。
而且，在时点t4，控制电路21转移到驱动模块扫描状态(DrMOS_SCAN)(图7的步骤S1)。
之后，在时点t5，控制电路21开始驱动模块构成检查处理(图7的步骤S2)。在时点t5的时点，使能信号DREN为L电平。此处，图8的例子中，是驱动模块10中的逻辑电平固定电路15为下拉型(图3)的情况，所以控制信号PWM1～PWM4通过下拉而为L电平。此外，控制信号PWM5～PWM8均成为1.5V(M电平)。
控制电路21在驱动模块构成检查处理中，检查控制端子Tp1～Tp8中的任一端子是否被用于与驱动模块10连接。更具体来说，控制电路21确认控制信号PWM1～PWM8的各电平的组合是否与预先规定的允许组合一致。此时，由于电源控制装置20的输入输出电路22处于所述输入待机状态，所以检测控制信号PWM的逻辑电平(H/L/M)。
例如，在连接1个驱动模块10的形态时，仅允许连接在控制端子Tp1～Tp8中的控制端子Tp1，所以作为控制信号电平的允许组合，“控制信号PWM＝L或H，PWM1以外的控制信号＝M”。此外，在连接2个驱动模块10的形态时，仅允许连接在控制端子Tp1～Tp8中的控制端子Tp1、Tp2，所以作为控制信号电平的允许组合，“控制信号PWM1、2全部＝L或全部＝H，PWM1、2以外的控制信号＝M”。以下同样，预先规定最多连接8个驱动模块10的形态的允许组合。
如果为图8的例子，那么实际的控制信号PWM的电平组合与“PWM1～4＝L，PWM5～8＝M”、“PWM1～4全部＝L或全部＝H，PWM1～4以外的控制信号＝M”等经允许的组合一致，所以判定控制端子Tp1～Tp4被用于连接，未使用除此以外的端子。
此处，由于PWM＝L时，逻辑电平固定电路15为下拉型(图3)，所以例如能够将驱动模块10判别为大电流输出型。另一方面，由于PWM＝H时，逻辑电平固定电路15为上拉型(图4)，所以例如能够将驱动模块10判别为小电流输出型。如果为图8的例子，那么PWM1～4＝L，所以能够判定连接在控制端子Tp1～Tp4的各驱动模块10是大电流输出型。另外，像所述那样将允许的电平组合“全部”设为L或“全部”设为H，是为了禁止连接使用一部分不同型号的驱动模块10。
通过进行这种驱动模块10的型号判别，能够将电源控制装置20的控制参数(输出电流反馈回路的反馈系数或相位补偿量等)切换为最佳值。
此外，由于可判定实际的驱动相数(图8的例子中为4相)，所以可进行与之相应的相移控制(详情将在下文进行叙述)。
图8中，如上所述的驱动模块构成检查处理在时点t6结束，所述情况下，判定驱动模块构成正常(图7的步骤S3为是(Y，Yes))，控制电路21转移到驱动模块连接检查处理(图7的步骤S4)。
此处，驱动模块构成检查处理中判定为正常的情况下，也可能产生控制端子(Tp1～Tp8)的连接不良。例如，有控制端子与驱动模块10间的连接断开，或控制端子产生开路故障的情况。所述情况下，驱动模块构成检查处理时，控制信号的电平偶尔可能会成为判定正常的电平。图8中，例如，虽然实际上控制端子Tp1～Tp4中的至少任一个产生了连接不良，但控制信号PWM1～PWM4的电平偶尔可能会成为L。
因此，本实施方式中，驱动模块构成检查处理后，为了确认是否产生控制端子的连接不良，而实施所述驱动模块连接检查处理。图8中，如果开始驱动模块连接检查处理，那么在时点t7，控制电路21令使能信号DREN上升到M电平。于是，驱动模块10中LDP16启动，内部电压REG15开始上升。
利用成为M电平的使能信号DREN，逻辑电平切换电路14(图5)中，晶体管141导通。由此，包含晶体管141及电阻142的恒定电流电路导通。此外，由于内部电压REG15上升到1.5V，所以施加在逻辑电平切换电路14中的晶体管143的栅极的电压(＝内部电压REG15)也上升到1.5V。
当内部电压REG15达到低于1.5V的规定电压时，上电复位部17利用复位信号解除驱动逻辑电路12的复位。此时，从内部电压REG15达到规定电压后延迟上电复位部17的内部处理的时间之后，驱动逻辑电路12被解除复位。
当在时点t8解除驱动逻辑电路12的复位时，驱动逻辑电路12将L电平的栅极信号G12输出到逻辑电平切换电路14。由此，使晶体管145为导通状态，控制信号PWM切换为M电平。
此时，由于电源控制装置20的输入输出电路22为所述输入待机状态，所以检测控制信号PWM的逻辑电平(H/L/M)。控制电路21确认之前的驱动模块构成检查处理中判定为使用的控制端子的控制信号PWM是否全部为M电平。如果全部为M电平，那么判定为使用的控制端子未发生连接不良，判定为正常状态。图8的例子中，由于判定为使用的控制端子Tp1～Tp4的控制信号PWM1～PWM4全部为M电平，所以判定为正常状态。
另外，驱动逻辑电路12使栅极信号G12成为L电平后，切换为H电平。于是，控制信号PWM成为仅利用逻辑电平切换电路14的源极能力维持为M电平的状态。因此，不会妨碍之后的控制信号PWM的行为。
图8中，在时点t9，控制电路21令使能信号DREN下降到L电平，所以LDO16停止，内部电压REG15下降。由此，通过上电复位部17使驱动逻辑电路12复位。此外，由于令使能信号DREN下降到L电平，所以通过逻辑电平固定电路15，控制信号PWM1～PWM4成为L电平。
如图8所示，当驱动模块连接检查处理中判定为正常时(图7的步骤S5为是)，控制电路21转移到待机状态(STANDBY)(图7的步骤S6，时点t10)。
之后，当使能信号EN上升到H电平时，控制电路21转移到上电状态(POWER_ON)(图7的步骤S7，时点t11)。而且，图8中，转移到上电状态后，在时点t12，控制电路21令使能信号DREN上升到M电平。于是，与所述时点t7的动作同样，内部电压REG15开始上升，在从时点t12延迟后的时点t13，通过上电复位部17解除驱动逻辑电路12的复位。由此，与所述同样，根据由驱动逻辑电路12输出的L电平的栅极信号G12，逻辑电平切换电路14将控制信号PWM切换为M电平。另外，驱动逻辑电路12使栅极信号G12成为L电平后，切换为H电平。于是，控制信号PWM成为仅利用逻辑电平切换电路14的源极能力维持为M电平的状态。因此，不会妨碍之后的控制信号PWM的行为。
在比时点t13靠后的时点t14，控制电路21令使能信号DREN上升到H电平。于是，电源控制装置20的输入输出电路22固定为所述输出状态(＝图6的晶体管223断开，且逻辑电平检测部225为无效的状态)。此外，驱动逻辑电路12以第1动作模式(＝始终根据控制信号PWM进行开关电压SW的脉冲驱动的动作模式)进行动作。以固定的开关频率继续产生控制信号PWM的开关脉冲，驱动逻辑电路12根据控制信号PWM的电平驱动开关输出级11。由此，即使负载Z变轻，开关电源装置1也不会从重负载模式(PWM模式)切换为轻负载模式(PFM模式)。
另此处，如图8所示，进行相移控制，即，在使相位偏移的同时产生控制信号PWM。
此外，图8中虽未图示，但使能信号DREN从H电平切换为M电平的情况下，驱动模块10以第2动作模式(＝电感器电流IL的零交叉检测时，使控制信号PWM自行切换为M电平，且使开关电压SW自行成为输出高阻抗状态(Hiz)的动作模式)启动。
所述情况下，电源控制装置20的输入输出电路22在控制信号PWM从H电平切换为L电平后，在适当的时点切换为输入待机状态，成为检测控制信号PWM的逻辑电平(H/L/M)的状态。
由于控制信号PWM为L电平，所以在晶体管M2为导通状态期间，零交叉检测信号ZX上升到H电平，检测出开关电压SW的零交叉的情况下，驱动逻辑电路12使栅极信号G12成为L电平，所以逻辑电平切换电路14将控制信号PWM切换为M电平。
控制信号PWM从L电平切换为M电平的情况下，控制电路21中，辨识驱动模块10中检测出电感器电流IL的零交叉，能够使开关电源装置1从重负载模式(PWM模式)不延迟地转移到轻负载模式(PFW模式)。因此，能够减少控制信号PWM的开关脉冲等，提高轻负载时的效率。
此外，当然，驱动模块10以第2动作模式(DREN＝M)启动的情况下，只要零交叉检测信号ZX上升到H电平，控制信号PWM便无须切换为M电平，开关电源装置1也无须从重负载模式(PWM模式)切换为轻负载模式(PFM模式)。
接着，对图9所示的时序图进行说明。图9中，在时点t51开始驱动模块构成检查处理，但此时，因控制端子Tp3连接不良，控制信号PWM3不会成为L电平。因此，控制电路21判定控制信号PWM1～PWM8的各电平组合不与预先规定的允许组合的任一个一致，判定为异常状态(图7的步骤S3为否(N，No))。
由此，图9中在时点t52，控制电路21转移到错误状态(ERROR)，且使MOS开关24为导通状态，由此使中断信号INTB下降到L电平。通过所述中断信号INTB，对外部通知异常。
之后，如图9所示，虽然使能信号EN上升到H电平(时点t110)，控制电路21仍为错误状态，所以将使能信号DREN维持于L电平，使得驱动模块10不启动，不进行开关电源装置1的开关动作。
另外，即使例如在与控制信号PWM3对应的控制端子Tp3连接着具有上拉型逻辑电平固定电路15的驱动模块10时，控制信号PWM3也为H电平，所以驱动模块构成检查处理中，判定为异常状态。
如此，驱动模块构成检查处理中，当判定为未经允许的控制端子的使用状态时，可避免开关电源装置1的开关动作。
接着，对图10所示的时序图进行说明。图10中，在时点t51开始驱动模块构成检查处理，但此时，控制信号PWM1～PWM4全部为L电平。因此，控制电路21判定控制信号PWM1～PWM8的各电平组合与预先规定的允许组合一致，判定为正常状态(图7的步骤S3为是)。
然而，图10中，是对应于控制信号PWM4的控制端子Tp4实际产生连接不良的例子，所述驱动模块构成检查处理中，控制信号PWM4偶尔成为L电平。
在时点t53，驱动模块构成检查处理结束，开始驱动模块连接检查处理(图7的步骤S4)。在时点t71，使能信号DREN上升到M电平，通过经复位解除的驱动逻辑电路12，逻辑电平切换电路14将控制信号PWM切换为M电平(时点t81)。然而，图10中，如上所述，由于控制端子Tp4产生连接不良，所以控制信号PWM4产生电平从M电平降低的异常。因此，判定控制电路21为异常状态(图7的步骤S5的否(N))。
控制电路21令使能信号DERN下降到L电平后，在时点t82转移到错误状态(图7的步骤S8)。
由于转移到错误状态，所以即使使能信号EN上升到H电平(时点t110)，控制电路21也会将使能信号DREN维持为L电平，不使驱动模块10启动，不进行开关电源装置1的开关动作。
如此，控制端子产生连接不良的情况下，即使驱动模块构成检查处理中偶尔判定为正常时，在驱动模块连接检查处理中，也能够检测出所述连接不良，能够避免开关电源装置1的开关动作。
如以上所作说明，本实施方式中，通过挪用控制信号PWM，进行驱动模块构成检查处理及驱动模块连接检查处理，能够确认控制端子的使用状态、连接的驱动模块的型号、及是否未产生控制端子的连接不良。并且，能够挪用控制信号PWM，进行从驱动模块10向电源控制装置20的零交叉检测通知。因此，能够抑制电源控制装置20及驱动模块10的端子数增加。
<多通道的电源控制装置>
此外，作为实施方式的一变化例，电源控制装置20也可应对多通道中的驱动模块10的控制。以下，对此进行说明。
图11是表示包含应对多通道中的驱动模块10的控制的电源控制装置20的一例的开关电源装置1的构成的图。图11所示的电源控制装置20作为一例，与2通道对应。另外，所谓通道，是相当于能够输出使能信号DREN的个数。
图11所示的电源控制装置20具有使能输出端子Tden1、Tden2，控制电路21能够从使能输出端子Tden1输出使能信号DREN1，从使能输出端子Tden2输出使能信号DREN2。此外，图11的电源控制装置20作为一例，具有控制端子Tp1～Tp4，能够经由控制端子Tp1～Tp4输出控制信号PWM1～PWM4。也就是说，电源控制装置20能够利用2个通道来控制4相驱动模块10。
此外，图11中，作为一例，在与使能输出端子Tden1(1ch)连接的驱动模块10(1)～10(3)，分别连接各控制端子Tp1～Tp3。此外，在与使能输出端子Tden2(2ch)连接的驱动模块10(4)连接控制端子Tp4。也就是说，使用3相(1ch)+1相(2ch)。
作为相同通道(1ch)的驱动模块10(1)～10(3)分别连接在电感器L1(1)～L1(3)的第1端，电感器L1(1)～L1(3)的第2端共通连接在电容器Co1的第1端。电容器Co1的第1端成为输出电压Vout1的施加端。此外，作为其它相同通道(2ch)的驱动模块10(4)连接在电感器L1(4)的第1端，电感器L1(4)的第2端共通连接在电容器Co2的第1端。电容器Co2的第1端成为输出电压Vout2的施加端。也就是说，各通道构成DC/DC转换器。
另外，除了图11所示的形态以外，例如也可使用4相(1ch)+0相(不使用2ch)、2相(1ch)+2相(2ch)等驱动模块10的连接形态。此外，对于控制端子Tp1～Tp4中未使用的端子，与所述实施方式同样，也可连接内部电压Vreg15的施加端，将控制信号PWM设为M电平。
此处，图12是表示图11所示的构成中的启动步序的一例的时序图。图12中，按照由上到下的顺序示出驱动模块10侧的内部电压REG15、使能信号DREN1、DREN2及控制信号PWM1～PWM4的各波形例。
在图12的时点t15，开始驱动模块构成检查处理。此时，由于使能信号DREN1及DREN2均为L电平，所以从驱动模块10侧的逻辑电平固定电路15经由处于输入待机状态的输入输出电路22，对控制电路21通知控制信号PWM1～PWM4的电平。图12中，表示图11所示的构成中，驱动模块10(1)～10(4)均具有下拉型逻辑电平固定电路15的例子，控制信号PWM1～PWM4均为L电平。
驱动模块构成检查处理中，如上所述，控制电路21确认控制信号PWM的电平的组合是否与允许组合一致。图12中，由于控制信号PWM1～PWM4均为L的组合与允许组合一致，所以判定为正常状态。另外，此处，假设判定控制信号PWM1～PWM4的电平的组合与允许组合不一致时，判定为异常状态，与所述实施方式同样，控制电路21转移到错误状态。
图12中，在时点t16，驱动模块构成检查处理结束，接着开始驱动模块连接检查处理。然后，在时点t17，控制电路21仅令使能信号DREN1与DREN2中的DREN1上升到M电平。由此，使能信号DREN1所对应的驱动模块10(1)～10(3)中的各内部电压REG15上升，各驱动逻辑电路12复位被解除，通过各逻辑电平切换电路14，将控制信号PWM1～PWM3切换为M电平。由此，能够辨识1ch的驱动模块10连接在控制端子Tp1～Tp3。
在时点t19，利用控制电路21，使能信号DREN1下降到L电平，控制信号PWM1～PWM3下降到L电平。之后，在时点t20，控制电路21仅令使能信号DREN1与DREN2中的DREN2上升到M电平。由此，使能信号DREN2所对应的驱动模块10(4)中的内部电压REG15上升，驱动逻辑电路12复位被解除，利用逻辑电平切换电路14将控制信号PWM4切换为M电平(时点t21)。由此，能够辨识2ch的驱动模块10连接在控制端子Tp4。
如此，本实施方式中，通过挪用控制信号PWM，能够自动辨识每个通道的驱动模块10的个数或连接端，能够抑制电源控制装置20及驱动模块10的端子数增加。例如，电源控制装置20中，也考虑以下方法：设置新的设定用端子，通过变更外部电阻分压比而对所述端子施加分压电压，利用电源控制装置20内部的ADC(AD转换器)监视所述分压电压，由此检测连接形态，但端子数会相应于所述新的端子量而增加。
此外，本实施方式中，即使通道数或相数增加，也无须增加端子数。
<其它>
另外，本说明书中揭示的各种技术性特征除了所述实施方式以外，能够在不脱离其技术创作主旨的范围内加入各种变更。也就是说，应认为所述实施方式的所有方面均为例示，而非限制性的，应理解本发明的技术范围并非限定于所述实施方式，包含与权利要求书均等的含义及涵盖在范围内的所有变更。
例如，驱动模块连接检查处理中，不限于控制电路21令使能信号DREN(DREN1、DREN2)为M电平，只要为能够启动驱动模块10的电平，也可以上升到例如H电平等。
此外，本发明的开关电源装置例如优选能够搭载于车辆。控制端子相关的故障检测已由汽车的电气/电子相关的功能安全的国际标准ISO26262作出要求，从这一观点来看，本发明的效果较为重要。
[产业上的可利用性]
本发明能够利用于例如对消耗大电流的负载(CPU等)进行电力供给的多相型开关电源装置。
[符号说明]
1 开关电源装置
10、10(1)～10(4) 驱动模块(DrMOS)
11 开关输出级
12 驱动逻辑电路
13 零交叉检测电路
131 比较器
14 逻辑电平切换电路
141 P通道型MOS晶体管
142 电阻
143 P通道型MOS晶体管
144 N通道型MOS晶体管
145 P通道型MOS晶体管
146 反相器
15 逻辑电平固定电路
151 电阻
152 反相器
153 N通道型MOS晶体管
154 反相器
155 P通道型MOS晶体管
16 LDO
17 上电复位部
20 电源控制装置(PMIC)
21 控制电路
22 输入输出电路
221 P通道型MOS晶体管
222、223 N通道型MOS晶体管
224 电阻
225 逻辑电平检测部
23 内部电压产生部
24 MOS开关(N通道型MOS晶体管)
Co 电容器
L1、L1(1)～L1(4) 电感器
M1 输出晶体管(P通道型MO晶体管)
M2 同步整流晶体管(N通道型MOS晶体管)
Tp1～Tp8 控制端子
Tden、Tden1、Tden2 使能输出端子
Tcc 电源端子
Tst 待机端子
Ten 使能输入端子
Treg 内部电压输出端子
Tregin 内部电压输入端子
Tint 中断端子
Tgd 接地端子
Ts+、Ts- 反馈输入端子
TPWM 控制端子
TEN 使能输入端子
TCC 电源端子
TVIN 输入电压端子
TSW 开关端子
TGD 接地端子。

Claims (12)

1.一种电源控制装置，与驱动输出晶体管及同步整流晶体管的导通/断开的驱动模块一起使用，且
具有：
控制端子，用来与所述驱动模块间输入输出控制信号；
使能输出端子，用来将使能信号输出到所述驱动模块；
控制电路；及
输入输出电路，在使所述输出晶体管为导通状态，使所述同步整流晶体管为断开状态时，使所述控制信号成为第1逻辑电平，在使所述输出晶体管为断开状态，使所述同步整流晶体管为导通状态时，使所述控制信号成为第2逻辑电平，能够根据来自所述控制电路的指令成为输入待机状态；且
所述控制电路在所述输入输出电路为所述输入待机状态时，将用来启动所述驱动模块的电平的使能信号传送到所述驱动模块，确认所述控制信号是否为既非所述第1逻辑电平又非所述第2逻辑电平的第3逻辑电平。
2.根据权利要求1所述的电源控制装置，其中所述使能信号能够成为L(低)电平、H(高)电平、所述L电平与所述H电平间的M电平的任一个，
用来启动所述驱动模块的电平为所述M电平。
3.根据权利要求1或2所述的电源控制装置，其中所述输入输出电路为所述输入待机状态且所述使能信号为表示禁止的电平时，所述控制电路确认所述控制信号成为所述第1逻辑电平或所述第2逻辑电平后，
所述控制电路将用来启动所述驱动模块的电平的使能信号传送到所述驱动模块。
4.根据权利要求3所述的电源控制装置，其中所述控制端子为多个，
所述输入输出电路为所述输入待机状态且所述使能信号为表示禁止的电平时，所述控制电路确认所述控制信号的电平的组合是否与允许的组合一致。
5.根据权利要求4所述的电源控制装置，其中能够将所述第3逻辑电平的电压的施加端连接在不用于与所述驱动模块连接的所述控制端子。
6.根据权利要求1至5中任一项所述的电源控制装置，其中所述使能输出端子为多个，
所述控制端子为多个。
7.一种驱动模块，驱动输出晶体管及同步整流晶体管的导通/断开，且
以集成为单一封装的方式具有：
驱动逻辑电路，在控制信号为第1逻辑电平时，使所述输出晶体管为导通状态，使所述同步整流晶体管为断开状态，在所述控制信号为第2逻辑电平时，使所述输出晶体管为断开状态，使所述同步整流晶体管为导通状态；
内部电压产生部，产生内部电压，利用使能信号启动；
上电复位部，基于所述内部电压进行所述驱动逻辑电路的复位解除；及
逻辑电平切换电路，在复位解除时根据来自所述驱动逻辑电路的指令，将所述控制信号切换为既非所述第1逻辑电平又非所述第2逻辑电平的第3逻辑电平。
8.根据权利要求7所述的驱动模块，其中
所述逻辑电平切换电路具有：
第1P通道型MOS晶体管，具有基于所述使能信号驱动的栅极、及连接着电源电压的施加端的源极；
电阻，具有与所述第1P通道型MOS晶体管的漏极连接的第1端；
第2P通道型MOS晶体管，具有与所述电阻的第2端连接的源极、连接着接地电压的施加端的漏极、及由所述内部电压驱动的栅极；
N通道型MOS晶体管，具有连接在将所述电阻的第2端与所述第2P通道型MOS晶体管的源极连接的节点的栅极、及连接在所述控制信号的施加端的源极；及
第3P通道型MOS晶体管，具有与所述电源电压的施加端连接的源极、与所述N通道型MOS晶体管的漏极连接的漏极、及被施加从所述驱动逻辑电路输出的栅极信号的栅极。
9.根据权利要求7或8所述的驱动模块，其还具有逻辑电平固定电路，该逻辑电平固定电路在所述使能信号表示禁止时，将所述控制信号固定为各型号的逻辑电平。
10.根据权利要求7至9中任一项所述的驱动模块，其还具有零交叉检测电路，该零交叉检测电路检测所述同步整流晶体管为导通状态时流动的电感器电流的零交叉，
所述逻辑电平切换电路在检测出所述零交叉时，根据来自所述驱动逻辑电路的指令，将所述控制信号切换为所述第3逻辑电平。
11.根据权利要求7至10中任一项所述的驱动模块，其也以集成为所述封装的方式具有所述输出晶体管与所述同步整流晶体管。
12.一种开关电源装置，具有驱动模块及电源控制装置，所述驱动模块驱动输出晶体管及同步整流晶体管的导通/断开，且
所述电源控制装置具有：
控制端子，用来与所述驱动模块间输入输出控制信号；
使能输出端子，用来将使能信号输出到所述驱动模块；
控制电路；及
输入输出电路，为了使所述输出晶体管及所述同步整流晶体管导通与断开，可使所述控制信号为第1逻辑电平或第2逻辑电平，并根据来自所述控制电路的指令成为输入待机状态；
所述控制电路在所述输入输出电路为所述输入待机状态时，将用来启动所述驱动模块的电平的使能信号传送到所述驱动模块，确认所述控制信号是否为既非所述第1逻辑电平又非所述第2逻辑电平的第3逻辑电平；
所述驱动模块以集成为单一封装的方式具有：
驱动逻辑电路，在所述控制信号为所述第1逻辑电平时，使所述输出晶体管为导通状态，使所述同步整流晶体管为断开状态，在所述控制信号为第2逻辑电平时，使所述输出晶体管为断开状态，使所述同步整流晶体管为导通状态；
内部电压产生部，产生内部电压，利用所述使能信号启动；
上电复位部，基于所述内部电压进行所述驱动逻辑电路的复位解除；及
逻辑电平切换电路，在复位解除时根据来自所述驱动逻辑电路的指令，将所述控制信号切换为所述第3逻辑电平。
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