JP2006309224A - アクティブマトリクス型表示パネル - Google Patents
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Abstract
【課題】多層配線構造を使用して周辺領域上にあるファンアウト回路のレイアウトの自由度を高めるアクティブマトリクス型表示パネルを提供する。
【解決手段】表示エリア110、周辺領域120及びファンアウト回路126を備える。周辺領域120は、表示エリア110の少なくとも一つの側部に接続され、ファンアウト回路126は周辺領域120上に配置された多層配線構造である。
【選択図】図1
【解決手段】表示エリア110、周辺領域120及びファンアウト回路126を備える。周辺領域120は、表示エリア110の少なくとも一つの側部に接続され、ファンアウト回路126は周辺領域120上に配置された多層配線構造である。
【選択図】図1
Description
本発明は、アクティブマトリクス型表示パネルに関し、特に多層ファンアウト回路を有するアクティブマトリクス型表示パネルに関する。
平面表示装置は、産業の急速な発展に伴い、高品質が求められるようになってきている。表示装置は、解像度の継続的な向上に伴い、モジュールサイズが小型化され、軽量化されてきている。また、それに対応してパッケージ技術は、COB(Chip On Board)技術からTAB(Tape Automated Bonding)技術へと、更には微細ピッチのCOG(Chip On Glass)技術へと進化している。
一般に使用されるCOG技術において、表示パネルには表示エリア及び周辺領域が提供される。この表示エリアは、画像が表示される主要部分であり、その周辺領域には、いわゆるファンアウト回路とよばれる外部回路が設けられている。その上、駆動ボンディングエリアは、ドライバ上にあるバンプを介してドライバ集積回路(Integrated Circuit:IC)に接続される周辺領域に設けられている。
上述のファンアウト回路は、表示エリアから駆動ボンディングエリアへと接続され、更にはドライバ集積回路へ接続されている。一般に、ドライバ集積回路のバンプピッチは、表示エリアの画素ピッチよりも小さい。これにより扇状接続回路が形成されている。
持ち運びの利便性のため、表示モジュール全体のサイズ(特に周辺領域)は、徐々に小型化されてきている。ファンアウト回路は、小領域内で込み合っているため、ファンアウトピッチの他に、トレース間の間隔及びトレースの線幅も制限され、配線の自由度が大幅に制限されていた。ユーザ側が要求する高い表示解像度に対応してファンアウトトレースの数を増やす場合、ファンアウト回路のレイアウト配置はより困難となる。そのため、様々な構造を有する限定的な周辺領域を効果的に使用し、ファンアウト回路のレイアウトの自由度を高める方法が望まれていた。
本発明の目的は、多層配線構造(multi-layered routing structure)を使用して周辺領域上にあるファンアウト回路のレイアウトの自由度を高めるアクティブマトリクス型表示パネルを提供することにある。
本発明の一態様によるアクティブマトリクス型表示パネルは、表示エリア、周辺領域及び第1のファンアウト回路を含む。周辺領域は、表示エリアの少なくとも一つの側部に接続され、第1のファンアウト回路は、周辺領域上に配置された多層配線構造である。
本発明の一態様によるアクティブマトリクス型表示パネルは、周辺領域上に配置され、第1のファンアウト回路と電気的に接続される駆動回路を含む。この駆動回路はドライバ集積回路(ドライバIC)でもよい。このドライバICは、適切な接合工程により周辺領域上に接合される。
本発明の一態様によるアクティブマトリクス型表示パネルは、駆動回路と電気的に接続された外部回路をさらに含む。
また本発明の一態様によるアクティブマトリクス型表示パネルは、制御回路インターフェイスをさらに含む。詳細には、この制御回路インターフェイスは、外部回路及びドライバICを介して第1のファンアウト回路と電気的に接続される。
本発明の一態様による第1のファンアウト回路は、周辺領域上へ交互に積層される複数の導電層及び複数の誘電体層を含む。その上、各導電層は、複数のトレースを含み、隣接する二つのトレースは、それぞれ異なる回路層上に配置される。
本発明の一態様によるアクティブマトリクス型表示パネルは、周辺領域上に配置された第2のファンアウト回路をさらに含む。第1のファンアウト回路は、ソースドライバのファンアウト回路(又はゲートドライバのファンアウト回路)であり、第2のファンアウト回路はゲートドライバのファンアウト回路(又はソースドライバのファンアウト回路)である。また、第2のファンアウト回路は、単層配線構造(single-layered routing structure)又は多層配線構造(multi-layered routing structure)でもよい。
本発明のアクティブマトリクス型表示パネルは、第1のファンアウト回路を多層配線構造にすることにより、それぞれの導電層に必要なトレースの数を大幅に減らすことができる。これにより、トレースの込み合いを効果的に防ぐことができる。また、トレースの線幅及びトレース間の間隔を広げることもできる。そして、これにより表示パネルの収率を向上させることができる。さらに、第1のファンアウト回路を多層配線構造にすることにより、レイアウトの自由度を高めることができる。
一般に、アクティブマトリクス型表示駆動方法は、例えば液晶表示(Liquid Crystal Display:LCD)、有機エレクトロルミネッセンス表示(Organic Electro-Luminescence Display:OEL)、プラズマディスプレイパネル(Plasma Display Panel:PDP)、フィールドエミッションディスプレイ(Field Emission Display:FED)、カーボンナノチューブ(Carbon Nanotubes:CNT)及び電子インク表示など、様々な表示技術へ応用することができる。そして、どの表示パネルの構造も画像が表示される表示エリアと、表示エリア内の素子を駆動する駆動回路及びその他の関連回路が配置される周辺領域とを含む。
図1は、本発明の一実施形態によるアクティブマトリクス型表示パネルを示す平面図である。この実施形態では、アクティブマトリクス型LCDパネルを例として説明しているが、本発明は、LCDへの応用のみに限定されるわけではなく、その他の種類のアクティブマトリクス型表示パネルへも応用することができる。
図1に示すように、本実施形態のアクティブマトリクス型表示パネル100は、表示エリア110、周辺領域120及び第1のファンアウト回路126を含む。周辺領域120は、外部の電気接続インターフェイスとして表示エリア110の少なくとも一つの側部へ接続される。駆動回路及び駆動回路の接続回路を含む関連回路は、周辺領域120上へ配置されている。本実施形態の周辺領域120は、表示エリア110の隣接した二つの側部へ接続される。そして、第1のファンアウト回路126は、周辺領域120へ配置される。
同様に図1を参照する。本実施形態のアクティブマトリクス型表示パネル100の周辺領域120上には、ゲート駆動回路(ゲートドライバ)122、データ駆動回路(ソースドライバ)124、第1のファンアウト回路126及び外部回路128が配置される。図1から分かるように、データ駆動回路(ソースドライバ)124は、第1のファンアウト回路126及び外部回路128へそれぞれ接続される。好適な実施形態において、ゲート駆動回路(ゲートドライバ)122はゲートドライバICでもよく、データ駆動回路(ソースドライバ)124はデータドライバICでもよい。
アクティブマトリクス型表示パネル100は、フレキシブルプリント回路130及び制御回路インターフェイス140をさらに含む。制御回路インターフェイス140は、フレキシブルプリント回路130を介して外部回路128へ電気的に接続される。本発明の好適な実施形態において、制御回路インターフェイス140は制御回路基板でもよい。
上述の構成により、ユーザ端(例えば、パーソナルコンピュータや電気製品など)の画像データは、制御回路インターフェイス140、フレキシブルプリント回路130、外部回路128、データ駆動回路(ソースドライバ)124及び第1のファンアウト回路126を介して表示エリア110へ伝送され、アクティブマトリクス型表示パネル100により所望の画像を生成することができる。或いは、周辺領域120内にある制御回路インターフェイス140及び外部回路128は、その他の方式で電気的に接続されてもよい。なお、上で述べた制御回路インターフェイス140と外部回路128との間の接続方式は、単なる説明であって本発明を何ら制限するものではない。
第1のファンアウト回路126は、表示エリア110内にあるデータ線から延伸されている。本実施形態の第1のファンアウト回路126は、周辺領域120上へ交互に積層された複数の導電層及び複数の誘電体層を含む多層構造である。このような多層構造にすることにより、一つの導電層に必要なファンアウトトレースの数を大幅に減らすことができる。そして、これにより同一層内のトレース間のピッチを広げ、ファンアウトエリアを拡大せずに、線幅を大きくして線間隔を十分広くすることができる。さらに、第1のファンアウト回路126は多層構造であるため、回路レイアウトの自由度を大幅に高めることができる。
以下、第1のファンアウト回路126の構造を図面と併せて二種類説明する。なお以下で説明する実施形態は、単なる説明であって、本発明を何ら制限するものではない。
図2Aは、本発明の一実施形態による第1のファンアウト回路126を示す図1の線A−A’に沿った断面図である。図2Aに示すように、基板104上に配置される第1のファンアウト回路126は、導電層126e1、126e2及び誘電体層126f1、126f2からなる。導電層126e1、126e2は、誘電体層126f1、126f2により分離された多層配線構造に形成される。図2Aから分かるように、第1のファンアウト回路126は、二つの導電層126e1、126e2を交互に積層することにより形成されている。本実施形態において、導電層126e1内にある全てのトレースに一番近いトレースを導電層126e2に配置したり、或いはその逆に配置したりしてもよい。これにより、トレースの幅及び間隔を十分に維持しながらトレースの密度を高めたり、同じエリア内にあるトレースを同じ数に維持しながらトレースの幅及び間隔を従来技術よりも広くしたりすることができる。
図2Bは、本発明のもう一つの実施形態による第1のファンアウト回路を示す図1の線A−A’に沿った断面図である。図2Bに示すように、第1のファンアウト回路126は、導電層126e1、126e2、126e3及び誘電体層126f1、126f2、126f3から形成される。導電層126e1、126e2、126e3は、誘電体層126f1、126f2、126f3により分離された多層配線構造に形成する。前述の実施形態が有する長所と同様に、トレースの数を減少させることなく、密度を高めたり幅や間隔を広げたりすることができる。
図3は、図1のエリアAで示すアクティブマトリクス型表示の薄膜トランジスタ(Thin Film Transistor:TFT)アレイを示す詳細図である。図3に示すように、TFTアレイ116は、画素Pの数を定義する複数の走査線1162及び複数のデータ線1164を含む。各画素Pは、薄膜トランジスタ150及び画素電極160を含む。薄膜トランジスタ150のゲート、ソース及びドレインの三つの端子は、それぞれ走査線1162、データ線1164及び画素電極160へ接続される。
図1から図3に示すように、各データ線1164は、それぞれ表示エリア110から周辺領域120へ延伸され、第1のファンアウト回路126のトレースの一つに接続される。言い換えると、ファンアウト回路は、周辺領域120上にあるデータ線又は走査線の延伸線と見なすことができる。
図4Aは、画素Pを示す平面図である。図4Bは、画素Pの薄膜トランジスタを示す図4Aの線I−I’に沿った断面図である。図4Cは、第1のファンアウト回路内の隣接した二つのトレースを示す図1の線II−II’に沿った断面図である。図4Dは、第1のファンアウト回路内の隣接した二つのトレースを示す図1の線III−III’に沿った断面図である。図4Aから図4Dに示すように、隣接するトレース126a、126bは、多層配線構造の二つの異なる層からなるトレースである。
本実施形態の薄膜トランジスタ150は、ゲート電極152、ゲート絶縁層153、チャネル層154、ソース電極155及びドレイン電極156を含む。薄膜トランジスタ150は、トップゲート型TFT、ボトムゲート型TFT又はその他のタイプの薄膜トランジスタでもよい。また薄膜トランジスタ150上には、薄膜を損傷から保護するパッシベーション層157をさらに設けてもよい。
以下、TFTアレイ基板の製造工程の実施形態により、薄膜トランジスタ150、第1のトレース126a及び第2のトレース126bの形成方法を説明する。なお、この第1のトレース126a及び第2のトレース126bの形成方法は、TFTアレイ基板の製造工程に応じて調整することができる。そして、この実施形態は、第1のトレース126a及び第2のトレース126bの形成順序及び構造形状を単に説明するものであって、本発明を何ら制限するものではない。
先ず、基板151上にゲート電極152、走査線1162及び第2のトレース126bを形成する。続いて、それらゲート電極152、走査線1162及び第2のトレース126bを詳細に説明する。先ず、基板151上に第1の金属層を形成し、フォトリソグラフィ・エッチング工程により第1の金属層をパターニングし、ゲート電極152と、ゲート電極152に接続された走査線1162とを各画素領域P内にそれぞれ形成し、周辺領域120上に第2のトレース126bを形成する。
続いて、基板151上にゲート絶縁層153を形成する。本実施形態において、基板151上にゲート絶縁層153を堆積する方法は、プラズマ化学気相成長法(PECVD)を用いて行ってもよい。そして、このゲート絶縁層は、ゲート電極152、走査線1162、基板151及び第2のトレース126bの一部をカバーする。
図4Dに示すように、ゲート絶縁層153内に複数の第1のコンタクトホールCH1を形成する。本発明の実施形態において、第2のトレース126bに対応する第1のコンタクトホールCH1は、第2のトレース126bの一部を露出させる。続いて、ゲート絶縁層153上のゲート電極152に対応する位置にチャネル層154を形成する。
続いて、各チャネル層154上に、ソース電極155及びドレイン電極156をそれぞれ形成する。そして、データ線1164、第1のトレース126a及び第1の接続トレース126cを形成する。以下、ソース電極155、ドレイン電極156、データ線1164、第1のトレース126a及び第1の接続トレース126cを説明する。
基板151上に第2の金属層を形成し、微細フォトエッチング工程によりパターニングを行い、ソース電極155、ドレイン電極156、データ線1164、第1のトレース126a及び第1の接続トレース126cを形成する。ソース電極155及びドレイン電極156は、チャネル層154上に設けられ、データ線1164は、薄膜トランジスタ150のソース電極155へ接続され、第1のトレース126a及び第1の接続トレース126cは、ゲート絶縁層153上に設けられる。
第1のトレース126a及び第1の接続トレース126cは、それぞれ異なるデータ線1164へ接続される。さらに詳細には、第1のトレース126aはゲート絶縁層153上に形成され、第1の接続トレース126cは、ゲート絶縁層153上にある第1のコンタクトホールCH1を介し、基板151上にある第2のトレース126bと電気的に接続される。これにより、第1のトレース126a及び第2のトレース126bは、異なる層の回路パターン内に設けられる。本実施形態において、異なる層である回路パターン間の絶縁には誘電体材料が使用される。
続いて、基板151上に形成したパッシベーション層157により、ゲート絶縁層153、チャネル層154、ソース電極155及びドレイン電極156をカバーして損傷から保護する。
続いて、コンタクトホールCHの位置が定義される。本実施形態において、フォトリソグラフィ・エッチング工程によりパッシベーション層157をパターニングし、パッシベーション層157内にあるドレイン電極156に対応する位置にコンタクトホールCHを形成する。
続いて、画素電極160を形成する。以下、画素電極160の形成方法を説明する。パッシベーション層157上に第3の導電層を形成し、パターニングして画素電極160を形成する。本実施形態では、コンタクトホールCHを介して画素電極160と薄膜トランジスタ150とを電気的に接続することにより、薄膜トランジスタ150及び画素電極160を製作する。一般に、画素電極160は、インジウム錫酸化物(Indium Tin Oxide:ITO)又はその他の透明材料からなる。
図5は、本発明のもう一つの実施形態において基板上に形成された第2のトレースの構造を示す断面図である。図5に示すように、本実施形態において、基板151上にある第2のトレース126bとゲート絶縁層153上にある第1の接続トレース126cとは、第2のコンタクトホールCH2、第3のコンタクトホールCH3及び第2の接続トレース126dを介して電気的に接続される。図5に示すように、第2のコンタクトホールCH2は基板151上に形成され、第3のコンタクトホールCH3は第1の接続トレース126c上に形成され、第2の接続トレース126dは、パッシベーション層157、第2のコンタクトホールCH2及び第3のコンタクトホールCH3上に形成される。以下、第2のトレース126bの形成方法を実施形態により説明する。
先ず、基板151上に第2のトレース126bを形成する。本発明の一実施形態では、先ず基板151上に第1の金属層を形成してからパターニングを行い、第2のトレース126bを形成する。
続いて、基板151上にゲート絶縁層153を形成する。さらに詳細には、ゲート絶縁層153により第2のトレース126bの一部をカバーする。
続いて、第1の接続トレース126cを形成する。以下、一実施形態によりその形成方法を説明する。先ず、ゲート絶縁層153上に第2の金属層を形成してからパターニングを行い、第1の接続トレース126cを形成する。これら第1の接続トレース126cと第2のトレース126bとの間は、電気的に直接接続されていない。
続いて、第2の金属層上にパッシベーション層157を形成し、パッシベーション層157内に第2のコンタクトホールCH2及び第3のコンタクトホールCH3を形成する。本発明の一実施形態では、第2の金属層上にパッシベーション層157を形成し、第2のコンタクトホールCH2及び第3のコンタクトホールCH3は、それぞれパッシベーション層157内にある第2のトレース126b及び第1の接続トレース126cに対応した位置に形成される。
最後に、第2の接続トレース126dを形成する。以下、その形成方法を説明する。パッシベーション層157上に第3の導電層を形成してパターニングを行い、第2の接続トレース126dを形成する。第1の接続トレース126cは、第2の接続トレース126dを介して第2のトレース126bに接続される。
上述の説明は、二種類の異なる構造を有する第2のトレース126bの形成方法を単に例示しただけである。そして、どちらの方法によっても、一方の導電層から他方の導電層へ接続を適切に行うことができる。走査線又はデータ線などの単層構造の回路は、上述の方法により、延伸して多層ファンアウト回路へ接続することができる。なお、異なる層の間で行う延伸は、上述以外の方法で行ってもよい。つまり、上述の実施形態は、単なる説明であって本発明を何ら限定するものではない。本発明の主旨と範囲内で行われる各種の変更や類似の構成は、本発明の範囲に含まれるものとする。
また、本実施形態において、第1のファンアウト回路126(図1を参照)はソースドライバのファンアウト回路である。また、第2のファンアウト回路(図示せず)を使用してもよい。この第2のファンアウト回路は、走査線1162とゲート駆動回路122とを接続するために使用する。さらに、この第2のファンアウト回路は、単層配線構造又は多層配線構造にすることができる。
同様に、ユーザの様々な設計ニーズに応じ、アクティブマトリクス型表示パネルのゲートドライバのファンアウト回路を多層配線構造にしたり、ソースドライバのファンアウト回路を単層配線構造又は多層配線構造にしたりしてもよい。
上述の実施形態から分かるように、本発明のアクティブマトリクス型表示パネルは、第1のファンアウト回路を多層配線構造にすることにより、個別の層に必要なトレースの数を大幅に減らすことができる。そのため、限定的なファンアウトエリア内にある多数のトレースが込み合わようにすることができる。さらに、トレースの線幅及びトレース間の間隔を広げることもできる。そして、これにより表示パネルの収率を向上させることができる。さらには、第1のファンアウト回路を多層構造にすることにより、トレースレイアウトの自由度を向上させることもできる。
本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。
100 アクティブマトリクス型表示パネル
104 基板
110 表示エリア
116 TFTアレイ
1162 走査線
1164 データ線
120 周辺領域
122 ゲート駆動回路
124 データ駆動回路
126 第1のファンアウト回路
126a 第1のトレース
126b 第2のトレース
126c 第1の接続トレース
126d 第2の接続トレース
126e1 導電層
126e2 導電層
126e3 導電層
126f1 誘電体層
126f2 誘電体層
126f3 誘電体層
128 外部回路
130 フレキシブルプリント回路
140 制御回路インターフェイス
150 薄膜トランジスタ
151 基板
152 ゲート電極
153 ゲート絶縁層
154 チャネル層
155 ソース電極
156 ドレイン電極
157 パッシベーション層
160 画素電極
CH コンタクトホール
CH1 第1のコンタクトホール
CH2 第2のコンタクトホール
CH3 第3のコンタクトホール
P 画素領域
104 基板
110 表示エリア
116 TFTアレイ
1162 走査線
1164 データ線
120 周辺領域
122 ゲート駆動回路
124 データ駆動回路
126 第1のファンアウト回路
126a 第1のトレース
126b 第2のトレース
126c 第1の接続トレース
126d 第2の接続トレース
126e1 導電層
126e2 導電層
126e3 導電層
126f1 誘電体層
126f2 誘電体層
126f3 誘電体層
128 外部回路
130 フレキシブルプリント回路
140 制御回路インターフェイス
150 薄膜トランジスタ
151 基板
152 ゲート電極
153 ゲート絶縁層
154 チャネル層
155 ソース電極
156 ドレイン電極
157 パッシベーション層
160 画素電極
CH コンタクトホール
CH1 第1のコンタクトホール
CH2 第2のコンタクトホール
CH3 第3のコンタクトホール
P 画素領域
Claims (12)
- 表示エリアと、
前記表示エリアの少なくとも一つの側部に接続された周辺領域と、
前記周辺領域上に配置され、多層配線構造である第1のファンアウト回路と、
を備えることを特徴とするアクティブマトリクス型表示パネル。 - 前記周辺領域上に配置され、前記第1のファンアウト回路と電気的に接続された第1の駆動回路をさらに備えることを特徴とする請求項1に記載のアクティブマトリクス型表示パネル。
- 前記第1の駆動回路は、前記周辺領域上に接合されたドライバ集積回路であることを特徴とする請求項2に記載のアクティブマトリクス型表示パネル。
- 前記第1の駆動回路と電気的に接続された外部回路をさらに備えることを特徴とする請求項2に記載のアクティブマトリクス型表示パネル。
- 前記外部回路と電気的に接続された制御回路インターフェイスをさらに備えることを特徴とする請求項4に記載のアクティブマトリクス型表示パネル。
- 前記第1のファンアウト回路は、
前記周辺領域上へ交互に積層される複数の導電層及び複数の誘電体層を備えることを特徴とする請求項1に記載のアクティブマトリクス型表示パネル。 - 前記導電層は、それぞれ複数のトレースを含み、
前記第1のファンアウト回路の隣接する二つのトレースは、二つの異なる回路層上に配置されることを特徴とする請求項6に記載のアクティブマトリクス型表示パネル。 - 前記周辺領域上に配置された第2のファンアウト回路をさらに備えることを特徴とする請求項2に記載のアクティブマトリクス型表示パネル。
- 前記周辺領域上に配置され、前記第2のファンアウト回路と電気的に接続された第2の駆動回路をさらに備えることを特徴とする請求項8に記載のアクティブマトリクス型表示パネル。
- 前記第1の駆動回路はゲートドライバであり、前記第2の駆動回路はソースドライバであることを特徴とする請求項9に記載のアクティブマトリクス型表示パネル。
- 前記第1の駆動回路はソースドライバであり、前記第2の駆動回路はゲートドライバであることを特徴とする請求項9に記載のアクティブマトリクス型表示パネル。
- 前記第2のファンアウト回路は多層配線構造であることを特徴とする請求項8に記載のアクティブマトリクス型表示パネル。
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