JP2006309224A - アクティブマトリクス型表示パネル - Google Patents

Abstract

【課題】多層配線構造を使用して周辺領域上にあるファンアウト回路のレイアウトの自由度を高めるアクティブマトリクス型表示パネルを提供する。
【解決手段】表示エリア１１０、周辺領域１２０及びファンアウト回路１２６を備える。周辺領域１２０は、表示エリア１１０の少なくとも一つの側部に接続され、ファンアウト回路１２６は周辺領域１２０上に配置された多層配線構造である。
【選択図】図１

Description

本発明は、アクティブマトリクス型表示パネルに関し、特に多層ファンアウト回路を有するアクティブマトリクス型表示パネルに関する。

平面表示装置は、産業の急速な発展に伴い、高品質が求められるようになってきている。表示装置は、解像度の継続的な向上に伴い、モジュールサイズが小型化され、軽量化されてきている。また、それに対応してパッケージ技術は、ＣＯＢ（Chip On Board）技術からＴＡＢ（Tape Automated Bonding）技術へと、更には微細ピッチのＣＯＧ（Chip On Glass）技術へと進化している。

一般に使用されるＣＯＧ技術において、表示パネルには表示エリア及び周辺領域が提供される。この表示エリアは、画像が表示される主要部分であり、その周辺領域には、いわゆるファンアウト回路とよばれる外部回路が設けられている。その上、駆動ボンディングエリアは、ドライバ上にあるバンプを介してドライバ集積回路（Integrated Circuit：ＩＣ）に接続される周辺領域に設けられている。

上述のファンアウト回路は、表示エリアから駆動ボンディングエリアへと接続され、更にはドライバ集積回路へ接続されている。一般に、ドライバ集積回路のバンプピッチは、表示エリアの画素ピッチよりも小さい。これにより扇状接続回路が形成されている。

持ち運びの利便性のため、表示モジュール全体のサイズ（特に周辺領域）は、徐々に小型化されてきている。ファンアウト回路は、小領域内で込み合っているため、ファンアウトピッチの他に、トレース間の間隔及びトレースの線幅も制限され、配線の自由度が大幅に制限されていた。ユーザ側が要求する高い表示解像度に対応してファンアウトトレースの数を増やす場合、ファンアウト回路のレイアウト配置はより困難となる。そのため、様々な構造を有する限定的な周辺領域を効果的に使用し、ファンアウト回路のレイアウトの自由度を高める方法が望まれていた。

本発明の目的は、多層配線構造（multi-layered routing structure）を使用して周辺領域上にあるファンアウト回路のレイアウトの自由度を高めるアクティブマトリクス型表示パネルを提供することにある。

本発明の一態様によるアクティブマトリクス型表示パネルは、表示エリア、周辺領域及び第１のファンアウト回路を含む。周辺領域は、表示エリアの少なくとも一つの側部に接続され、第１のファンアウト回路は、周辺領域上に配置された多層配線構造である。

本発明の一態様によるアクティブマトリクス型表示パネルは、周辺領域上に配置され、第１のファンアウト回路と電気的に接続される駆動回路を含む。この駆動回路はドライバ集積回路（ドライバＩＣ）でもよい。このドライバＩＣは、適切な接合工程により周辺領域上に接合される。

本発明の一態様によるアクティブマトリクス型表示パネルは、駆動回路と電気的に接続された外部回路をさらに含む。

また本発明の一態様によるアクティブマトリクス型表示パネルは、制御回路インターフェイスをさらに含む。詳細には、この制御回路インターフェイスは、外部回路及びドライバＩＣを介して第１のファンアウト回路と電気的に接続される。

本発明の一態様による第１のファンアウト回路は、周辺領域上へ交互に積層される複数の導電層及び複数の誘電体層を含む。その上、各導電層は、複数のトレースを含み、隣接する二つのトレースは、それぞれ異なる回路層上に配置される。

本発明の一態様によるアクティブマトリクス型表示パネルは、周辺領域上に配置された第２のファンアウト回路をさらに含む。第１のファンアウト回路は、ソースドライバのファンアウト回路（又はゲートドライバのファンアウト回路）であり、第２のファンアウト回路はゲートドライバのファンアウト回路（又はソースドライバのファンアウト回路）である。また、第２のファンアウト回路は、単層配線構造（single-layered routing structure）又は多層配線構造（multi-layered routing structure）でもよい。

本発明のアクティブマトリクス型表示パネルは、第１のファンアウト回路を多層配線構造にすることにより、それぞれの導電層に必要なトレースの数を大幅に減らすことができる。これにより、トレースの込み合いを効果的に防ぐことができる。また、トレースの線幅及びトレース間の間隔を広げることもできる。そして、これにより表示パネルの収率を向上させることができる。さらに、第１のファンアウト回路を多層配線構造にすることにより、レイアウトの自由度を高めることができる。

一般に、アクティブマトリクス型表示駆動方法は、例えば液晶表示（Liquid Crystal Display：ＬＣＤ）、有機エレクトロルミネッセンス表示（Organic Electro-Luminescence Display：ＯＥＬ）、プラズマディスプレイパネル（Plasma Display Panel：ＰＤＰ）、フィールドエミッションディスプレイ（Field Emission Display：ＦＥＤ）、カーボンナノチューブ（Carbon Nanotubes：ＣＮＴ）及び電子インク表示など、様々な表示技術へ応用することができる。そして、どの表示パネルの構造も画像が表示される表示エリアと、表示エリア内の素子を駆動する駆動回路及びその他の関連回路が配置される周辺領域とを含む。

図１は、本発明の一実施形態によるアクティブマトリクス型表示パネルを示す平面図である。この実施形態では、アクティブマトリクス型ＬＣＤパネルを例として説明しているが、本発明は、ＬＣＤへの応用のみに限定されるわけではなく、その他の種類のアクティブマトリクス型表示パネルへも応用することができる。

図１に示すように、本実施形態のアクティブマトリクス型表示パネル１００は、表示エリア１１０、周辺領域１２０及び第１のファンアウト回路１２６を含む。周辺領域１２０は、外部の電気接続インターフェイスとして表示エリア１１０の少なくとも一つの側部へ接続される。駆動回路及び駆動回路の接続回路を含む関連回路は、周辺領域１２０上へ配置されている。本実施形態の周辺領域１２０は、表示エリア１１０の隣接した二つの側部へ接続される。そして、第１のファンアウト回路１２６は、周辺領域１２０へ配置される。

同様に図１を参照する。本実施形態のアクティブマトリクス型表示パネル１００の周辺領域１２０上には、ゲート駆動回路（ゲートドライバ）１２２、データ駆動回路（ソースドライバ）１２４、第１のファンアウト回路１２６及び外部回路１２８が配置される。図１から分かるように、データ駆動回路（ソースドライバ）１２４は、第１のファンアウト回路１２６及び外部回路１２８へそれぞれ接続される。好適な実施形態において、ゲート駆動回路（ゲートドライバ）１２２はゲートドライバＩＣでもよく、データ駆動回路（ソースドライバ）１２４はデータドライバＩＣでもよい。

アクティブマトリクス型表示パネル１００は、フレキシブルプリント回路１３０及び制御回路インターフェイス１４０をさらに含む。制御回路インターフェイス１４０は、フレキシブルプリント回路１３０を介して外部回路１２８へ電気的に接続される。本発明の好適な実施形態において、制御回路インターフェイス１４０は制御回路基板でもよい。

上述の構成により、ユーザ端（例えば、パーソナルコンピュータや電気製品など）の画像データは、制御回路インターフェイス１４０、フレキシブルプリント回路１３０、外部回路１２８、データ駆動回路（ソースドライバ）１２４及び第１のファンアウト回路１２６を介して表示エリア１１０へ伝送され、アクティブマトリクス型表示パネル１００により所望の画像を生成することができる。或いは、周辺領域１２０内にある制御回路インターフェイス１４０及び外部回路１２８は、その他の方式で電気的に接続されてもよい。なお、上で述べた制御回路インターフェイス１４０と外部回路１２８との間の接続方式は、単なる説明であって本発明を何ら制限するものではない。

第１のファンアウト回路１２６は、表示エリア１１０内にあるデータ線から延伸されている。本実施形態の第１のファンアウト回路１２６は、周辺領域１２０上へ交互に積層された複数の導電層及び複数の誘電体層を含む多層構造である。このような多層構造にすることにより、一つの導電層に必要なファンアウトトレースの数を大幅に減らすことができる。そして、これにより同一層内のトレース間のピッチを広げ、ファンアウトエリアを拡大せずに、線幅を大きくして線間隔を十分広くすることができる。さらに、第１のファンアウト回路１２６は多層構造であるため、回路レイアウトの自由度を大幅に高めることができる。

以下、第１のファンアウト回路１２６の構造を図面と併せて二種類説明する。なお以下で説明する実施形態は、単なる説明であって、本発明を何ら制限するものではない。

図２Ａは、本発明の一実施形態による第１のファンアウト回路１２６を示す図１の線Ａ−Ａ’に沿った断面図である。図２Ａに示すように、基板１０４上に配置される第１のファンアウト回路１２６は、導電層１２６ｅ１、１２６ｅ２及び誘電体層１２６ｆ１、１２６ｆ２からなる。導電層１２６ｅ１、１２６ｅ２は、誘電体層１２６ｆ１、１２６ｆ２により分離された多層配線構造に形成される。図２Ａから分かるように、第１のファンアウト回路１２６は、二つの導電層１２６ｅ１、１２６ｅ２を交互に積層することにより形成されている。本実施形態において、導電層１２６ｅ１内にある全てのトレースに一番近いトレースを導電層１２６ｅ２に配置したり、或いはその逆に配置したりしてもよい。これにより、トレースの幅及び間隔を十分に維持しながらトレースの密度を高めたり、同じエリア内にあるトレースを同じ数に維持しながらトレースの幅及び間隔を従来技術よりも広くしたりすることができる。

図２Ｂは、本発明のもう一つの実施形態による第１のファンアウト回路を示す図１の線Ａ−Ａ’に沿った断面図である。図２Ｂに示すように、第１のファンアウト回路１２６は、導電層１２６ｅ１、１２６ｅ２、１２６ｅ３及び誘電体層１２６ｆ１、１２６ｆ２、１２６ｆ３から形成される。導電層１２６ｅ１、１２６ｅ２、１２６ｅ３は、誘電体層１２６ｆ１、１２６ｆ２、１２６ｆ３により分離された多層配線構造に形成する。前述の実施形態が有する長所と同様に、トレースの数を減少させることなく、密度を高めたり幅や間隔を広げたりすることができる。

図３は、図１のエリアＡで示すアクティブマトリクス型表示の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）アレイを示す詳細図である。図３に示すように、ＴＦＴアレイ１１６は、画素Ｐの数を定義する複数の走査線１１６２及び複数のデータ線１１６４を含む。各画素Ｐは、薄膜トランジスタ１５０及び画素電極１６０を含む。薄膜トランジスタ１５０のゲート、ソース及びドレインの三つの端子は、それぞれ走査線１１６２、データ線１１６４及び画素電極１６０へ接続される。

図１から図３に示すように、各データ線１１６４は、それぞれ表示エリア１１０から周辺領域１２０へ延伸され、第１のファンアウト回路１２６のトレースの一つに接続される。言い換えると、ファンアウト回路は、周辺領域１２０上にあるデータ線又は走査線の延伸線と見なすことができる。

図４Ａは、画素Ｐを示す平面図である。図４Ｂは、画素Ｐの薄膜トランジスタを示す図４Ａの線Ｉ−Ｉ’に沿った断面図である。図４Ｃは、第１のファンアウト回路内の隣接した二つのトレースを示す図１の線ＩＩ−ＩＩ’に沿った断面図である。図４Ｄは、第１のファンアウト回路内の隣接した二つのトレースを示す図１の線ＩＩＩ−ＩＩＩ’に沿った断面図である。図４Ａから図４Ｄに示すように、隣接するトレース１２６ａ、１２６ｂは、多層配線構造の二つの異なる層からなるトレースである。

本実施形態の薄膜トランジスタ１５０は、ゲート電極１５２、ゲート絶縁層１５３、チャネル層１５４、ソース電極１５５及びドレイン電極１５６を含む。薄膜トランジスタ１５０は、トップゲート型ＴＦＴ、ボトムゲート型ＴＦＴ又はその他のタイプの薄膜トランジスタでもよい。また薄膜トランジスタ１５０上には、薄膜を損傷から保護するパッシベーション層１５７をさらに設けてもよい。

以下、ＴＦＴアレイ基板の製造工程の実施形態により、薄膜トランジスタ１５０、第１のトレース１２６ａ及び第２のトレース１２６ｂの形成方法を説明する。なお、この第１のトレース１２６ａ及び第２のトレース１２６ｂの形成方法は、ＴＦＴアレイ基板の製造工程に応じて調整することができる。そして、この実施形態は、第１のトレース１２６ａ及び第２のトレース１２６ｂの形成順序及び構造形状を単に説明するものであって、本発明を何ら制限するものではない。

先ず、基板１５１上にゲート電極１５２、走査線１１６２及び第２のトレース１２６ｂを形成する。続いて、それらゲート電極１５２、走査線１１６２及び第２のトレース１２６ｂを詳細に説明する。先ず、基板１５１上に第１の金属層を形成し、フォトリソグラフィ・エッチング工程により第１の金属層をパターニングし、ゲート電極１５２と、ゲート電極１５２に接続された走査線１１６２とを各画素領域Ｐ内にそれぞれ形成し、周辺領域１２０上に第２のトレース１２６ｂを形成する。

続いて、基板１５１上にゲート絶縁層１５３を形成する。本実施形態において、基板１５１上にゲート絶縁層１５３を堆積する方法は、プラズマ化学気相成長法（ＰＥＣＶＤ）を用いて行ってもよい。そして、このゲート絶縁層は、ゲート電極１５２、走査線１１６２、基板１５１及び第２のトレース１２６ｂの一部をカバーする。

図４Ｄに示すように、ゲート絶縁層１５３内に複数の第１のコンタクトホールＣＨ１を形成する。本発明の実施形態において、第２のトレース１２６ｂに対応する第１のコンタクトホールＣＨ１は、第２のトレース１２６ｂの一部を露出させる。続いて、ゲート絶縁層１５３上のゲート電極１５２に対応する位置にチャネル層１５４を形成する。

続いて、各チャネル層１５４上に、ソース電極１５５及びドレイン電極１５６をそれぞれ形成する。そして、データ線１１６４、第１のトレース１２６ａ及び第１の接続トレース１２６ｃを形成する。以下、ソース電極１５５、ドレイン電極１５６、データ線１１６４、第１のトレース１２６ａ及び第１の接続トレース１２６ｃを説明する。

基板１５１上に第２の金属層を形成し、微細フォトエッチング工程によりパターニングを行い、ソース電極１５５、ドレイン電極１５６、データ線１１６４、第１のトレース１２６ａ及び第１の接続トレース１２６ｃを形成する。ソース電極１５５及びドレイン電極１５６は、チャネル層１５４上に設けられ、データ線１１６４は、薄膜トランジスタ１５０のソース電極１５５へ接続され、第１のトレース１２６ａ及び第１の接続トレース１２６ｃは、ゲート絶縁層１５３上に設けられる。

第１のトレース１２６ａ及び第１の接続トレース１２６ｃは、それぞれ異なるデータ線１１６４へ接続される。さらに詳細には、第１のトレース１２６ａはゲート絶縁層１５３上に形成され、第１の接続トレース１２６ｃは、ゲート絶縁層１５３上にある第１のコンタクトホールＣＨ１を介し、基板１５１上にある第２のトレース１２６ｂと電気的に接続される。これにより、第１のトレース１２６ａ及び第２のトレース１２６ｂは、異なる層の回路パターン内に設けられる。本実施形態において、異なる層である回路パターン間の絶縁には誘電体材料が使用される。

続いて、基板１５１上に形成したパッシベーション層１５７により、ゲート絶縁層１５３、チャネル層１５４、ソース電極１５５及びドレイン電極１５６をカバーして損傷から保護する。

続いて、コンタクトホールＣＨの位置が定義される。本実施形態において、フォトリソグラフィ・エッチング工程によりパッシベーション層１５７をパターニングし、パッシベーション層１５７内にあるドレイン電極１５６に対応する位置にコンタクトホールＣＨを形成する。

続いて、画素電極１６０を形成する。以下、画素電極１６０の形成方法を説明する。パッシベーション層１５７上に第３の導電層を形成し、パターニングして画素電極１６０を形成する。本実施形態では、コンタクトホールＣＨを介して画素電極１６０と薄膜トランジスタ１５０とを電気的に接続することにより、薄膜トランジスタ１５０及び画素電極１６０を製作する。一般に、画素電極１６０は、インジウム錫酸化物（Indium Tin Oxide：ＩＴＯ）又はその他の透明材料からなる。

図５は、本発明のもう一つの実施形態において基板上に形成された第２のトレースの構造を示す断面図である。図５に示すように、本実施形態において、基板１５１上にある第２のトレース１２６ｂとゲート絶縁層１５３上にある第１の接続トレース１２６ｃとは、第２のコンタクトホールＣＨ２、第３のコンタクトホールＣＨ３及び第２の接続トレース１２６ｄを介して電気的に接続される。図５に示すように、第２のコンタクトホールＣＨ２は基板１５１上に形成され、第３のコンタクトホールＣＨ３は第１の接続トレース１２６ｃ上に形成され、第２の接続トレース１２６ｄは、パッシベーション層１５７、第２のコンタクトホールＣＨ２及び第３のコンタクトホールＣＨ３上に形成される。以下、第２のトレース１２６ｂの形成方法を実施形態により説明する。

先ず、基板１５１上に第２のトレース１２６ｂを形成する。本発明の一実施形態では、先ず基板１５１上に第１の金属層を形成してからパターニングを行い、第２のトレース１２６ｂを形成する。

続いて、基板１５１上にゲート絶縁層１５３を形成する。さらに詳細には、ゲート絶縁層１５３により第２のトレース１２６ｂの一部をカバーする。

続いて、第１の接続トレース１２６ｃを形成する。以下、一実施形態によりその形成方法を説明する。先ず、ゲート絶縁層１５３上に第２の金属層を形成してからパターニングを行い、第１の接続トレース１２６ｃを形成する。これら第１の接続トレース１２６ｃと第２のトレース１２６ｂとの間は、電気的に直接接続されていない。

続いて、第２の金属層上にパッシベーション層１５７を形成し、パッシベーション層１５７内に第２のコンタクトホールＣＨ２及び第３のコンタクトホールＣＨ３を形成する。本発明の一実施形態では、第２の金属層上にパッシベーション層１５７を形成し、第２のコンタクトホールＣＨ２及び第３のコンタクトホールＣＨ３は、それぞれパッシベーション層１５７内にある第２のトレース１２６ｂ及び第１の接続トレース１２６ｃに対応した位置に形成される。

最後に、第２の接続トレース１２６ｄを形成する。以下、その形成方法を説明する。パッシベーション層１５７上に第３の導電層を形成してパターニングを行い、第２の接続トレース１２６ｄを形成する。第１の接続トレース１２６ｃは、第２の接続トレース１２６ｄを介して第２のトレース１２６ｂに接続される。

上述の説明は、二種類の異なる構造を有する第２のトレース１２６ｂの形成方法を単に例示しただけである。そして、どちらの方法によっても、一方の導電層から他方の導電層へ接続を適切に行うことができる。走査線又はデータ線などの単層構造の回路は、上述の方法により、延伸して多層ファンアウト回路へ接続することができる。なお、異なる層の間で行う延伸は、上述以外の方法で行ってもよい。つまり、上述の実施形態は、単なる説明であって本発明を何ら限定するものではない。本発明の主旨と範囲内で行われる各種の変更や類似の構成は、本発明の範囲に含まれるものとする。

また、本実施形態において、第１のファンアウト回路１２６（図１を参照）はソースドライバのファンアウト回路である。また、第２のファンアウト回路（図示せず）を使用してもよい。この第２のファンアウト回路は、走査線１１６２とゲート駆動回路１２２とを接続するために使用する。さらに、この第２のファンアウト回路は、単層配線構造又は多層配線構造にすることができる。

同様に、ユーザの様々な設計ニーズに応じ、アクティブマトリクス型表示パネルのゲートドライバのファンアウト回路を多層配線構造にしたり、ソースドライバのファンアウト回路を単層配線構造又は多層配線構造にしたりしてもよい。

上述の実施形態から分かるように、本発明のアクティブマトリクス型表示パネルは、第１のファンアウト回路を多層配線構造にすることにより、個別の層に必要なトレースの数を大幅に減らすことができる。そのため、限定的なファンアウトエリア内にある多数のトレースが込み合わようにすることができる。さらに、トレースの線幅及びトレース間の間隔を広げることもできる。そして、これにより表示パネルの収率を向上させることができる。さらには、第１のファンアウト回路を多層構造にすることにより、トレースレイアウトの自由度を向上させることもできる。

本発明では好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知するものなら誰でも、本発明の主旨と領域を脱しない範囲内で各種の変更や修正を加えることができる。従って本発明の保護の範囲は、特許請求の範囲で指定した内容を基準とする。

本発明の一実施形態によるアクティブマトリクス型表示パネルを示す平面図である。 本発明の一実施形態による第１のファンアウト回路を示す図１の線Ａ−Ａ’に沿った断面図である。 本発明のもう一つの実施形態による第１のファンアウト回路を示す図１の線Ａ−Ａ’に沿った断面図である。 図１のエリアＡの薄膜トランジスタ（Thin Film Transistor）アレイ基板を示す詳細図である。 画素Ｐを示す平面図である。 画素Ｐの薄膜トランジスタを示す図４Ａの線Ｉ−Ｉ’に沿った断面図である。 第１のファンアウト回路内の隣接した二つのトレースを示す図１の線ＩＩ−ＩＩ’に沿った断面図である。 図４Ｄは、第１のファンアウト回路内の隣接した二つのトレースを示す図１の線ＩＩＩ−ＩＩＩ’に沿った断面図である。 本発明のもう一つの実施形態による、基板上に形成された第２のトレースの構造を示す断面図である。

符号の説明

１００ アクティブマトリクス型表示パネル
１０４ 基板
１１０ 表示エリア
１１６ ＴＦＴアレイ
１１６２ 走査線
１１６４ データ線
１２０ 周辺領域
１２２ ゲート駆動回路
１２４ データ駆動回路
１２６ 第１のファンアウト回路
１２６ａ 第１のトレース
１２６ｂ 第２のトレース
１２６ｃ 第１の接続トレース
１２６ｄ 第２の接続トレース
１２６ｅ１ 導電層
１２６ｅ２ 導電層
１２６ｅ３ 導電層
１２６ｆ１ 誘電体層
１２６ｆ２ 誘電体層
１２６ｆ３ 誘電体層
１２８ 外部回路
１３０ フレキシブルプリント回路
１４０ 制御回路インターフェイス
１５０ 薄膜トランジスタ
１５１ 基板
１５２ ゲート電極
１５３ ゲート絶縁層
１５４ チャネル層
１５５ ソース電極
１５６ ドレイン電極
１５７ パッシベーション層
１６０ 画素電極
ＣＨ コンタクトホール
ＣＨ１ 第１のコンタクトホール
ＣＨ２ 第２のコンタクトホール
ＣＨ３ 第３のコンタクトホール
Ｐ 画素領域

Claims (12)

1. 表示エリアと、
   前記表示エリアの少なくとも一つの側部に接続された周辺領域と、
   前記周辺領域上に配置され、多層配線構造である第１のファンアウト回路と、
   を備えることを特徴とするアクティブマトリクス型表示パネル。
2. 前記周辺領域上に配置され、前記第１のファンアウト回路と電気的に接続された第１の駆動回路をさらに備えることを特徴とする請求項１に記載のアクティブマトリクス型表示パネル。
3. 前記第１の駆動回路は、前記周辺領域上に接合されたドライバ集積回路であることを特徴とする請求項２に記載のアクティブマトリクス型表示パネル。
4. 前記第１の駆動回路と電気的に接続された外部回路をさらに備えることを特徴とする請求項２に記載のアクティブマトリクス型表示パネル。
5. 前記外部回路と電気的に接続された制御回路インターフェイスをさらに備えることを特徴とする請求項４に記載のアクティブマトリクス型表示パネル。
6. 前記第１のファンアウト回路は、
   前記周辺領域上へ交互に積層される複数の導電層及び複数の誘電体層を備えることを特徴とする請求項１に記載のアクティブマトリクス型表示パネル。
7. 前記導電層は、それぞれ複数のトレースを含み、
   前記第１のファンアウト回路の隣接する二つのトレースは、二つの異なる回路層上に配置されることを特徴とする請求項６に記載のアクティブマトリクス型表示パネル。
8. 前記周辺領域上に配置された第２のファンアウト回路をさらに備えることを特徴とする請求項２に記載のアクティブマトリクス型表示パネル。
9. 前記周辺領域上に配置され、前記第２のファンアウト回路と電気的に接続された第２の駆動回路をさらに備えることを特徴とする請求項８に記載のアクティブマトリクス型表示パネル。
10. 前記第１の駆動回路はゲートドライバであり、前記第２の駆動回路はソースドライバであることを特徴とする請求項９に記載のアクティブマトリクス型表示パネル。
11. 前記第１の駆動回路はソースドライバであり、前記第２の駆動回路はゲートドライバであることを特徴とする請求項９に記載のアクティブマトリクス型表示パネル。
12. 前記第２のファンアウト回路は多層配線構造であることを特徴とする請求項８に記載のアクティブマトリクス型表示パネル。

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