KR20210013449A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20210013449A
KR20210013449A KR1020190090393A KR20190090393A KR20210013449A KR 20210013449 A KR20210013449 A KR 20210013449A KR 1020190090393 A KR1020190090393 A KR 1020190090393A KR 20190090393 A KR20190090393 A KR 20190090393A KR 20210013449 A KR20210013449 A KR 20210013449A
Authority
KR
South Korea
Prior art keywords
pixel
signal
disposed
cnw
line
Prior art date
Application number
KR1020190090393A
Other languages
English (en)
Inventor
김화정
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190090393A priority Critical patent/KR20210013449A/ko
Priority to US16/840,971 priority patent/US11205390B2/en
Priority to EP20182990.0A priority patent/EP3770964A1/en
Priority to CN202010691385.6A priority patent/CN112310150A/zh
Publication of KR20210013449A publication Critical patent/KR20210013449A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H01L27/3276—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H01L51/5203—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/352—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels the areas of the RGB subpixels being different

Abstract

표시 장치가 제공된다. 표시 장치는 데이터 라인에 의해 데이터 신호를 제공받는 행렬 형상의 복수의 화소를 포함하는 활성 영역 및 활성 영역의 제1 방향 일측에 배치되고 패드부를 포함하는 비활성 영역을 포함하는 표시 장치로서, 비활성 영역에 배치되며 패드부와 연결된 복수의 비활성 팬아웃 배선, 제1 방향으로 연장되어 활성 영역을 가로지르며 복수의 화소에 연결된 복수의 신호 배선, 및 적어도 부분적으로 활성 영역을 경유하며 복수의 비활성 팬아웃 배선 중 일부와 복수의 신호 배선 중 일부를 각각 연결하는 복수의 연결 배선을 포함하되, 복수의 비활성 팬아웃 배선은 제1 도전층으로 이루어진 제1 비활성 팬아웃 배선 및 제1 도전층과 상이한 제2 도전층으로 이루어진 제2 비활성 팬아웃 배선을 포함하고, 제1 비활성 팬아웃 배선과 제2 비활성 팬아웃 배선은 제1 방향과 교차하는 제2 방향을 따라 교대 배열된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치는 표시가 이루어지는 활성 영역과 활성 영역 주변에 배치된 비활성 영역을 포함한다. 비활성 영역에는 활성 영역에 신호를 인가하는 배선들이 배치된다. 배선은 패드부로부터 팬아웃된 후 활성 영역 측으로 연장된다.
최근에는 얇은 베젤을 갖는 표시 장치가 선호되고 있다. 얇은 베젤을 위해 비활성 영역의 면적이 너무 줄어들면 팬아웃된 배선들이 지날 수 있는 경로가 부족해질 수 있다.
얇은 베젤 구조에서도 팬아웃된 배선들의 진행 경로를 확보하기 위해, 일부의 팬아웃 배선을 활성 영역으로 경유시키는 방법이 고려될 수 있다. 그러나, 팬아웃 배선을 활성 영역으로 경유시키면 데이터 신호들의 순서가 바뀌어 구동 칩의 추가적인 맵핑이 필요할 수 있다. 또한, 신호 배선이 영역별로 다른 도전층을 포함하여 이루어질 수 있는데, 이 경우 각 도전층의 공정 산포에 의해 영역별 휘도 차이가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 활성 영역을 경유하는 연결 배선을 포함하면서도, 범용의 구동 칩을 적용할 수 있고, 도전층의 공정 산포에 의해 영역별 휘도 차이 발생을 줄일 수 있는 표시 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속한 기술분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 데이터 라인에 의해 데이터 신호를 제공받는 행렬 형상의 복수의 화소를 포함하는 활성 영역 및 상기 활성 영역의 제1 방향 일측에 배치되고 패드부를 포함하는 비활성 영역을 포함하는 표시 장치로서, 상기 비활성 영역에 배치되며 상기 패드부와 연결된 복수의 비활성 팬아웃 배선, 상기 제1 방향으로 연장되어 상기 활성 영역을 가로지르며 상기 복수의 화소에 연결된 복수의 신호 배선, 및 적어도 부분적으로 상기 활성 영역을 경유하며 상기 복수의 비활성 팬아웃 배선 중 일부와 상기 복수의 신호 배선 중 일부를 각각 연결하는 복수의 연결 배선을 포함하되, 상기 복수의 비활성 팬아웃 배선은 제1 도전층으로 이루어진 제1 비활성 팬아웃 배선 및 상기 제1 도전층과 상이한 제2 도전층으로 이루어진 제2 비활성 팬아웃 배선을 포함하고, 상기 제1 비활성 팬아웃 배선과 상기 제2 비활성 팬아웃 배선은 상기 제1 방향과 교차하는 제2 방향을 따라 교대 배열된다.
상기 복수의 화소는 교대 배열된 제1 화소 열과 제2 화소 열을 포함하되, 상기 제1 화소 열은 제1 색 화소 및 제2 색 화소가 교대 배열된 화소 열이고, 상기 제2 화소 열은 제3 색 화소가 반복 배열된 화소 열일 수 있다.
상기 제1 비활성 팬아웃 배선에 연결된 상기 신호 배선은 상기 제1 화소 열에 연결하고, 상기 제2 비활성 팬아웃 배선에 연결된 상기 신호 배선은 상기 제2 화소 열에 연결될 수 있다.
상기 신호 배선은 제3 도전층으로 이루어지고, 상기 연결 배선은 제4 도전층으로 이루어지되, 상기 제1 도전층, 상기 제2 도전층, 상기 제3 도전층 및 상기 제4 도전층은 각각 서로 다른 도전층으로 이루어질 수 있다.
상기 신호 배선은 화소 열 사이 공간에 배치될 수 있다.
상기 연결 배선은 화소 열 사이 공간에 배치되는 제1 연장부, 상기 제1 연장부와 연결되고 화소 행 사이 공간에 배치되는 제2 연장부 및 상기 제2 연장부와 연결되고 상기 화소 열 사이 공간에 배치되는 제3 연장부를 포함할 수 있다.
상기 신호 배선이 배치되는 상기 화소 열 사이 공간은 상기 연결 배선의 상기 제1 연장부 또는 상기 제3 연장부가 배치되는 상기 화소 열 사이 공간과 상이한 화소 열 사이 공간일 수 있다.
상기 신호 배선이 배치되는 상기 화소 열 사이 공간과 상기 연결 배선의 상기 제1 연장부 또는 상기 제3 연장부가 배치되는 상기 화소 열 사이 공간은 행 연장 방향을 따라 교대 배열될 수 있다.
상기 제1 연장부는 상기 비활성 영역에서 상기 비활성 팬아웃 배선과 컨택할 수 있다.
상기 제3 연장부는 상기 비활성 영역에서 상기 신호 배선과 연결될 수 있다.
표시 장치는 상기 비활성 영역에 배치되고, 상기 제1 도전층 또는 상기 제2 도전층으로 이루어며, 상기 제3 연장부 및 상기 신호 배선에 각각 연결된 컨택 전극을 더 포함할 수 있다.
상기 연결 배선은 상기 제1 연장부, 상기 제2 연장부 및 상기 제3 연장부를 포함하는 유효 배선부 및 상기 유효 배선부로부터 분지되며 화소 간 사이 공간에 배치된 더미부를 포함할 수 있다.
상기 연결 배선은 인접한 상기 연결 배선 측으로 돌출된 돌출 패턴을 더 포함하되, 상기 돌출 패턴의 돌출 길이는 상기 화소의 폭 및 상기 화소 간 사이 공간의 폭보다 작을 수 있다.
표시 장치는 상기 제4 도전층으로 이루어지고, 상기 신호 배선과 상기 연결 배선이 배치되지 않은 상기 화소 간 사이 공간에 배치되며 상기 연결 배선과 분리된 더미 배선 패턴을 더 포함할 수 있다.
상기 데이터 신호는 제1 데이터 신호 및 제2 데인터 신호를 포함하고, 상기 데이터 라인은 상기 제1 비활성 팬아웃 배선을 포함하여 이루어지며 상기 제1 화소 열에 상기 제1 데이터 신호를 제공하는 제1 데이터 라인 및 상기 제2 비활성 팬아웃 배선을 포함하여 이루어지며 상기 제2 화소 열에 상기 제2 데이터 신호를 제공하는 제2 데이터 라인을 포함할 수 있다.
상기 활성 영역은 상기 비활성 팬아웃 배선 배열을 상기 제1 방향으로 연장할 때 중첩하는 내측 활성 영역 및 비중첩하는 외측 활성 영역으로 구분될 수 있다.
상기 내측 활성 영역에 배치되는 상기 신호 배선은 상기 비활성 팬아웃 배선과 직접 연결되는 직통형 신호 배선이고, 상기 외측 활성 영역에 배치되는 상기 신호 배선은 상기 연결 배선을 통해 상기 비활성 팬아웃 배선과 연결되는 경유형 신호 배선일 수 있다.
상기 직통형 신호 배선에 연결되는 상기 팬아웃 배선과 상기 경유형 신호 배선에 연결되는 상기 팬아웃 배선은 상기 제2 방향을 따라 각각 2개씩 쌍을 이루며 교대 배열될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 활성 영역, 및 상기 활성 영역의 제1 방향 일측에 배치된 비활성 영역을 포함하는 표시 장치로서, 상기 비활성 영역에 배치되고 상기 제1 방향과 교차하는 제2 방향을 따라 교대 배열된 제1 비활성 팬아웃 배선과 제2 비활성 팬아웃 배선을 포함하는 복수의 비활성 팬아웃 배선, 상기 활성 영역에 배치되고, 상기 제2 방향을 따라 교대 배열된 제1 신호 배선 및 제2 신호 배선을 포함하는 복수의 신호 배선, 및 상기 활성 영역을 경유하는 복수의 활성 팬아웃 배선을 포함하되, 상기 제1 비활성 팬아웃 배선은 제1 도전층으로 이루어지고, 상기 제2 비활성 팬아웃 배선은 제2 도전층으로 이루어지고, 상기 신호 배선은 제3 도전층으로 이루어지고, 상기 활성 팬아웃 배선은 제4 도전층으로 이루어지되, 상기 제1 도전층, 상기 제2 도전층, 상기 제3 도전층 및 상기 제4 도전층은 각각 서로 다른 도전층이고, 일부의 상기 제1 신호 배선은 상기 활성 팬아웃 배선을 통해 상기 제1 비활성 팬아웃 배선과 연결되어 외측 제1 데이터 라인을 이루고, 다른 일부의 상기 제1 신호 배선은 상기 활성 팬아웃 배선 없이 상기 제1 비활성 팬아웃 배선과 연결되어 내측 제1 데이터 라인을 이루고, 일부의 상기 제2 신호 배선은 상기 활성 팬아웃 배선을 통해 상기 제2 비활성 팬아웃 배선과 연결되어 외측 제2 데이터 라인을 이루고, 다른 일부의 상기 제1 신호 배선은 상기 활성 팬아웃 배선 없이 상기 제1 비활성 팬아웃 배선과 연결되어 내측 제1 데이터 라인을 이룬다.
상기 활성 영역은 내측 활성 영역 및 상기 내측 활성 영역의 상기 제2 방향 일측에 배치된 외측 활성 영역을 포함할 수 있다.
상기 내측 데이터 라인의 상기 제1 신호 라인과 상기 제2 신호 라인은 상기 내측 활성 영역 내에서 상기 제2 방향을 따라 교대 배열되고, 상기 외측 데이터 라인의 상기 제1 신호 라인과 상기 제2 신호 라인은 상기 외측 활성 영역 내에서 상기 제2 방향을 따라 교대 배열될 수 있다.
상기 내측 활성 영역 및 상기 외측 활성 영역은 각각 상기 제2 방향을 따라 교대 배열된 제1 색 화소 열과 제2 색 화소 열을 포함하되, 상기 제1 화소 열은 제1 색 화소 및 제2 색 화소가 상기 제1 방향으로 교대 배열된 화소 열이고, 상기 제2 화소 열은 제3 색 화소가 상기 제1 방향으로 반복 배열된 화소 열일 수 있다.
상기 내측 활성 영역의 상기 제1 색 화소 열은 상기 내측 제1 데이터 라인의 상기 제1 신호 배선에 연결되고, 상기 내측 활성 영역의 상기 제2 색 화소 열은 상기 내측 제2 데이터 라인의 상기 제2 신호 배선에 연결되고, 상기 외측 활성 영역의 상기 제1 색 화소 열은 상기 외측 제1 데이터 라인의 상기 제1 신호 배선에 연결되며, 상기 외측 활성 영역의 상기 제2 색 화소 열은 상기 외측 제2 데이터 라인의 상기 제2 신호 배선에 연결될 수 있다.
일 실시예에 따른 표시 장치는 활성 영역을 경유하는 연결 배선을 포함하면서도, 별도의 맵핑없이 범용의 구동 칩을 적용할 수 있다.
또한, 내측 활성 영역과 외측 활성 영역에 걸쳐 서로 다른 도전층으로 이루어진 팬아웃 배선과 연결된 데이터 라인이 교대 배열되므로, 각 도전층의 공정 산포에 따른 영역별 휘도 차이의 발생을 감소시킬 수 있다.
나아가, 더미 배선 패턴 등을 적용함으로써, 연결 배선에 따른 외관 불량을 줄일 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 표시 장치의 측면도이다.
도 3은 일 실시예에 따른 표시 장치의 화소 배열을 나타낸 배치도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 회로도이다.
도 5는 표시 장치의 일 화소의 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 일부 배선들의 배치도이다.
도 7은 일 실시예에 따른 데이터 라인을 구성하는 신호 배선들을 나타낸 배치도이다.
도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이다.
도 9는 도 7의 IX-IX'선을 따라 자른 단면도이다.
도 10은 일 실시예에 따른 화소 배열의 부분 배치도이다.
도 11은 도 10의 화소 배열에 데이터 라인 배열을 함께 도시한 부분 배치도이다.
도 12는 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 부분 배치도이다.
도 13은 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 부분 배치도이다.
도 14는 또 다른 실시예에 따른 표시 장치의 배선 배열을 함께 도시한 개략적인 배치도이다.
도 15는 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 개략적인 배치도이다.
도 16은 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 부분 배치도이다.
도 17은 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 부분 배치도이다.
도 18은 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 부분 배치도이다.
도 19는 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 개략적인 배치도이다.
도 20은 또 다른 실시예에 따른 표시 장치의 사시도이다.
도 21은 도 20의 표시 장치의 전개도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다른 형태로 구현될 수도 있다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체를 통하여 동일하거나 유사한 부분에 대해서는 동일한 도면 부호를 사용한다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 1은 표시 장치가 벤딩되기 전 상태의 평면 형상을 도시한다. 도면에서, 제1 방향(DR1)은 평면도상 세로 방향을, 제2 방향(DR2)은 평면도상 가로 방향을 각각 가리킨다. 도 2는 도 1의 표시 장치의 측면도이다. 도 2는 표시 장치가 두께 방향으로 벤딩된 상태의 측면 형상을 도시한다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(1)는 표시 패널(10)을 포함할 수 있다. 표시 패널(10)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉서블 기판일 수 있다. 이에 따라, 표시 패널(10)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
표시 패널(10)은 화면을 표시하는 활성 영역(AAR) 및 표시가 이루어지지 않는 비활성 영역(NAR)을 포함할 수 있다. 표시 패널(10)은 평면도상 활성 영역(AAR)과 비활성 영역(NAR)으로 구분될 수 있다. 비활성 영역(NAR)은 활성 영역(AAR)을 둘러싸도록 배치될 수 있다.
활성 영역(AAR)은 복수의 화소(PX; PX1, PX2, PX3, 도 3 참조)를 포함할 수 있다. 각 화소(PX)는 매트릭스 형상으로 배열될 수 있다. 각 화소는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 각 화소(PX)의 구체적인 구성에 대해서는 후술하기로 한다.
표시 패널(10)은 메인 영역(MR)과 메인 영역(MR)의 제1 방향(DR1) 일측에 연결된 벤딩 영역(BR)을 포함할 수 있다. 표시 패널(10)은 제1 방향(DR1) 일측에서 벤딩 영역(BR)과 연결되고, 두께 방향으로 벤딩되어 메인 영역(MR)과 두께 방향으로 중첩된 서브 영역(SR)을 더 포함할 수 있다.
메인 영역(MR)은 활성 영역(AAR)을 포함할 수 있다. 메인 영역(MR)의 활성 영역(AAR)의 주변 에지 부분에는 비활성 영역(NAR)이 위치할 수 있다.
메인 영역(MR)은 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MR)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되는 것은 아니며, 메인 영역(MR)에서 벤딩 영역(BR)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MR)에서 벤딩 영역(BR)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 활성 영역(AAR)이 배치될 수도 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비활성 영역(NAR)이 배치되거나, 활성 영역(AAR)과 비활성 영역(NAR)이 함께 배치될 수도 있다.
메인 영역(MR)의 비활성 영역(NAR)은 활성 영역(AAR)의 외측 경계로부터 표시 패널(10)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MR)의 비활성 영역(NAR)에는 활성 영역(AAR)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다.
벤딩 영역(BR)은 메인 영역(MR)의 일 단변을 통해 연결될 수 있다. 벤딩 영역(BR)의 폭(제2 방향(DR2)의 폭)은 메인 영역(MR)의 폭(단변의 폭)보다 작을 수 있다. 메인 영역(MR)과 벤딩 영역(BR)의 연결부는 베젤의 폭을 줄이기 위해 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BR)에서 표시 패널(10)은 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 표시 패널(10)이 벤딩 영역(BR)에서 벤딩됨에 따라 표시 패널(10)의 면이 반전될 수 있다. 즉, 상부를 향하는 표시 패널(10)의 일면이 벤딩 영역(BR)을 통해 측면 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SR)은 벤딩 영역(BR)으로부터 연장된다. 서브 영역(SR)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MR)과 평행한 방향으로 연장될 수 있다. 서브 영역(SR)은 표시 패널(10)의 두께 방향으로 메인 영역(MR)과 중첩할 수 있다. 서브 영역(SR)은 메인 영역(MR) 에지의 비활성 영역(NAR)과 중첩하고, 나아가 메인 영역(MR)의 활성 영역(AAR)과 중첩할 수 있다. 서브 영역(SR)의 폭은 벤딩 영역(BR)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
표시 패널(10)의 서브 영역(SR) 상에는 패드부(도 6의 'PDR' 참조)가 배치될 수 있다. 패드부에는 외부 장치가 실장(또는 부착)될 수 있다. 외부 장치의 예로는 구동칩(20), 연성 인쇄회로기판이나 경성 인쇄회로기판 이루어진 구동 기판(30) 등을 들 수 있고, 그 밖에 배선 연결 필름, 커넥터 등도 외부 장치로서 패드부에 실장될 수 있다. 서브 영역(SR)에 실장되는 외부 장치는 하나일 수도 있지만, 복수 개일 수도 있다. 예를 들어, 도 1 및 도 2에 예시된 것처럼, 표시 패널(10)의 서브 영역(SR)에 구동칩(20)이 배치되고, 서브 영역(SR)의 단부에 구동 기판(30)이 부착될 수 있다. 이 경우, 표시 패널(10)은 구동칩(20)과 연결되는 패드부 및 구동 기판(30)과 연결되는 패드부를 모두 포함할 수 있다. 다른 실시예로, 구동칩이 필름 상에 실장되고, 상기 필름이 표시 패널(10)의 서브 영역(SR)에 부착될 수도 있다.
구동칩(20)은 표시면과 동일한 면인 표시 패널(10)의 일면 상에 실장되되, 상술한 것처럼 벤딩 영역(BR)이 벤딩되어 반전됨에 따라 두께 방향으로 하부를 향하는 표시 패널(10)의 면에 실장되어 구동칩(20)의 상면이 하부를 향할 수 있다.
구동칩(20)은 이방성 도전 필름을 통해 표시 패널(10) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(10) 상에 부착될 수 있다. 구동칩(20)의 가로 방향 폭은 표시 패널(10)의 가로 방향 폭보다 작을 수 있다. 구동칩(20)은 서브 영역(SR)의 가로 방향(제2 방향(DR2))의 중앙부에 배치되고, 구동칩(20)의 좌측 에지와 우측 에지는 각각 서브 영역(SR)의 좌측 에지와 우측 에지로부터 이격될 수 있다.
구동칩(20)은 표시 패널(10)을 구동하는 집적 회로를 포함할 수 있다. 일 실시예에서, 상기 집적 회로는 데이터 신호를 생성하여 제공하는 데이터 구동 집적 회로일 수 있지만, 이에 제한되는 것은 아니다. 구동칩(20)은 표시 패널(10) 패드부에 마련된 배선 패드(도 6의 'WR_PD' 참조)에 연결되어 배선 패드 측으로 데이터 신호를 제공한다. 배선 패드에 연결된 배선(도 6의 'WR' 참조)들은 화소 측으로 연장되어 각 화소에 각 화소에 데이터 신호 등을 인가한다.
도 3은 일 실시예에 따른 표시 장치의 화소 배열을 나타낸 배치도이다.
도 3을 참조하면, 화소(PX)는 제1 색 화소(PX1), 제2 색 화소(PX2) 및 제3 색 화소(PX3)를 포함할 수 있다. 일 실시예에서, 제1 색 화소(PX1)는 적색 화소이고, 제2 색 화소(PX2)는 청색 화소이고, 제3 색 화소(PX3)는 녹색 화소일 수 있다. 각 화소(PX)는 행렬을 이루며 교대 배열될 수 있다.
각 화소(PX)는 발광 영역(EMA) 및 발광 영역(EMA)를 둘러싸는 비발광 영역(NEA)을 포함할 수 있다. 각 색 화소(PX1, PX2, PX3) 내의 발광 영역(EMA)의 크기는 상이할 수 있다. 예를 들어, 제2 색 화소(PX2)의 발광 영역(EMA)은 제1 색 화소(PX1)의 발광 영역(EMA)보다 크고, 제3 색 화소(PX3)의 발광 영역(EMA)은 제1 색 화소(PX1)의 발광 영역(EMA)의 크기보다 작을 수 있다. 각 화소의 발광 영역(EMA)의 형상은 대체로 팔각형일 수 있지만, 이에 제한되는 것은 아니고, 육각형, 원형, 마름모나 기타 다른 다각형, 모서리가 둥근 다각형 등의 형상을 가질 수 있다.
일부의 화소 열(PXC)(이하, 제1 화소 열(PXC1))은 제1 색 화소(PX1)와 제2 색 화소(PX2)가 제1 방향(DR1)(열 진행 방향)을 따라 교대 배열된다. 다른 일부의 화소 열(PXC)(이하, 제2 화소 열(PXC2))은 제3 색 화소(PX3)가 반복 배열된다. 제1 화소 열(PXC1)과 제2 화소 열(PXC2)은 제2 방향(DR2)(행 진행 방향)을 따라 교대 배열된다. 예를 들어, 홀수번째 화소 열(PXC)은 제1 화소 열(PXC1)이고, 짝수번째 화소 열(PXC)은 제2 화소 열(PXC2)일 수 있다.
하나의 화소 열(PXC)에 속하는 각 발광 영역(EMA)은 제1 방향(DR1)을 따라 대체로 정렬될 수 있다. 하나의 화소 열(PXC)의 발광 영역(EMA)은 이웃하는 화소 열(PXC)의 발광 영역(EMA)에 대해 엇갈리도록 배치될 수 있다. 예를 들어, 제1 화소 열(PXC1)의 제1 색 화소(PX1)와 제2 색 화소(PX2)는 인접한 제2 화소 열(PXC2)의 서로 인접한 제3 색 화소(PX3)의 사이 공간에 제2 방향(DR2)을 따라 정렬되도록 배치되고, 제2 화소 열(PXC2)의 제3 색 화소(PX3)는 인접한 제1 화소 열(PXC1)의 서로 인접한 제1 색 화소(PX1)와 제2 색 화소(PX2)의 사이 공간에 제2 방향(DR2)을 따라 정렬되도록 배치될 수 있다.
화소 행(PXR)은 제3 색 화소(PX3)를 사이에 두고 제1 색 화소(PX1)와 제2 색 화소(PX2)가 교대 배열되는 형상을 갖는다. 제1 화소 행(PXR1)은 제1 색 화소(PX1), 제3 색 화소(PX3), 제2 색 화소(PX2), 제3 색 화소(PX3)의 반복 배열 단위를 갖고, 제2 화소 행(PXR2)은 제2 색 화소(PX2), 제3 색 화소(PX3), 제1 색 화소(PX1), 제3 색 화소(PX3)의 반복 배열 단위를 가질 수 있다. 제1 화소 행(PXR1)과 제2 화소 행(PXR2)은 제1 방향(DR1)(열 진행 방향)을 따라 교대 배열된다. 예를 들어, 홀수번째 화소 행(PXR)은 제1 화소 행(PXR1)이고, 짝수번째 화소 행(PXR)은 제2 화소 행(PXR2)일 수 있다. 하나의 화소 행(PXR)에서 제1 색 화소(PX1)와 제2 색 화소(PX2)의 발광 영역(EMA)은 제3 색 화소(PX3)의 발광 영역(EMA)에 비해 상대적으로 제1 방향(DR1) 타측에 치우치도록 배치될 수 있다. 즉, 화소 행(PXR)에서 각 화소(PX)의 발광 영역(EMA)은 제2 방향(DR2)을 따라 지그재그 배열될 수 있다.
동일 열에 속하는 화소(PX)들은 동일한 데이터 라인으로부터 데이터 신호를 제공받고, 동일 행에 속하는 화소(PX)들은 동일한 게이트 라인으로부터 게이트 신호를 제공받을 수 있다. 각 화소(PX)는 화소 회로에 의해 구동될 수 있다. 화소(PX) 회로는 복수의 트랜지스터와 적어도 하나의 커패시터를 포함할 수 있다. 도 4에 예시적인 화소(PX) 회로의 회로도가 도시되어 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 회로도이다.
도 4를 참조하면, 화소 회로는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 커패시터(Cst), 및 유기발광 다이오드(OLED)를 포함할 수 있다. 각 화소(PX) 회로에는 주사 라인(SL), 데이터 라인(DL), 제1 전원 전압 라인(ELVDDL)이 연결된다.
제1 트랜지스터(TR1)는 구동 트랜지스터이고, 제2 트랜지스터(TR2)는 스위칭 트랜지스터일 수 있다. 도면에서는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)가 모두 PMOS 트랜지스터인 경우를 예시하였지만, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2) 중 어느 하나 또는 전부는 NMOS 트랜지스터일 수도 있다.
제1 트랜지스터(TR1)의 제1 전극(소스 전극)은 제1 전원 전압 라인(ELVDDL)에 연결되고, 제2 전극(드레인 전극)은 유기발광 다이오드(OLED)의 화소 전극(또는 애노드 전극)에 연결된다. 제2 트랜지스터(TR2)의 제1 전극(소스 전극)은 데이터 라인(DL)에 연결되고, 제2 전극(드레인 전극)은 제1 트랜지스터(TR1)의 게이트 전극에 연결된다. 커패시터(Cst)는 제1 트랜지스터(TR1)의 게이트 전극과 제1 전극 사이에 연결된다. 유기발광 다이오드(OLED)의 공통 전극(또는 캐소드 전극)은 제2 전원 전압(ELVSS)을 제공받는다. 제2 전원 전압(ELVSS)은 제1 전원 전압 라인(ELVDDL)으로부터 제공되는 제1 전원 전압(ELVDD)보다 낮은 전압일 수 있다.
제2 트랜지스터(TR2)는 주사 라인(GL)에 인가된 주사 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력할 수 있다. 커패시터(Cst)는 제2 트랜지스터(TR2)로부터 수신한 데이터 신호에 대응하는 전압을 충전할 수 있다. 제1 트랜지스터(TR1)는 커패시터(Cst)에 저장된 전하량에 대응하여 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어할 수 있다.
도 4의 등가 회로는 하나의 예시적인 실시예에 불과하며, 화소 회로는 더 많은 수(예컨대 7개)의 트랜지스터와 커패시터를 포함할 수 있다.
도 5는 표시 장치의 일 화소의 단면도이다. 도 5에서는 도 4의 2개의 트랜지스터 중 제1 트랜지스터(TR1)가 박막 트랜지스터 형태로 도시되어 있고, 제2 트랜지스터(TR2)에 대한 도시는 생략되어 있다.
도 5를 참조하여 화소(PX)의 단면 구조에 대해 상세히 설명한다. 표시 패널은 기판(100), 버퍼층(105), 반도체층(110), 제1 절연층(121), 제1 게이트 도전층(130), 제2 절연층(122), 제2 게이트 도전층(140), 제3 절연층(123), 제1 데이터 도전층(150), 제4 절연층(124), 제2 데이터 도전층(160), 제5 절연층(125), 화소 전극(170), 화소 전극(170)을 노출하는 개구부를 포함하는 화소 정의막(126), 화소 정의막(126)의 개구부 내에 배치된 유기층(190), 및 유기층(190)과 화소 정의막(126) 상에 배치된 공통 전극(180)을 포함할 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(100)은 그 위에 배치되는 각 층들을 지지한다. 기판(100)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 수 있다. 기판(100)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
기판(100) 상에는 버퍼층(105)이 배치된다. 버퍼층(105)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(105)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(105)은 기판(100)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(105) 상에는 반도체층(110)이 배치된다. 반도체층(110)은 화소(PX)의 박막 트랜지스터의 채널을 이룬다. 반도체층(110)은 다결정 실리콘을 포함할 수 있다. 그러나, 이에 제한되는 것은 아니고, 반도체층(110)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘이나, 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다.
제1 절연층(121)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(121)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(121)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 절연층(121)은 반도체층(110) 상에 배치된다. 제1 절연층(121)은 대체로 기판(100)의 전체 면에 걸쳐 배치될 수 있다.
제1 게이트 도전층(130)은 제1 절연층(121) 상에 배치된다. 제1 게이트 도전층(130)은 화소(PX)의 박막 트랜지스터의 게이트 전극(131)과 그에 연결된 스캔 라인, 및 유지 커패시터 제1 전극(132)을 포함할 수 있다. 비활성 영역(NAR)의 제1 비활성 팬아웃 배선(도 8의 'NFW_1' 참조)도 제1 게이트 도전층(130)으로 이루어질 수 있다.
제1 게이트 도전층(130)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 게이트 도전층(130)은 단일막 또는 다층막일 수 있다.
제1 게이트 도전층(130) 상에는 제2 절연층(122)이 배치될 수 있다. 제2 절연층(122)은 층간 절연막 또는 게이트 절연막일 수 있다. 제2 절연층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질을 포함할 수 있다.
제2 게이트 도전층(140)은 제2 절연층(122) 상에 배치된다. 제2 게이트 도전층(140)은 유지 커패시터 제2 전극(140)을 포함할 수 있다. 비활성 영역(NAR)의 제2 비활성 팬아웃 배선(도 8의 'NFW_2' 참조)도 제2 게이트 도전층(140)으로 이루어질 수 있다. 제2 게이트 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 게이트 도전층(140)은 제1 게이트 도전층(130)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 제2 게이트 도전층(140)은 단일막 또는 다층막일 수 있다.
제2 게이트 도전층(140) 상에는 제3 절연층(123)이 배치된다. 제3 절연층(123)은 층간 절연막일 수 있다. 제3 절연층(123)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제3 절연층(123)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 절연층(123) 상에는 제1 데이터 도전층(150)이 배치된다. 제1 데이터 도전층(150)은 제1 소스/드레인 도전층일 수 있다. 제1 데이터 도전층(150)은 화소(PX)의 박막 트랜지스터의 제1 전극(151)과 제2 전극(152)을 포함할 수 있다. 신호 배선(도 8의 'SW1', 'SW2')도 제1 데이터 도전층(150)으로 이루어질 수 있다. 박막 트랜지스터의 제1 전극(151)과 제2 전극(152)은 제3 절연층(123), 제2 절연층(122) 및 제1 절연층(121)을 관통하는 컨택홀을 통해 반도체층(110)의 소스 영역 및 드레인 영역과 전기적으로 연결될 수 있다. 화소(PX)의 제1 전원 전압 전극(153)도 제1 데이터 도전층(150)으로 이루어질 수 있다.
제1 데이터 도전층(150)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 데이터 도전층(150)은 단일막 또는 다층막일 수 있다. 예를 들어, 제1 데이터 도전층(150)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제1 데이터 도전층(150) 상에는 제4 절연층(124)이 배치된다. 제4 절연층(124)은 제1 데이터 도전층(150)을 덮는다. 제4 절연층(124)은 층간 절연막 또는 비아층일 수 있다. 제4 절연층(124)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제4 절연층(124) 상에는 제2 데이터 도전층(160)이 배치된다. 제2 데이터 도전층(160)은 제2 소스/드레인 도전층일 수 있다. 제2 데이터 도전층(160)은 화소(PX)의 연결 전극(161)을 포함할 수 있다. 연결 배선(도 8의 'CNW') 또한 제2 데이터 도전층(160)으로 이루어질 수 있다. 연결 전극(161)은 제4 절연층(124)을 관통하는 컨택홀을 통해 화소(PX)의 박막 트랜지스터의 제2 전극(152)과 전기적으로 연결될 수 있다.
제2 데이터 도전층(160)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 데이터 도전층(160)은 단일막 또는 다층막일 수 있다. 제2 데이터 도전층(160)은 제1 데이터 도전층(150)과 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 데이터 도전층(160) 상에는 제5 절연층(125)이 배치된다. 제5 절연층(125)은 제2 데이터 도전층(160)을 덮는다. 제5 절연층(125)은 비아층일 수 있다. 제5 절연층(125)은 상술한 제4 절연층(124)과 동일한 물질을 포함하거나, 제4 절연층(124)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다.
제5 절연층(125) 상에는 화소 전극(170)이 배치된다. 화소 전극(170)은 발광 소자의 애노드 전극일 수 있다. 화소 전극(170)은 제5 절연층(125)을 관통하는 컨택홀을 통해 제2 데이터 도전층(160)으로 이루어진 연결 전극(161)과 전기적으로 연결되고, 그를 통해 박막 트랜지스터의 제2 전극(152)과 연결될 수 있다. 화소 전극(170)은 화소(PX)의 발광 영역(EMA)과 적어도 부분적으로 중첩될 수 있다.
화소 전극(170)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 유기층(190)에 가깝게 배치될 수 있다. 화소 전극(170)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소 전극(170) 상에는 화소 정의막(126)이 배치될 수 있다. 화소 정의막(126)은 화소(PX)의 비발광 영역(NEA)과 적어도 부분적으로 중첩할 수 있다. 화소 정의막(126)은 화소 전극(170)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(126)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(126)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
화소 정의막(126)의 개구부 내에는 발광층이 배치된다. 발광층은 무기 물질 또는 유기 물질로 이루어질 수 있다. 예시적인 실시예에서, 발광층은 유기층(190)을 포함할 수 있다. 유기층(190)은 유기 발광층, 정공 주입/수송층, 전자 주입/수송층을 포함할 수 있다. 유기층(190)은 발광 영역(EMA)과 중첩할 수 있다.
유기층(190)과 화소 정의막(126) 상에는 공통 전극(180)이 배치된다. 공통 전극(180)은 발광 소자의 캐소드 전극일 수 있다. 공통 전극(180)은 화소(PX)의 발광 영역(EMA) 뿐만 아니라 비발광 영역(NEA)에도 배치될 수 있다. 즉, 공통 전극(180)은 각 화소(PX)의 전면에 배치될 수 있다. 공통 전극(180)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 공통 전극(180)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
도면으로 도시하지는 않았지만, 공통 전극(180) 상부에는 봉지막이 배치될 수 있다. 봉지막은 무기막을 포함할 수 있다. 일 실시예에서 봉지막은 제1 무기막, 제1 무기막 상부의 유기막, 유기막 상부의 제2 무기막을 포함할 수 있다.
도 6은 일 실시예에 따른 표시 장치의 일부 배선들의 배치도이다.
도 6을 참조하면, 패드부(PDR)에서 배선 패드(WR_PD)들이 배열된 배선 패드(WR_PD) 행의 제2 방향(DR2)의 폭은 활성 영역(AAR)의 제2 방향(DR2)의 폭보다 작다. 보다 많은 활성 영역(AAR)을 커버하기 위해 배선(WR)은 배선 패드(WR_PD)로부터 활성 영역(AAR) 측으로 갈수록 펼쳐질 수 있다. 가장 바람직한 배선(WR)의 배열은 활성 영역(AAR) 인근의 비활성 영역(NAR)에서 배선(WR)들이 활성 영역(AAR) 전체를 커버하도록 배치되는 것일 것이다. 그러나, 표시 장치의 베젤이 줄어들면 배선(WR)들이 펼쳐질 수 있는 공간이 부족해질 수 있다. 표시 장치가 L자 커팅 형상을 갖거나, 코너 부위에 다른 배선(WR)들이 배치되어 해당 공간을 지나지 못하게 되면 그 공간은 더 부족해질 수 있다. 그 결과, 활성 영역(AAR)에 인접하는 비활성 영역(NAR)에서 패드부(PDR)로부터 연장된 배선(WR)의 제2 방향(DR2) 배열은 활성 영역(AAR)보다 작은 폭을 갖게 될 수 있다.
활성 영역(AAR)은 그에 인접하는 비활성 영역(NAR)에서의 패드부(PDR)로부터 연장된 배선(WR)의 배치 영역과의 상대적인 관계에 따라 내측 활성 영역(AAR_I) 및 외측 활성 영역(AAR_L; AAR_L1, AAR_L2)으로 구분될 수 있다. 내측 활성 영역(AAR_I)은 활성 영역(AAR)에 인접한 비활성 영역(NAR)의 패드부(PDR)로부터 연장된 배선(WR) 배열을 제1 방향(DR1) 타측으로 연장하였을 때 그에 중첩하는 활성 영역으로 정의되고, 외측 활성 영역(AAR_L)은 활성 영역(AAR)에 인접한 비활성 영역(NAR)의 패드부(PDR)로부터 연장된 배선 배열을 제1 방향(DR1) 타측으로 연장하였을 때 그에 비중첩하는 활성 영역(AAR)으로 정의될 수 있다. 도면에서는 내측 활성 영역(AAR_I)이 활성 영역(AAR)의 중앙부에 위치하고, 내측 활성 영역(AAR_I)의 제2 방향(DR2) 일측에 제1 외측 활성 영역(AAR_L1)이, 내측 활성 영역(AAR_I)의 제2 방향(DR2) 타측에 제2 외측 활성 영역(AAR_L2)이 위치하는 경우를 예시하였지만, 이에 제한되는 것은 아니다. 내측 활성 영역(AAR_I)과 외측 활성 영역(AAR_L)의 개수, 위치 등은 패드부(PDR)의 배선 패드(WR_PD) 행의 위치에 따라 다양하게 변형될 수 있다.
내측 활성 영역(AAR_I)에서 각 배선(WR)은 내측 활성 영역(AAR_I)에 인접한 비활성 영역(NAR)(즉, 내측 비활성 영역(NAR))으로부터 제1 방향(DR1)으로 연장됨으로써 해당 영역의 화소들에 인접 배치되어 신호를 인가할 수 있다. 반면, 외측 활성 영역(AAR_L)에서 각 배선(WR)은 내측 비활성 영역(NAR)으로부터 우회 배선(WR_CN)을 통해 외측(제2 방향(DR2) 일측 또는 타측)으로 이동한 후 해당 위치로부터 제1 방향(DR1)으로 연장됨으로써 해당 영역의 화소들에 인접 배치되어 신호를 인가할 수 있다. 우회 배선(WR_CN)은 내측 활성 영역(AAR_I)을 거쳐 외측 활성 영역(AAR_L)에 인접 위치하는 비활성 영역(NAR)(즉, 외측 비활성 영역(NAR))에까지 진행할 수 있다. 우회 배선(WR_CN)이 지나는 활성 영역(AAR)에는 다른 배선(WR)들이 배치되어 있으므로, 배선(WR)간 단락을 피하기 위해 우회 배선(WR_CN)은 활성 영역(AAR)의 다른 배선(WR)들과 다른 층에 위치하는 도전층으로 이루어질 수 있다.
도 7은 일 실시예에 따른 데이터 라인을 구성하는 신호 배선들을 나타낸 배치도이다. 도 8은 도 7의 VIII-VIII'선을 따라 자른 단면도이다. 도 9는 도 7의 IX-IX'선을 따라 자른 단면도이다.
도 7 내지 도 9를 참조하면, 데이터 라인(DL: DL1, DL2)은 제1 화소 열(PXC1)에 속하는 화소(PX)들에 제1 데이터 신호를 제공하는 제1 데이터 라인(DL1)과 제2 화소 열(PXC2)에 속하는 화소(PX)들에 제2 데이터 신호를 제공하는 제2 데이터 라인(DL2)을 포함한다. 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 패드부(PDR)로부터 활성 영역(AAR)의 화소(PX)에 이르기까지 여러 도전층을 이용하여 연결될 수 있다. 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 활성 영역(AAR) 전체에 걸쳐 제2 방향(DR2)을 따라 하나씩 교대 배열될 수 있다.
제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 각각 내측 데이터 라인과 외측 데이터 라인으로 구분될 수 있다. 내측 데이터 라인은 내측 활성 영역(AAR_I)에 위치하는 화소(PX)들에 데이터 신호를 제공하는 데이터 라인이고, 외측 활성 데이터 라인은 외측 활성 영역(AAR_L)에 위치하는 화소(PX)들에 데이터 신호를 제공하는 데이터 라인일 수 있다.
내측 데이터 라인은 비활성 팬아웃 배선(NFW_1, NFW_2) 및 신호 배선(SW1, SW2)을 포함할 수 있다. 비활성 팬아웃 배선(NFW_1, NFW_2)은 내측 비활성 영역(NAR)에 배치되고, 신호 배선(SW1, SW2)은 내측 비활성 영역(NAR)으로부터 활성 영역(AAR)에 걸쳐 배치될 수 있다.
내측 데이터 라인에 해당하는 제1 데이터 라인(DL1)은 제1 비활성 팬아웃 배선(NFW_1) 및 제1 신호 배선(SW1)을 포함할 수 있다. 내측 데이터 라인에 해당하는 제2 데이터 라인(DL2)은 제2 비활성 팬아웃 배선(NFW_2) 및 제2 신호 배선(SW2)을 포함할 수 있다.
내측 데이터 라인의 비활성 팬아웃 배선(NFW_1, NFW_2)과 신호 배선(SW1, SW2)은 내측 활성 영역(AAR_I)에 인접한 비활성 영역(NAR)에 위치하는 내측 배선 컨택부(CNI)에서 상호 연결될 수 있다. 내측 배선 컨택부(CNI)에서 내측 데이터 라인의 비활성 팬아웃 배선(NFW_1, NFW_2)과 신호 배선(SW1, SW2)은 직접 컨택할 수 있다.
외측 데이터 라인은 비활성 팬아웃 배선(NFW_1, NFW_2)과 신호 배선(SW1, SW2) 외에 우회 배선(도 6의 'WR_CN')인 연결 배선(CNW)을 더 포함할 수 있다. 비활성 팬아웃 배선(NFW_1, NFW_2)은 내측 비활성 영역(NAR)에 배치되고, 신호 배선(SW1, SW2)과 연결 배선(CNW)은 내측 비활성 영역(NAR)으로부터 활성 영역(AAR)에 걸쳐 배치될 수 있다.
외측 데이터 라인에 해당하는 제1 데이터 라인(DL1)은 제1 비활성 팬아웃 배선(NFW_1), 연결 배선(CNW) 및 제1 신호 배선(SW1)을 포함할 수 있다. 외측 데이터 라인에 해당하는 제2 데이터 라인(DL2)은 제2 비활성 팬아웃 배선(NFW_2), 연결 배선(CNW) 및 제2 신호 배선(SW2)을 포함할 수 있다. 연결 배선(CNW)은 활성 영역(AAR)을 경유하는 활성 팬아웃 배선일 수 있다.
외측 데이터 라인의 연결 배선(CNW)과 비활성 팬아웃 배선(NFW_1, NFW_2)은 내측 비활성 영역(NAR)에 위치하는 내측 배선 컨택부(CNI)에서 상호 연결될 수 있다. 내측 배선 컨택부(CNI)에서 비활성 팬아웃 배선(NFW_1, NFW_2)과 연결 배선(CNW)은 직접 컨택할 수 있다. 연결 배선(CNW)과 신호 배선(SW1, SW2)은 외측 활성 영역(AAR_L)에 인접한 비활성 영역(NAR)에 위치하는 외측 배선 컨택부에서 상호 연결될 수 있다. 외측 배선 컨택부에서 연결 배선(CNW)과 신호 배선(SW1, SW2)은 컨택 전극(CNE)을 통해 연결될 수 있다. 그러나, 이에 제한되는 것은 아니고, 외측 배선 컨택부에서 연결 배선(CNW)과 신호 배선(SW1, SW2)은 컨택 전극(CNE) 없이 직접 컨택할 수도 있다. 이 경우, 외측 배선 컨택부에서 연결 배선(CNW)과 신호 배선(SW1, SW2) 중 적어도 하나는 도시된 컨택 전극(CNE)의 형상에 상응하는 구조(예컨대, 배선으로부터 제2 방향(DR2)으로 절곡된 절곡부)를 더 포함할 수 있을 것이다.
상술한 내측 데이터 라인은 팬아웃 배선(NFW_1, NFW_2)과 신호 배선(SW1, SW2)이 활성 영역(AAR)을 가로지르는 연결 배선(CNW) 없이 직접 연결되는 데이터 라인으로서, 직접 연결형 데이터 라인, 직통형 데이터 라인 또는 다이렉트형 데이터 라인으로 지칭될 수 있다. 반면, 외측 데이터 라인은 비활성 팬아웃 배선(NFW_1, NFW_2)과 신호 배선(SW1, SW2)이 연결 배선(CNW)을 통해 연결되는 데이터 라인으로서, 간접 연결형 데이터 라인, 경유형 데이터 라인, 또는 인다이렉트형 데이터 라인으로 지칭될 수 있다.
비활성 팬아웃 배선(NFW_1, NFW_2), 신호 배선(SW1, SW2), 연결 배선(CNW)은 서로 다른 층에 위치하는 도전층으로 이루어질 수 있다. 일 실시예에서, 비활성 팬아웃 배선(NFW_1, NFW_2)은 게이트 도전층(130, 140)으로 이루어지고, 신호 배선(SW1, SW2)과 연결 배선(CNW)은 서로 다른 데이터 도전층(150, 160)으로 이루어질 수 있다.
구체적으로, 내측 또는 외측 데이터 라인인지 여부와 무관하게 제1 데이터 라인(DL1)에 속하는 제1 비활성 팬아웃 배선(NFW_1)은 제1 게이트 도전층(130)으로 이루어지고, 제2 데이터 라인(DL2)에 속하는 제2 비활성 팬아웃 배선(NFW_2)은 제2 게이트 도전층(140)으로 이루어질 수 있다. 그러나, 이에 제한되지 않고, 제1 비활성 팬아웃 배선(NFW_1)으로 제2 게이트 도전층(140)으로 이루어지고 제2 비활성 팬아웃 배선(NFW_2)이 제1 게이트 도전층(130)으로 이루어질 수도 있다.
제1 연결 배선(SW1)과 제2 연결 배선(SW2)은 내측 또는 외측 데이터 라인인지 여부와 무관하게 모두 제1 데이터 도전층(150)으로 이루어지고, 연결 배선(CNW)은 제2 데이터 도전층(160)으로 이루어질 수 있지만, 적용되는 도전층이 서로 반대로 바뀔 수도 있다.
컨택 전극(CNE)은 연결 배선(CNW) 및 신호 배선(SW1, SW2)과 상이한 층에 배치되는 도전층으로 이루어질 수 있다. 예를 들어, 컨택 전극(CNE)은 도면에서 도시된 것처럼 제2 게이트 도전층(140)으로 이루어질 수 있지만, 제1 게이트 도전층(130)으로 이루어질 수도 있다.
한편, 비활성 팬아웃 배선(NFW_1, NFW_2)는 배선 패드(WR_PD)에 연결되는데, 중간에 다른 도전층으로 연장할 수 있다. 예를 들어, 벤딩 영역(BR)을 제1 데이터 도전층(150) 또는 제2 데이터 도전층(160)으로 통과한 후, 서브 영역(SR)에서는 제1 게이트 도전층(130) 또는 제2 게이트 도전층(140)을 이용하여 연장할 수 있다. 배선 패드(WP_PD)는 게이트 도전층(130, 140) 및 그에 컨택을 이용하여 연결된 데이터 도전층(150, 160)을 포함할 수 있다. 배선의 연장부에서 도전층이 달라질 때에는 해당 부위에 각 도전층 사이를 연결하는 컨택홀이 형성될 수 있다.
도 10은 일 실시예에 따른 화소 배열의 부분 배치도이다. 도 11은 도 10의 화소 배열에 데이터 라인 배열을 함께 도시한 부분 배치도이다. 도 10 및 도 11에서는 설명의 편의상 각 화소의 형상을 직사각형으로 간소화하여 도시하였다. 도 10 및 도 11은 각 화소(PX)의 발광 영역(EMA)의 형상과는 무관하게 하나의 화소(PX)가 커버하는 공간을 개념적으로 도시한 것이며, 각 화소(PX)의 발광 영역(EMA)이 실제 직사각형 형상을 갖는 경우 뿐만 아니라, 도 3에 도시된 바와 같은 엇갈린 배열을 갖는 경우에도 동일하게 적용될 수 있다.
도 10 및 도 11을 참조하면, 제1 신호 배선(SW1)과 제2 신호 배선(SW2)은 화소(PX)의 경계(또는 화소 사이 공간)를 따라 배치될 수 있다. 여기서, 화소(PX)의 경계라 함은, 화소(PX)가 차지하고 있는 공간의 테두리 부위로서, 화소(PX)의 발광 영역(EMA) 외측 공간을 지칭할 수 있다. 이하의 실시예에서는 신호 배선(SW1, SW2)이 화소(PX)의 경계에 배치된 경우를 예시하지만, 신호 배선(SW1, SW2)은 화소(PX)의 발광 영역(EMA)과 부분적으로 중첩하도록 배치될 수도 있다. 표시 장치가 전면 발광형 표시 장치인 경우, 신호 배선(SW1, SW2)이 화소(PX)를 가로질러 발광 영역(EMA)과 중첩하더라도 발광 휘도에 영향을 주지 않을 수 있다.
활성 영역(AAR) 내에서 제1 화소 열(PXC1)에 제1 데이터 신호를 제공하는 제1 신호 배선(SW1)은 제1 화소 열(PXC1)의 제2 방향(DR2) 일측에 인접 배치되고, 제2 화소 열(PXC2)에 제2 데이터 신호를 제공하는 제2 신호 배선(SW2)은 제2 화소 열(PXC2)의 제2 방향(DR2) 타측에 인접 배치될 수 있다. 제1 신호 배선(SW1)과 제2 신호 배선(SW2)은 하나의 쌍을 이룬 채 화소(PX)의 격열(every other column)마다 배치될 수 있다.
화소 열 사이 공간(PXT_C)은 제1 신호 배선(SW1)과 제2 신호 배선(SW2)이 나란하게 배치되는 화소 열 제1 사이 공간(PXT_C#12, C#34, C#56, C#78) 및 제1 신호 배선(SW1)과 제2 신호 배선(SW2)이 배치되지 않는 화소 열 제2 사이 공간(PXT_C#23, C#45, C#67)을 포함할 수 있다. 화소 열 제1 사이 공간(PXT_C#12, C#34, C#56, C#78)과 화소 열 제2 사이 공간(PXT_C#23, C#45, C#67)은 제2 방향(DR2)을 따라 교대 배열될 수 있다. 구체적으로 설명하면, 제1 화소 열(PXC1)과 그에 제2 방향(DR2) 일측에 배치된 제2 화소 열(PXC2) 사이의 공간(즉, 화소 열 제1 사이 공간(PXT_C#12, C#34, C#56, C#78))에는 제1 신호 배선(SW1) 및 제2 신호 배선(SW2)이 나란하게 배치된다. 제2 화소 열(PXC2)과 그에 제2 방향(DR2) 일측으로 배치된 제1 화소 열(PXC1)의 사이의 공간(즉, 화소 열 제2 사이 공간(PXT_C#23, C#45, C#67))에는 제1 신호 배선(SW1) 및 제2 신호 배선(SW2)이 배치되지 않는다. 적어도 일부의 화소 열 제2 사이 공간(PXT_C#23, C#45, C#67)에는 연결 배선(CNW)의 일부가 배치될 수 있다.
연결 배선(CNW)은 활성 영역(AAR) 내에서 화소(PX)의 경계를 따라 배치될 수 있다. 연결 배선(CNW)은 절곡 구조를 포함할 수 있다. 연결 배선(CNW)은 제1 방향(DR1)으로 연장하는 제1 연장부(CNW_1)와 제3 연장부(CNW_3) 및 제2 방향(DR2)으로 연장하는 제2 연장부(CNW_2)를 포함할 수 있다.
제1 연장부(CNW_1)는 내측 비활성 영역(NAR)으로부터 내측 활성 영역(AAR_I) 방향(즉, 제1 방향(DR1) 타측)으로 연장될 수 있다. 제1 연장부(CNW_1)의 제1 단부는 내측 비활성 영역(NAR)에 위치하고, 제2 단부는 내측 활성 영역(AAR_I)에 위치할 수 있다. 제1 연장부(CNW_1)의 제1 단부는 내측 배선 컨택부(CNI)에서 비활성 팬아웃 배선(NFW)과 연결될 수 있다.
제2 연장부(CNW_2)는 제1 연장부(CNW_1)와 연결되고, 제2 방향(DR2) 타측(또는 일측)으로 연장될 수 있다. 제2 연장부(CNW_2)는 내측 활성 영역(AAR_I)으로부터 외측 활성 영역(AAR_L) 방향으로 연장될 수 있다. 제2 연장부(CNW_2)의 제1 단부는 내측 활성 영역(AAR_I)에 위치하고, 제2 단부는 외측 활성 영역(AAR_L)에 위치할 수 있다.
제2 연장부(CNW_2)의 제1 단부는 제1 연장부(CNW_1)의 제2 단부와 연결되어 있을 수 있다. 제2 연장부(CNW_2)의 제1 단부 및/또는 제1 연장부(CNW_1)의 제2 단부에는 연결 배선(CNW)의 제1 절곡부가 배치될 수 있다. 제2 연장부(CNW_2)는 그 전체가 활성 영역(AAR) 내에 배치될 수 있다.
제3 연장부(CNW_3)는 제2 연장부(CNW_2)와 연결되고, 외측 활성 영역(AAR_L)으로부터 외측 비활성 영역(NAR) 방향(즉, 제1 방향(DR1) 일측)으로 연장될 수 있다. 제3 연장부(CNW_3)의 제1 단부는 외측 활성 영역(AAR_L)에 위치하고, 제2 단부는 외측 비활성 영역(NAR)에 위치할 수 있다. 제3 연장부(CNW_3)의 제1 단부는 제2 연장부(CNW_2)의 제2 단부와 연결되어 있을 수 있다. 제3 연장부(CNW_3)의 제1 단부 및/또는 제2 연장부(CNW_2)의 제2 단부에는 연결 배선(CNW)의 제2 절곡부가 배치될 수 있다. 제1 연장부(CNW_1)의 제2 단부는 외측 배선 컨택부에서 컨택 전극(CNE) 및/또는 그에 연결된 신호 배선(SW1, SW2)과 연결될 수 있다.
연결 배선(CNW)의 제1 연장부(CNW_1)와 제3 연장부(CNW_3)는 활성 영역(AAR) 내에서 화소 열 제2 사이 공간(PXT_C#23, C#45, C#67)에 배치될 수 있다. 연결 배선(CNW)의 제2 연장부(CNW_2)는 활성 영역(AAR)의 화소 행 사이 공간(PXT_R)에 배치될 수 있다.
화소 열 사이 공간(PXT_C)을 지나는 연결 배선(CNW)의 제1 연장부(CNW_1)와 제3 연장부(CNW_3)는 신호 배선(SW1, SW2)과 중첩하지 않지만, 화소 행 사이 공간(PXT_R)을 지나는 연결 배선(CNW)의 제2 연장부(CNW_2)는 신호 배선(SW1, SW2)과 교차하고 해당 교차부에서 부분 중첩할 수 있다.
서로 다른 신호 배선(SW1, SW2)에 연결된 연결 배선(CNW)은 상호 간에 단락되지 않도록 서로 다른 위치에 이격되도록 배치된다. 일 실시예에서, 하나의 화소 행 사이 공간(PXT_R)에는 단일의 연결 배선(CNW)의 제2 연장부(CNW_2)만 배치될 수 있다. 하나의 화소 열 사이 공간(PXT_C)에는 하나 또는 2개의 제1 연장부(CNW_1) 또는 제3 연장부(CNW_3)가 배치될 수 있다. 그러나, 이에 제한되는 것은 아니고, 화소 간 사이 공간(PXT; PXT_C, PXT_R)의 폭에 따라 해당 공간에 배치되는 연결 배선(CNW)의 수는 다양하게 변형될 수 있다.
외측 데이터 라인의 신호 배선(SW1, SW2)은 내측 활성 영역(AAR_I)에서 멀어질수록 더 멀리 배치된 비활성 팬아웃 배선(NFW)과 연결될 수 있다. 즉, 복수의 외측 데이터 라인의 신호 배선(SW1, SW2) 중 내측 활성 영역(AAR_I)에 인접한 신호 배선(SW1, SW2)은 상대적으로 가까운 비활성 팬아웃 배선(NFW)에 연결될 수 있다. 외측 데이터 라인의 신호 배선(SW1, SW2)이 제2 방향(DR2) 일측으로 멀어질수록 제2 방향(DR2) 타측에 위치하는 비활성 팬아웃 배선(NFW)이 그에 연결될 수 있다. 상대적으로 더 외측에 위치하는 외측 데이터 라인의 연결 배선(CNW)은 그보다 내측에 위치하는 외측 데이터 라인의 연결 배선(CNW)을 평면도상 둘러싸는 형상으로 배치될 수 있다. 각 연결 배선(CNW)들은 화소 열 제2 사이 공간(PXT_C#23, C#45, C#67)이나 화소 행 사이 공간(PXT_R)에서 최단 경로를 갖도록 배치되어, 화소 열 제2 사이 공간(PXT_C#23, C#45, C#67)이나 화소 행 사이 공간(PXT_R)이 중간에 누락되지 않고 순차적으로 연결 배선(CNW)의 경로로 활용되도록 할 수 있다.
도 10에 예시된 화소 배열에 기초하여 데이터 라인(DL1, DL2)의 각 배선들에 대해 더욱 구체적으로 설명한다. 도 10에서는 제2 외측 활성 영역(AAR_L2) 및 그에 인접하는 내측 활성 영역(AAR_I)에 위치하는 4행 8열 구조의 화소 배열이 예시되어 있다. 제1 외측 활성 영역(AAR_L1) 및 그에 인접하는 내측 활성 영역(AAR_I)의 배선 배열은 도 10의 배선 배열에 대해 대체로 대칭 관계를 가질 수 있다.
도면상 가장 좌측에 배치된 열을 1번 열로 지칭하고, 우측으로 갈수록 열 번호가 증가하는 것으로 한다. 또한, 도면상 가장 하측에 배치된 행을 1번 행으로 지칭하고, 상측으로 갈수록 행 번호가 증가하는 것으로 지칭한다. 화소 간 사이 공간은 예를 들어 "1번/2번 화소 간 사이 공간"과 같이 인접 화소의 번호를 함께 기재하여 표기한다. 연결 배선(CNW)은 경로가 짧은 순서대로 번호를 부여한다.
1번, 3번, 5번, 7번 화소 열(PXC#1, PXC#3, PXC#5, PXC#7)은 제1 화소 열(PXC1)에 해당하고, 2번, 4번, 6번, 8번 화소 열(PXC#2, PXC#4, PXC#6, PXC#8)은 제2 화소 열(PXC2)에 해당한다. 또한, 1번 내지 4번 화소 열(PXC#1, PXC#2, PXC#3, PXC#4)은 외측 활성 영역(AAR_L)에 배치된 화소 열(PXC)들이고, 5번 내지 8번 화소 열(PXC#5, PXC#6, PXC#7, PXC#8)은 내측 활성 영역(AAR_I)에 배치된 화소 열(PXC)들이다.
내측 비활성 영역(NAR)에는 8개의 비활성 팬아웃 배선(NFW)이 배치된다. 도면상 좌측으로부터 1번, 3번, 5번, 7번 비활성 팬아웃 배선(NFW#1, NFW#3, NFW#5, NFW#7)은 제2 화소 열(PXC2)에 연결되는 제2 데이터 라인(DL2)에 속하는 제2 비활성 팬아웃 배선(NFW_2)이다. 도면상 좌측으로부터 2번, 4번, 6번, 8번 비활성 팬아웃 배선(NFW#2, NFW#4, NFW#6, NFW#8)은 제1 화소 열(PXC1)에 연결되는 제1 데이터 라인(DL1)에 속하는 제1 비활성 팬아웃 배선(NFW_1)이다.
1번 비활성 팬아웃 배선(NFW#1)은, 1번 연결 배선(CNW#1)을 통해 4번 화소 열(PXC#4)에 연결되는 제2 신호 배선(SW2)에 연결된다. 1번 연결 배선(CNW#1)의 제1 연장부(CNW_1)는 1번 화소 행(PXR#1)에서 4번/5번 화소 열 사이 공간(PXT_C#45)에 배치된다. 1번 연결 배선(CNW#1)의 제2 연장부(CNW_2)는 4번/5번 화소 열 사이 공간(PXT_C#45)에서 1번/2번 화소 행 사이 공간(PXT_R#12)에 배치된다. 1번 연결 배선(CNW#1)의 제3 연장부(CNW_3)는 1번 화소 행(PXR#1)에서 4번/5번 화소 열 사이 공간(PXT_C#45)에 배치되되, 제1 연장부(CNW_1)의 제2 방향(DR2) 타측에 배치된다. 1번 연결 배선(CNW#1)의 제3 연장부(CNW_3)는 컨택 전극(CNE)을 통해 3번/4번 화소 열 사이 공간(PXT_R#34)에 배치되는 제2 신호 배선(SW2)에 연결된다.
2번 비활성 팬아웃 배선(NFW#2)은, 5번/6번 화소 열 사이 공간(PXT_C#56)에 배치되며 5번 화소 열(PXC#5)에 연결되는 제1 신호 배선(SW1)에 연결된다.
3번 비활성 팬아웃 배선(NFW#3)은, 5번/6번 화소 열 사이 공간(PXT_C#56)에 배치되며 6번 화소 열(PXC#6)에 연결되는 제2 신호 배선(SW2)에 연결된다. 5번/6번 화소 열 사이 공간(PXT_C#56) 내에서 3번 비활성 팬아웃 배선(NFW#3)에 연결된 제2 신호 배선(SW2)은 2번 비활성 팬아웃 배선(NFW#2)에 연결되는 제1 신호 배선(SW1)의 제2 방향(DR2) 일측에 배치된다.
4번 비활성 팬아웃 배선(NFW#4)은, 2번 연결 배선(CNW#2)을 통해 3번 화소 열(PXC#3)에 연결되는 제1 신호 배선(SW1)에 연결된다. 2번 연결 배선(CNW#2)의 제1 연장부(CNW_1)는 1번 및 2번 화소 행(PXR#1, PXR#2)에 걸쳐 6번/7번 화소 열 사이 공간(PXT_C#67)에 배치된다. 2번 연결 배선(CNW#2)의 제2 연장부(CNW_2)는 6번/7번 화소 열 사이 공간(PXT_C#67)으로부터 2번/3번 화소 열 사이 공간(PXT_C#23)에 이르는 구간에서 2번/3번 화소 행 사이 공간(PXT_R#23)에 배치된다. 2번 연결 배선(CNW#2)의 제3 연장부(CNW_3)는 2번 및 1번 화소 행(PXR#2, PXR#1)에 걸쳐 2번/3번 화소 열 사이 공간(PXT_C#23)에 배치된다.
5번 비활성 팬아웃 배선(NFW#5)은, 3번 연결 배선(CNW#3)을 통해 2번 화소 열(PXC#2)에 연결되는 제2 신호 배선(SW2)에 연결된다. 3번 연결 배선(CNW#3)의 제1 연장부(CNW_1)는 1번, 2번, 및 3번 화소 행(PXR#3)에 걸쳐 6번/7번 화소 열 사이 공간(PXT_C#67)에 배치된다. 1번 및 2번 화소 행(PXR#1, PXR#2)에서 3번 연결 배선(CNW#3)의 제1 연장부(CNW_1)는 2번 연결 배선(CNW#2)의 제1 연장부(CNW_1)의 제2 방향(DR2) 일측에 배치된다. 3번 연결 배선(CNW#3)의 제3 연장부(CNW_3)는 6번/7번 화소 열 사이 공간(PXT_C#67)으로부터 2번/3번 화소 열 사이 공간(PXT_C#23)에 이르는 구간에서 3번/4번 화소 행 사이 공간(PXT_R#34)에 배치된다. 3번 연결 배선(CNW#3)의 제3 연장부(CNW_3)는 3번, 2번 및 1번 화소 행(PXR#3, PXR#2, PXR#1)에 걸쳐 2번/3번 화소 열 사이 공간(PXT_C#23)에 배치된다. 1번 및 2번 화소 행(PXR#1, PXR#2)에서 3번 연결 배선(CNW#3)의 제3 연장부(CNW_3)는 2번 연결 배선(CNW#2)의 제3 연장부(CNW_3)의 제2 방향(DR2) 타측에 배치된다.
6번 비활성 팬아웃 배선(NFW#6)은, 7번/8번 화소 열 사이 공간(PXT_C#78)에 배치되며 7번 화소 열(PXC#7)에 연결되는 제1 신호 배선(SW1)에 연결된다.
7번 비활성 팬아웃 배선(NFW#7)은, 7번/8번 화소 열 사이 공간(PXT_C#78)에 배치되며 8번 화소 열(PXC#8)에 연결되는 제2 신호 배선(SW2)에 연결된다. 7번/8번 화소 열 사이 공간(PXT_C#78) 내에서 7번 비활성 팬아웃 배선(NFW#7)에 연결된 제2 신호 배선(SW2)은 6번 비활성 팬아웃 배선(NFW#6)에 연결되는 제1 신호 배선(SW1)의 제2 방향(DR2) 일측에 배치된다.
8번 비활성 팬아웃 배선(NFW#7)은, 4번 연결 배선(CNW#4)을 통해 1번 화소 열(PXC#1)에 연결되는 제1 신호 배선(SW1)에 연결된다. 4번 연결 배선(CNW#4)의 제1 연장부(CNW_1)는 1번, 2번, 3번, 4번 화소 행(PXR#4)에 걸쳐 8번 화소 열(PXC#8) 우측 공간(즉, 8번/9번 화소 열 사이 공간(PXT_C))에 배치된다. 4번 연결 배선(CNW#4)의 제2 연장부(CNW_2)는 8번 화소 열(PXC#8) 우측 공간(즉, 8번/9번 화소 열 사이 공간)으로부터 1번 화소 열(PXC#1) 좌측 공간(즉, 0번/1번 화소 열 사이 공간)에 이르는 구간에서 4번 화소 행(PXR#4) 상측 공간(즉, 4번/5번 화소 행 사이 공간)에 배치된다. 8번 연결 배선(CNW)의 제3 연장부(CNW_3)는 4번, 3번, 2번 및 1번 화소 행(PXR#4, PXR#3, PXR#2, PXR#1)에 걸쳐 1번 화소 열(PXC#1) 좌측 공간(즉, 0번/1번 화소 열 사이 공간)에 배치된다.
상술한 바와 같이, 하나의 화소 열 제1 사이 공간(PXT_C#12, C#34, C#56, C#78)에는 2개의 신호 배선(SW1, SW2)이 배치된다. 구체적으로, 하나의 화소 열 제1 사이 공간(PXT_C#12, C#34, C#56, C#78)에는 제1 화소 열(PXC1)에 제1 데이터 신호를 제공하는 1개의 제1 신호 배선(SW1)과 제2 화소 열(PXC2)에 제2 데이터 신호를 제공하는 1개의 제2 신호 배선(SW2)이 배치된다. 하나의 화소 열 제1 사이 공간(PXT_C#12, C#34, C#56, C#78)에서 제1 신호 배선(SW1)은 제2 신호 배선(SW2)보다 제2 방향(DR2) 타측에 배치된다.
또한, 화소 열 제2 사이 공간(PXT_C#23, C#45, C#67)에는 신호 배선(SW1, SW2)이 배치되지 않으며, 일부 영역에 연결 배선(CNW)이 배치된다. 화소 열 제2 사이 공간(PXT_C#23, C#45, C#67)은 연결 배선(CNW)이 배치되는 영역과 연결 배선(CNW)이 배치되지 않는 영역으로 구분될 수 있다. 연결 배선(CNW)이 배치되는 영역에서, 하나의 화소 열 제2 사이 공간(PXT_C#23, C#45, C#67)에는 제1 방향(DR1)으로 연장하는 2개의 연결 배선(CNW)의 일부가 배치된다. 4번/5번 화소 열 사이 공간(PXT_C#45)과 같이 하나의 연결 배선(CNW)의 제1 연장부(CNW_1)와 제3 연장부(CNW_3)가 배치될 수도 있고, 6번/7번 화소 열 사이 공간(PXT_C#67)과 같이 서로 다른 연결 배선(CNW)의 연장부(CNW_1, CNW_3)가 2개 배치될 수도 있다.
한편, 도 10 및 도 11의 비활성 팬아웃 배선(NFW)의 배열을 참고하면, 내측 데이터 라인에 속하는 비활성 팬아웃 배선(NFW)과 외측 데이터 라인에 속하는 비활성 팬아웃 배선(NFW)이 혼재되어 있다. 구체적으로 배열의 행 방향을 따라(즉, 제2 방향(DR2) 일측을 따라) 하나의 외측 데이터 라인의 비활성 팬아웃 배선(NFW#1)이 배치된 후, 이후부터 2개의 내측 데이터 라인의 비활성 팬아웃 배선(NFW#2/NFW#3, NFW#6/NFW#7)과 2개의 외측 데이터 라인의 비활성 팬아웃 배선(NFW#4/NFW#5, NFW#8?)이 쌍을 이루며 교대로 배열된다. 이처럼, 내측 데이터 라인의 비활성 팬아웃 배선(NFW)과 외측 데이터 라인의 비활성 팬아웃 배선(NFW)이 섞여서 배열되어 있음에도, 데이터 신호를 기준으로 살펴보면 제1 데이터 라인(DL1)에 속하는 제1 비활성 팬아웃 배선(NFW_1)과 제2 데이터 라인(DL2)에 속하는 제2 비활성 팬아웃 배선(NFW_2)이 제2 방향(DR2)을 따라 교대로 반복 배열된다. 따라서, 비활성 팬아웃 배선(NFW)에 연결되는 패드부(PDR)의 경우에도 제1 데이터 신호를 인가받는 배선 패드(WR_PD)와 제2 데이터 신호를 인가받는 배선 패드(WR_PD)가 배선 패드(WR_PD) 행 진행 방향을 따라 하나씩 교대로 반복될 수 있다.
패드부(PDR)에 연결되는 구동 칩에는 어느 출력 단자(또는 그에 연결된 범프)를 통해 제1 데이터 신호와 제2 데이터 신호를 출력할지가 사전에 맵핑되어 있다. 도 3의 화소 배열을 가지며 경유형 데이터 라인 없이 직통형 데이터 라인만을 구비하는 표시 장치에는 통상 제1 데이터 신호 출력 단자와 제2 데이터 신호 출력 단자가 순차적으로 교대 배치되도록 맵핑된 구동 칩을 사용한다. 본 실시예의 경우, 직통형 데이터 라인 뿐만 아니라 활성 팬아웃 배선이 필요한 경유형 데이터 라인을 포함함에도, 제1 데이터 신호를 인가받는 배선 패드(WR_PD)와 제2 데이터 신호를 인가받는 배선 패드(WR_PD)가 배선 패드(WR_PD)를 행 진행 방향을 따라 하나씩 교대 배치할 수 있으므로, 출력 단자의 데이터 신호 성분에 대한 추가적인 맵핑 없이 상기한 범용의 구동 칩을 활용할 수 있다.
뿐만 아니라, 본 실시예의 내측 데이터 라인은 제1 비활성 팬아웃 배선(NFW_1)에 연결된 제1 신호 배선(SW1)과 제2 비활성 팬아웃 배선(NFW_2)에 연결된 제2 신호 배선(SW2)을 모두 포함한다. 내측 활성 영역(AAR_I)에서, 제1 비활성 팬아웃 배선(NFW_1)에 연결된 제1 신호 배선(SW1)과 제2 비활성 팬아웃 배선(NFW_2)에 연결된 제2 신호 배선(SW2)은 교대로 배치된다. 또한, 외측 데이터 라인의 경우에도 제1 비활성 팬아웃 배선(NFW_1)에 연결된 제1 신호 배선(SW1)과 제2 비활성 팬아웃 배선(NFW_2)에 연결된 제2 신호 배선(SW2)을 모두 포함한다. 외측 활성 영역(AAR_L)에서 연결 배선(CNW)을 통해 제1 비활성 팬아웃 배선(NFW_1)에 연결된 제1 신호 배선(SW1)은 연결 배선(CNW)을 통해 제2 비활성 팬아웃 배선(NFW_2)에 연결된 제2 신호 배선(SW2)과 하나씩 교대로 배치된다.
상술한 바와 같이, 제1 비활성 팬아웃 배선(NFW_1)과 제2 비활성 팬아웃 배선(NFW_2)은 서로 다른 도전층으로 이루어진다. 예를 들어, 제1 비활성 팬아웃 배선(NFW_1)은 제1 게이트 도전층(130)으로, 제2 비활성 팬아웃 배선(NFW_2)은 제2 게이트 도전층(140)으로 이루어질 수 있다. 서로 다른 도전층은 제조 과정에서 상이한 공정 산포를 나타낼 수 있다. 공정 산포가 상이하면 도전층의 저항이 달라질 수 있고, 그에 연결된 데이터 라인을 통해 제공되는 데이터 신호도 달라질 수 있다. 특정 도전층을 포함하는 데이터 라인에 연결된 화소들이 블록을 이룰 경우 해당 블록의 휘도가 특정 도전층의 공정 산포에 의해 영향을 받아 영역별 휘도 차이가 발생할 수 있다. 본 실시예의 경우, 제1 게이트 도전층(130)으로 이루어진 제1 비활성 팬아웃 배선(NFW_1)에 연결된 제1 신호 배선(SW1)과 제2 게이트 도전층(140)으로 이루어진 제2 비활성 팬아웃 배선(NFW_2)에 연결된 제2 신호 배선(SW2)이 내측 활성 영역(AAR_I)과 외측 활성 영역(AAR_L)에 걸쳐 모두 교대 배열된다. 즉, 특정 도전층을 포함하는 데이터 라인이 블록으로 뭉쳐 있지 않고, 전 영역에 걸쳐 고르게 배치된다. 따라서, 특정 도전층의 공정 산포에 의해 영역별 휘도 차이 발생을 방지할 수 있다. 특정 도전층의 공정 산포에 의해 발생할 수 있는 교대 배열되는 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)의 저항값의 차이는 영역별 휘도 차이 발생과는 무관할 뿐만 아니라, 구동 칩을 통해 제공되는 데이터 신호의 값을 보상함으로써 해당 문제를 극복할 수 있을 것이다.
이하, 다른 실시예들에 대해 설명한다.
도 12는 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 부분 배치도이다. 이하의 실시예에서, 화소 배열에 대한 명칭은 도 10에서 설명한 바에 따르기로 한다.
도 12를 참조하면, 본 실시예에 따른 표시 장치는 제1 신호 배선(SW1)과 제2 신호 배선(SW2)이 배치되는 화소 열 제1 사이 공간(PXT_C#23, C#45, C#67)이 제2 화소 열(PXC2)과 그에 제2 방향(DR2) 일측으로 배치된 제1 화소 열(PXC1)의 사이의 공간에 배치되고, 연결 배선(CNW)이 배치되는 화소 열 제2 사이 공간(PXT_C#12, C#34, C#56, C#78)이 제1 화소 열(PXC1)과 그에 제2 방향(DR2) 일측에 배치된 제2 화소 열(PXC2) 사이의 공간에 배치된 점에서 도 11의 실시예와 상이하다.
도 12의 4행 8열 구조의 화소 배열에 대해 설명하면, 1번, 3번, 5번, 7번 화소 열(PXC#1, PXC#3, PXC#5, PXC#7)은 제1 화소 열(PXC1)에 해당하고, 2번, 4번, 6번, 8번 화소 열(PXC#2, PXC#4, PXC#6, PXC#8)은 제2 화소 열(PXC2)에 해당한다. 또한, 1번 내지 4번 화소 열(PXC#1, PXC#2, PXC#3, PXC#4)은 외측 활성 영역(AAR_L)에 배치된 화소 열(PXC)들이고, 5번 내지 8번 화소 열(PXC#5, PXC#6, PXC#7, PXC#8)은 내측 활성 영역(AAR_I)에 배치된 화소 열(PXC)들이다.
내측 비활성 영역(NAR)에는 8개의 비활성 팬아웃 배선(NFW)이 배치된다. 비활성 팬아웃 배선(NFW)의 배치는 도 10과 반대가 된다. 즉, 도면상 좌측으로부터 1번, 3번, 5번, 7번 비활성 팬아웃 배선(NFW#1, NFW#3, NFW#5, NFW#7)은 제1 화소 열(PXC1)에 연결되는 제1 데이터 라인(DL1)에 속하는 제1 비활성 팬아웃 배선(NFW_1)이고, 2번, 4번, 6번, 8번 비활성 팬아웃 배선(NFW#2, NFW#4, NFW#6, NFW#8)은 제2 화소 열(PXC2)에 연결되는 제2 데이터 라인(DL2)에 속하는 제2 비활성 팬아웃 배선(NFW_2)이다.
1번 비활성 팬아웃 배선(NFW#1)은, 5번/6번 화소 열 사이 공간(PXT_C#56)에 배치되며 5번 화소 열(PXC#5)에 연결되는 제1 신호 배선(SW1)에 연결된다.
2번 비활성 팬아웃 배선(NFW#2)은, 1번 연결 배선(CNW#1)을 통해 4번 화소 열(PXC#4)에 연결되는 제2 신호 배선(SW2)에 연결된다. 1번 연결 배선(CNW#1)의 제1 연장부(CNW_1)는 1번 화소 행(PXR#1)에서 5번/6번 화소 열 사이 공간(PXT_C#56)에 배치된다. 1번 연결 배선(CNW#1)의 제2 연장부(CNW_2)는 5번/6번 화소 열 사이 공간(PXT_C#56)과 3번/4번 화소 열 사이 공간(PXT_R#34)에 이르는 구간에서 1번/2번 화소 행 사이 공간(PXT_R#12)에 배치된다. 1번 연결 배선(CNW#1)의 제3 연장부(CNW_3)는 1번 화소 행(PXR#1)에서 3번/4번 화소 열 사이 공간(PXT_R#34)에 배치된다. 1번 연결 배선(CNW#1)의 제3 연장부(CNW_3)는 컨택 전극(CNE)을 통해 4번/5번 화소 열 사이 공간(PXT_C#45)에 배치되는 제2 신호 배선(SW2)에 연결된다.
3번 비활성 팬아웃 배선(NFW#3)은, 2번 연결 배선(CNW#2)을 통해 3번 화소 열(PXC#3)에 연결되는 제1 신호 배선(SW1)에 연결된다. 2번 연결 배선(CNW#2)의 제1 연장부(CNW_1)는 1번 및 2번 화소 행(PXR#1, PXR#2)에 걸쳐 5번/6번 화소 열 사이 공간(PXT_C#56)에 배치된다. 1번 화소 행(PXR#1)에서 2번 연결 배선(CNW#2)의 제1 연장부(CNW_1)는 1번 연결 배선(CNW#1)의 제1 연장부(CNW_1)의 제2 방향(DR2) 일측에 배치된다. 2번 연결 배선(CNW#2)의 제2 연장부(CNW_2)는 5번/6번 화소 열 사이 공간(PXT_C#56)과 3번/4번 화소 열 사이 공간(PXT_R#34)에 이르는 구간에서 2번/3번 화소 행 사이 공간(PXT_R#23)에 배치된다. 2번 연결 배선(CNW#2)의 제3 연장부(CNW_3)는 2번 및 1번 화소 행(PXR#2, PXR#1)에 걸쳐 3번/4번 화소 열 사이 공간(PXT_R#34)에 배치된다. 2번 연결 배선(CNW#2)의 제3 연장부(CNW_3)는 컨택 전극(CNE)을 통해 2번/3번 화소 열 사이 공간(PXT_C#23)에 배치되는 제1 신호 배선(SW1)에 연결된다. 1번 화소 행(PXR#1)에서 2번 연결 배선(CNW#2)의 제3 연장부(CNW_3)는 1번 연결 배선(CNW#1)의 제3 연장부(CNW_3)의 제2 방향(DR2) 타측에 배치된다.
4번 비활성 팬아웃 배선(NFW#4)은, 6번/7번 화소 열 사이 공간(PXT_C#67)에 배치되며 6번 화소 열(PXC#6)에 연결되는 제2 신호 배선(SW2)에 연결된다.
5번 비활성 팬아웃 배선(NFW#5)은, 6번/7번 화소 열 사이 공간(PXT_C#67)에 배치되며 7번 화소 열(PXC#7)에 연결되는 제1 신호 배선(SW1)에 연결된다. 6번/7번 화소 열 사이 공간(PXT_C#67) 내에서 7번 화소 열(PXC#7)에 연결되는 제1 신호 배선(SW1)은 6번 화소 열(PXC#6)에 연결되는 제2 신호 배선(SW2)의 제2 방향(DR2) 일측에 배치된다.
6번 비활성 팬아웃 배선(NFW#6)은, 3번 연결 배선(CNW#3)을 통해 2번 화소 열(PXC#2)에 연결되는 제2 신호 배선(SW2)에 연결된다. 3번 연결 배선(CNW#3)의 제1 연장부(CNW_1)는 1번, 2번 및 3번 화소 행(PXR#1, PXR#2, PXR#3)에 걸쳐 7번/8번 화소 열 사이 공간(PXT_C#78)에 배치된다. 3번 연결 배선(CNW#3)의 제2 연장부(CNW_2)는 7번/8번 화소 열 사이 공간(PXT_C#78)과 1번/2번 화소 열 사이 공간(PXT_C#12)에 이르는 구간에서 3번/4번 화소 행 사이 공간(PXT_R#34)에 배치된다. 3번 연결 배선(CNW#3)의 제3 연장부(CNW_3)는 3번, 2번 및 1번 화소 행(PXR#3, PXR#2, PXR#1)에 걸쳐 1번/2번 화소 열 사이 공간(PXT_C#12)에 배치된다. 3번 연결 배선(CNW#3)의 제3 연장부(CNW_3)는 컨택 전극(CNE)을 통해 2번/3번 화소 열 사이 공간(PXT_C#23)에 배치되는 제2 신호 배선(SW2)에 연결된다.
7번 비활성 팬아웃 배선(NFW#7)은, 4번 연결 배선(CNW#4)을 통해 1번 화소 열(PXC#1)에 연결되는 제1 신호 배선(SW1)에 연결된다. 4번 연결 배선(CNW#4)의 제1 연장부(CNW_1)는 1번, 2번, 3번 및 4번 화소 행(PXR#1, PXR#2, PXR#3, PXR#4)에 걸쳐 7번/8번 화소 열 사이 공간(PXT_C#78)에 배치된다. 1번, 2번, 3번 화소 행(PXR#3)에서 4번 연결 배선(CNW#4)의 제1 연장부(CNW_1)는 3번 연결 배선(CNW#3)의 제1 연장부(CNW_1)의 제2 방향(DR2) 일측에 배치된다. 4번 연결 배선(CNW#4)의 제2 연장부(CNW_2)는 7번/8번 화소 열 사이 공간(PXT_C#78)과 1번/2번 화소 열 사이 공간(PXT_C#12)에 이르는 구간에서 4번 화소 행(PXR#4) 상측 공간(즉, 4번/5번 화소 행 사이 공간)에 배치된다. 4번 연결 배선(CNW#4)의 제3 연장부(CNW_3)는 4번, 3번, 2번 및 1번 화소 행(PXR#4, PXR#3, PXR#2, PXR#1)에 걸쳐 1번/2번 화소 열 사이 공간(PXT_C#12)에 배치된다. 4번 연결 배선(CNW#4)의 제3 연장부(CNW_3)는 컨택 전극(CNE)을 통해 1번 화소 열(PXC#1) 좌측 공간(즉, 0번/1번 화소 열 사이 공간)에 배치되는 제1 신호 배선(SW1)에 연결된다. 3번, 2번 및 1번 화소 행(PXR#3, PXR#2, PXR#1)에서, 4번 연결 배선(CNW#4)의 제3 연장부(CNW_3)는 3번 연결 배선(CNW#3)의 제3 연장부(CNW_3)의 제2 방향(DR2) 타측에 배치된다.
8번 비활성 팬아웃 배선(NFW#7)은, 8번 화소 열(PXC#8) 우측 공간(즉, 8번/9번 화소 열 사이 공간)에 배치되며 8번 화소 열(PXC#8)에 연결되는 제2 신호 배선(SW2)에 연결된다.
본 실시예의 경우, 화소 열 제1 사이 공간(PXT_C#23, C#45, C#67)과 화소 열 제2 사이 공간(PXT_C#12, C#34, C#56, C#78)의 배치, 연결 배선(CNW)의 배치 등에서 도 11의 실시예와 상이하지만, 제1 데이터 라인(DL1)에 속하는 제1 비활성 팬아웃 배선(NFW_1)과 제2 데이터 라인(DL2)에 속하는 제2 비활성 팬아웃 배선(NFW_2)이 행 진행 방향(제2 방향(DR2))을 따라 하나씩 교대로 반복 배열된다. 따라서, 실시예가 직통형 데이터 라인 뿐만 아니라 활성 팬아웃 배선이 필요한 경유형 데이터 라인을 포함함에도, 제1 데이터 신호를 인가받는 배선 패드(WR_PD)와 제2 데이터 신호를 인가받는 배선 패드(WR_PD)가 배선 패드(WR_PD) 행 진행 방향을 따라 교대 배치할 수 있으므로, 출력 단자의 데이터 신호 성분에 대한 추가적인 맵핑 없이 상기한 범용의 구동 칩을 활용할 수 있다.
뿐만 아니라, 제1 게이트 도전층(130)으로 이루어진 제1 비활성 팬아웃 배선(NFW_1)에 연결된 제1 신호 배선(SW1)과 제2 게이트 도전층(140)으로 이루어진 제2 비활성 팬아웃 배선(NFW_2)에 연결된 제2 신호 배선(SW2)이 내측 활성 영역(AAR_I)과 외측 활성 영역(AAR_L)에 걸쳐 모두 하나씩 교대 배열되어 있어, 특정 도전층의 공정 산포에 의해 영역별 휘도 차이 발생을 방지할 수 있다.
도 13은 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 부분 배치도이다.
도 13을 참조하면, 본 실시예에 따른 표시 장치는 연결 배선(CNW)과 동일한 층에 더미 배선 패턴(DMP)이 배치된 점에서 도 11의 실시예와 상이하다.
구체적으로 설명하면, 도 11의 실시예의 경우, 일부의 화소 간 사이 공간(PXT)에는 신호 배선(SW1, SW2)이나 연결 배선(CNW)이 배치되어 있지만, 다른 일부의 화소 간 사이 공간(PXT)에는 신호 배선(SW1, SW2)과 연결 배선(CNW)이 모두 배치되어 있지 않다. 이처럼, 화소 간 사이 공간(PXT)이 배선 배치 영역과 배선 미배치 영역으로 구분될 경우, 반사율 등의 차이로 인해 해당 영역이 외부에서 시인되는 외관 불량이 발생할 수 있다. 화소 간 사이 공간(PXT) 중 신호 배선(SW1, SW2)과 연결 배선(CNW)이 배치되지 않은 영역에 더미 배선 패턴(DMP)을 배치하면, 영역간 차이를 줄여 외부에서 시인되는 것을 방지하는 시인성 개선 효과가 있을 수 있다.
더미 배선 패턴(DMP)은 연결 배선(CNW)과 동일한 도전층으로 이루어질 수 있다. 연결 배선(CNW)이 제2 데이터 도전층(160)으로 이루어진 경우, 더미 배선 패턴(DMP) 또한 제2 데이터 도전층(160)으로 이루어진다. 더미 배선 패턴(DMP)은 연결 배선(CNW)과 함께(동시에) 형성될 수 있다.
더미 배선 패턴(DMP)은 연결 배선(CNW)으로부터 분리되어 있을 수 있다. 즉, 더미 배선 패턴(DMP)은 연결 배선(CNW)과 동일한 층에 형성되지만, 그로부터 이격되도록 배치될 수 있다. 더미 배선 패턴(DMP)은 전기적 신호를 직접적으로 인가받지 않는 플로팅 배선 패턴일 수 있다.
더미 배선 패턴(DMP)은 화소 간 사이 공간(PXT)에서 연결 배선(CNW)과 실질적으로 동일한 형상 및 배열을 가질 수 있다. 다만, 화소 간 사이 공간(PXT)에 배치되는 더미 배선 패턴(DMP)은 인접한 연결 배선(CNW)과 접촉하지 않고 이격되어야 하므로, 주변의 연결 배선(CNW)보다 짧은 길이를 가질 수 있다.
실시예에서, 화소 행 사이 공간(PXT_R)을 지나는 연결 배선(CNW)은 단수로서, 제2 방향(DR2)으로 연장된다. 화소 행 사이 공간(PXT_R)에 배치되는 더미 배선 패턴(DMP) 또한 그와 유사하게 단수가 배치되며, 제2 방향(DR2)으로 연장되는 형상을 갖는다.
화소 열 사이 공간(PXT_C)을 지나는 연결 배선(CNW)은 제1 방향(DR1)으로 연장하는 부분이 1개 또는 2개일 수 있다. 2개의 연장 부분이 있는 경우, 각각은 서로 다른 연결 배선(CNW)에 속할 수도 있고, 하나의 연결 배선(CNW)으로 연결되어 있을 수도 있다. 어느 경우든지, 전반적으로 화소 열 사이 공간(PXT_C)을 지나는 연결 배선(CNW)은 제1 방향(DR1)으로 연장하는 2개의 연결 배선(CNW) 부분을 포함할 수 있다. 연결 배선(CNW)이 배치되지 않는 화소 열 사이 공간(PXT_C)에는 2개의 더미 배선 패턴(DMP)이 배치되고, 연결 배선(CNW)의 1개의 연장 부분이 배치된 화소 열 사이 공간(PXT_C)에는 1개의 더미 배선 패턴(DMP)이 배치될 수 있다.
도 14는 또 다른 실시예에 따른 표시 장치의 배선 배열을 함께 도시한 개략적인 배치도이다. 도 14는 표시 장치(2)가 시인성 개선을 위해 연결 배선(CNW) 주변 영역이 이외에 연결 배선(CNW)과 이격된 영역에도 더미 배선 패턴(DMP)을 포함할 수 있음을 예시한다.
도 14를 참조하면, 연결 배선(CNW)은 주로 활성 영역(AAR)에서 비활성 영역(NAR)에 인접한 영역인 평면도상 하측 영역(AAR_B)에 배치되며, 상측 영역(AAR_U)에는 배치되지 않을 수 있다. 이 경우, 활성 영역(AAR)의 하측 영역(AAR_B)과 상측 영역(AAR_U)은 연결 배선(CNW)의 배치 여부에 따라 육안으로 구분될 가능성이 있다. 활성 영역(AAR)의 하측 영역(AAR_B)에서도 연결 배선(CNW)이 배치된 화소 간 사이 공간(PXT)과 연결 배선(CNW)이 배치되지 않는 화소 간 사이 공간(PXT)으로 구분될 수 있다. 활성 영역(AAR)의 하측 영역(AAR_B)에서 연결 배선(CNW)이 배치되지 않은 화소 간 사이 공간(PXT)에는 도 13에 예시된 것처럼 더미 배선 패턴(DMP)이 배치될 수 있다. 이처럼, 활성 영역(AAR)의 하측 영역(AAR_B)에 더미 배선 패턴(DMP)이 배치되면 하측 영역(AAR_B) 내에서 연결 배선(CNW) 유무에 따른 외관 불량 발생을 방지할 수 있지만, 연결 배선(CNW)이 아예 배치되지 않는 활성 영역(AAR)의 상측 영역(AAR_U) 전체와 구분되는 것을 막기 어렵다. 연결 배선(CNW) 배치에 따른 활성 영역(AAR)의 하측 영역(AAR_B)과 상측 영역(AAR_U)이 외관 상으로 구분되어 시인되는 것을 방지하기 위해, 활성 영역(AAR)의 상측 영역(AAR_U)에도 더미 배선 패턴(DMP)이 더 배치될 수 있다. 더미 배선 패턴(DMP)은 화소 간 사이 공간(PXT) 중 연결 배선(CNW)이 배치되지 않는 모든 영역에 배치될 수 있다. 화소 열 사이 공간(PXT_C)에는 제1 방향(DR1)으로 연장하는 2개의 더미 배선 패턴(DMP)이, 화소 행 사이 공간(PXT_R)에는 제2 방향(DR2)으로 연장하는 1개의 더미 배선 패턴(DMP)이 배치될 수 있다. 활성 영역(AAR)의 상측 영역(AAR_U)에서 더미 배선 패턴(DMP)은 복수의 화소를 거치도록 연장될 수 있다. 예를 들어, 화소 행 사이 공간(PXT_R)에 배치되는 더미 배선 패턴(DMP)은 제2 방향(DR2) 일측의 최외곽 화소(PX)부터 제2 방향(DR2) 타측의 최외곽 화소(PX)에 이르는 구간에 걸쳐 연장되도록 배치될 수 있다. 또한, 화소 열 사이 공간(PXT_C)에 배치되는 더미 배선 패턴(DMP)은 제1 방향(DR1) 타측의 최외곽 화소(PX)로부터 연결 배선(CNW)이 배치되는 활성 영역(AAR)의 하측 영역(AAR_B)에 인접한 화소(PX)에 이르는 구간에 걸쳐 연장되도록 배치될 수 있다.
도 15는 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 개략적인 배치도이다.
도 15를 참조하면, 본 실시예에 따른 표시 장치(3)는 활성 영역(AAR) 상측 영역(AAR_U)의 더미 배선 패턴(DMP)이 제1 방향(DR1) 또는 제2 방향(DR2)을 따라 복수개로 분리되어 있고, 전반적으로 스티치 형상으로 배치된 점에서 도 14의 실시예와 차이가 있다. 활성 영역(AAR) 하측 영역(AAR_B)에서 화소 열 사이 공간(PXT_C)에 배치되는 더미 배선 패턴(DMP)의 경우, 대체로 2개의 화소 열(PXC)에 상응하는 연장 폭을 갖는다. 또한, 활성 영역(AAR) 하측 영역(AAR_B)에서 화소 행 사이 공간(PXT_R)에 배치되는 더미 배선 패턴(DMP)의 경우, 대체로 1개의 화소 행(PXR)에 상응하는 연장 폭을 갖는다. 본 실시예의 경우, 활성 영역(AAR) 상측 영역(AAR_U)에 배치되는 더미 배선 패턴(DMP)도 하측 영역(AAR_B)과 유사한 연장 폭을 갖는다. 즉, 활성 영역(AAR) 상측 영역(AAR_U)에서 화소 열 사이 공간(PXT_C)에 배치되는 더미 배선 패턴(DMP)은 대체로 2개의 화소 열(PXC)에 상응하는 연장 폭을 갖고, 화소 행 사이 공간(PXT_R)에 배치되는 더미 배선 패턴(DMP)은 대체로 1개의 화소 행(PXR)에 상응하는 연장 폭을 가질 수 있다.
이처럼, 연장 배선이 전혀 배치되지 않는 활성 영역(AAR)의 상측 영역(AAR_U)에서도 더미 배선 패턴(DMP)이 하측 영역(AAR_B)에서도 동일한 연장 폭 및 배열을 가지면 활성 영역(AAR)의 상측 영역(AAR_U)과 하측 영역(AAR_B)의 육안 구분에 의한 외관 불량을 더욱 방지할 수 있다.
도 16은 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 부분 배치도이다. 도 16은 도 13의 더미 배선 패턴(DMP)이 도 12의 실시예에 적용될 수 있음을 예시한다.
도 16을 참조하면, 본 실시예에서, 화소 배열, 연결 배선(CNW) 및 데이터 라인의 배치는 도 13의 실시예와 동일하다. 도 13의 실시예의 경우, 일부의 화소 간 사이 공간(PXT)에는 신호 배선(SW1, SW2)이나 연결 배선(CNW)이 배치되어 있지만, 다른 일부의 화소 간 사이 공간(PXT)에는 신호 배선(SW1, SW2)과 연결 배선(CNW)이 모두 배치되어 있지 않은데, 이처럼, 화소 간 사이 공간(PXT) 중 신호 배선(SW1, SW2)과 연결 배선(CNW)이 배치되지 않은 영역에 더미 배선 패턴(DMP)을 배치함으로써 영역간 차이를 줄여 외부에서 시인되는 것을 방지할 수 있다. 기타, 더미 배선 패턴(DMP)의 개수, 배치 등은 도 13의 실시예와 실질적으로 동일하므로 중복 설명은 생략한다.
도 17은 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 부분 배치도이다.
도 17을 참조하면, 본 실시예에 따른 표시 장치는 더미 배선 패턴(DMP) 대신에 연결 배선(CNW)이 더미부(CNW_D)를 포함하는 점에서 도 11의 실시예와 상이하다.
구체적으로 설명하면, 연결 배선(CNW)은 비활성 팬아웃 배선(NFW)으로부터 신호 배선(SW1, SW2)을 연결하기 위해 최단 거리로 진행하는 유효 배선부(CNW_E)와 유효 배선부(CNW_E)에서부터 분지하여 화소 간 사이 공간(PXT)으로 연장되는 더미부(CNW_D)를 포함할 수 있다. 연결 배선(CNW)의 유효 배선부(CNW_E)의 형상은 도 11의 연결 배선(CNW)의 형상과 실질적으로 동일할 수 있다. 연결 배선(CNW)의 더미부(CNW_D)의 형상은 인접한 유효 배선부(CNW_E)에 연결되어 있는 것을 제외하고는 도 11의 더미 배선 패턴(DMP)과 실질적으로 동일할 수 있다.
연결 배선(CNW) 더미부(CNW_D)의 일부는 화소 열 사이 공간(PXT_C)에 배치되며 제1 방향(DR1)으로 연장할 수 있다. 연결 배선(CNW) 더미부(CNW_D)의 다른 일부는 화소 행 사이 공간(PXT_R)에 배치되며 제2 방향(DR2)으로 연장할 수 있다. 하나의 연결 배선(CNW)의 더미부(CNW_D)는 인접한 다른 연결 배선(CNW) 근처까지 연장될 수 있지만, 다른 연결 배선(CNW)에는 접하지 않고 이격되도록 종지할 수 있다.
연결 배선(CNW) 더미부(CNW_D)는 도 11의 더미 연결 패턴(DMP)의 양 단부 중 일 단부가 인접한 연결 배선(CNW)에 연결된 형상을 갖는다. 도시된 예에서, 연결 배선(CNW) 더미부(CNW_D)는 더미 연결 패턴(DMP)의 양 단부 중 다른 단부가 인접한 연결 배선(CNW)에 연결된 형상을 갖는 것으로 변형될 수 있다.
일 실시예에서, 하나의 화소 열 사이 공간(PXT_C)에 배치된 2개의 연결 배선(CNW) 더미부(CNW_D)는 서로 다른 연결 배선(CNW)에 속할 수 있다. 즉, 하나의 화소 열 사이 공간(PXT_C)에 배치된 2개의 연결 배선(CNW) 더미부(CNW_D)는 서로 다른 연결 배선(CNW)의 일 부분에 연결될 수 있다. 여기서, 더미부(CNW_D)가 연결되는 상기 연결 배선(CNW)의 일 부분은 유효 배선부(CNW_E)일 수 있지만, 더미부(CNW_D) 전체가 복수의 화소 간 사이 공간(PXT)에 걸쳐 분지되거나 절곡되어 연장될 경우 일 더미부(CNW_D)의 일단이 다른 더미부(CNW_D)에 연결될 수도 있다.
도 17에 예시된 실시예에서, 특정 화소 열 사이 공간(PXT_C)의 일측에 배치된 더미부(CNW_D)는 제1 방향(DR1) 일측에 위치하는 연결 배선(CNW)에 속하고, 특정 화소 열 사이 공간(PXT_C)의 타측에 배치된 더미부(CNW_D)는 제1 방향(DR1) 타측에 위치하는 연결 배선(CNW)에 속할 수 있다. 이와 같은 더미부(CNW_D)와 유효 배선부(CNW_E)의 연결 구조는 행 진행 방향을 따라 반복될 수 있다. 즉, 하나의 행을 따라 유효 배선부(CNW_E)의 제1 방향(DR1) 일측에 배치되는 더미부(CNW_D)와 제1 방향(DR1) 타측에 배치되는 더미부(CNW_D)가 반복 배열될 수 있다.
또한, 화소 행 사이 공간(PXT_R)에 배치되는 더미부(CNW_D)는 제2 방향(DR2) 일측이나 타측에 배치되는 연결 배선(CNW)에 속할 수 있다. 동일 열에서 제2 방향(DR2) 일측의 연결 배선(CNW)에 속하는 더미부(CNW_D)와 제2 방향(DR2) 타측의 연결 배선(CNW)에 속하는 더미부(CNW_D)는 제1 방향(DR1)을 따라 교대로 배치될 수 있다.
상기한 바와 같이, 일측에 연결 구조를 갖는 더미부(CNW_D)와 타측에 연결 구조를 갖는 더미부(CNW_D)가 제1 방향(DR1) 및 제2 방향(DR2)을 따라 교대로 배열됨에 따라, 연결 배선(CNW)의 배치는 전반적으로 바람개비 형상 또는 회오리 형상을 가질 수 있다. 이와 같은 배선의 배치 패턴은 외관 불량을 더욱 방지하여 시인성을 더욱 개선할 수 있다.
도 18은 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 부분 배치도이다.
도 18을 참조하면, 본 실시예에 따른 표시 장치는 연결 배선(CNW)이 돌출 패턴(PTP)을 더 포함하는 점에서 도 17의 실시예와 차이가 있다. 돌출 패턴(PTP)은 화소 열 사이 공간(PXT_C)에 배치되는 연결 배선(CNW)의 제1 방향(DR1) 연장 부분, 예컨대 제1 연장부(CNW_1), 제3 연장부(CNW_3)나 제1 방향(DR1)으로 연장하는 더미부(CNW_D)에서 분지되어 제2 방향(DR2)으로 돌출될 수 있다. 상술한 바와 같이 하나의 화소 열 사이 공간(PXT_C)에는 2개의 연결 배선(CNW)의 제1 방향(DR1) 연장 부분이 나란하게 배치되는데, 돌출 패턴(PTP)이 돌출되는 방향은 다른 연결 배선(CNW)을 향하는 방향일 수 있다. 돌출 패턴(PTP)의 돌출 길이는 화소(PX)의 제1 방향(DR1)의 폭, 화소(PX)의 제2 방향(DR2)의 폭 및 화소 간 사이 공간(PXT)의 폭보다 작을 수 있다.
돌출 패턴(PTP)은 인접한 다른 연결 배선(CNW)에는 접촉하지 않고 그로부터 이격될 정도로 돌출될 수 있다. 돌출 패턴(PTP)의 돌출 길이는 화소 열 사이 공간(PXT_C)에서 2개의 연결 배선(CNW)의 제1 방향(DR1) 연장 부분 간 이격 거리보다 작을 수 있다. 돌출 패턴(PTP)의 돌출 거리는 돌출 패턴(PTP)의 단부와 그에 대향하는 다른 연결 배선(CNW)의 이격 거리보다 크거나 같을 수 있지만, 이에 제한되는 것은 아니다.
돌출 패턴(PTP)은 이에 제한되는 것은 아니지만, 화소 열 사이 공간(PXT_C)과 화소 행 사이 공간(PXT_R)의 교차 지역에 배치될 수 있다. 돌출 패턴(PTP)은 연결 배선(CNW)에서 동일 화소 행 사이 공간(PXT_R)을 지나는 부분, 예컨대 제2 연장부(CNW_2)나 제2 방향(DR2)으로 연장하는 더미부(CNW_D)의 연장선 상에 배치될 수 있다. 하나의 화소 열 사이 공간(PXT_C) 내에서 일측에 위치하는 연결 배선(CNW)에 속하는 돌출 패턴(PTP)과, 타측에 위치하는 연결 배선(CNW)에 속하는 돌출 패턴(PTP)은 화소 행 사이 공간(PXT_R) 별로 교대로 배치될 수 있다.
화소 행 사이 공간(PXT_R)은 연결 배선(CNW)의 제2 연장부(CNW_2) 또는 제2 방향(DR2)으로 연장하는 연결 배선(CNW)의 더미부(CNW_D)가 지나는 영역도 있지만, 이들이 지나지 않는 영역도 있다. 예를 들어, 한 쌍의 연결 배선(CNW)의 제1 방향(DR1) 연장 부분이 통과하는 화소 행 사이 공간(PXT_R)에는 연결 배선(CNW)의 제2 연장부(CNW_2) 또는 제2 방향(DR2)으로 연장하는 연결 배선(CNW)의 더미부(CNW_D)가 배치되지 않는다. 이 경우, 대향하는 연결 배선(CNW)의 제1 방향(DR1) 연장 부분 사이 공간에 제2 방향(DR2) 연장 부분이 존재하지 않아 외부에서 시인되는 외관 불량이 발생할 수 있다. 상기 대향하는 연결 배선(CNW)의 제1 방향(DR1) 연장 부분 사이 공간에 제2 방향(DR2)으로 돌출하는 돌출 패턴(PTP)을 배치하면, 상술한 바에 기인한 외관 불량 발생을 최소화할 수 있다. 더욱이, 돌출 패턴(PTP)의 연결 구조가 행 별로 교대 배열됨으로써, 시인성을 더욱 개선할 수 있다.
도 19는 또 다른 실시예에 따른 화소 배열과 데이터 라인의 배열을 함께 도시한 개략적인 배치도이다. 도 19는 도 18의 배선 구조를 표시 장치의 전체에 적용하였을 때의 응용예를 보여준다.
도 19를 참조하면, 표시 장치(4)의 활성 영역(AAR) 중 하측 영역(AAR_B)에는 연결 배선(CNW)이 배치되고, 상측 영역(AAR_U)에는 연결 배선(CNW)이 배치되지 않는다. 하측 영역(AAR_B)에서 연결 배선(CNW)의 유효 배선부(CNW_E)가 배치되지 않는 화소 간 사이 공간(PXT)에는 더미부(CNW_D)가 배치된다. 뿐만 아니라, 연결 배선(CNW)이 배치되지 않는 상측 영역(AAR_U)에도 하측 영역(AAR_B)의 연결 배선(CNW)과 실질적으로 동일한 형상 및 배치를 갖는 더미 배선 패턴(DMP)이 배치된다. 더미 배선 패턴(DMP) 또한 하측 영역(AAR_B)의 연결 배선(CNW)과 마찬가지로 돌출 패턴(PTP)을 포함할 수 있다. 도면에서는 상측 영역(AAR_U)의 더미 배선 패턴(DMP)이 하측 영역(AAR_B)의 연결 배선(CNW)과 분리되어 있는 경우를 예시하였지만, 더미 배선 패턴(DMP)이 하측 영역(AAR_B)의 연결 배선(CNW)과 연결되어 더미부(CNW_D)를 이룰 수도 있다.
도 19의 실시예의 경우, 활성 영역(AAR)의 하측 영역(AAR_B)에 배치된 더미부(CNW_D)를 포함하는 연결 배선(CNW)과 활성 영역(AAR)의 상측 영역(AAR_U)에 배치된 더미 배선 패턴(DMP)이 전반적으로 복수의 바람개비 패턴 형상을 나타낼 수 있다. 이와 같은 배선의 배치 패턴은 외관 불량을 더욱 방지하여 시인성을 더욱 개선할 수 있다.
도 20은 또 다른 실시예에 따른 표시 장치의 사시도이다. 도 21은 도 20의 표시 장치의 전개도이다. 도 20 및 도 21은 표시 장치(5)가 다면 표시 장치로 적용될 수 있음을 예시한다.
도 20 및 도 21을 참조하면, 본 실시예에 따른 표시 장치(5)는 전면 활성 영역(AAR0), 측면 활성 영역(AAR1, AAR2, AAR3, AAR4), 및 코너 영역(C1, C2, C3, C4)을 포함한다.
전면 활성 영역(AAR0) 및 측면 활성 영역(AAR1, AAR2, AAR3, AAR4)은 영상을 표시하는 활성 영역(AAR)일 수 있다. 측면 활성 영역(AAR1, AAR2, AAR3, AAR4)은 전면 활성 영역(AAR0)에 대해 30° 내지 120°의 각도로 구부러져 있을 수 있다.
측면 활성 영역(AAR1, AAR2, AAR3, AAR4) 사이에는 코너 영역(C1, C2, C3, C4)이 위치할 수 있다. 코너 영역(C1, C2, C3, C4)은 제1 내지 제4 측면 활성 영역(AAR1, AAR2, AAR3, AAR4) 사이에 각각 위치하는 제1 내지 제4 코너 영역(C1, C2, C3, C4)을 포함할 수 있다. 제1 내지 제4 코너 영역(C1, C2, C3, C4)은 전면 활성 영역(AAR0)의 장변과 단면이 만나는 네개의 코너에 각각 인접하여 배치될 수 있다. 제1 내지 제4 코너 영역(C1, C2, C3, C4)은 그 위치를 제외하고 그 기능이나 구성이 상호 실질적으로 동일할 수 있다. 코너 영역(C1, C2, C3, C4)은 영상을 표시하지 않는 비활성 영역(NAR)으로서, 배선이 경유하는 공간을 제공할 수 있다.
본 실시예의 경우, 도 6을 참조하여 설명한 바와 유사하게, 활성 영역(AAR) 전체의 폭에 비해 패드부(PDR)의 폭이 작다. 따라서, 패드부(PDR)로부터 연장된 배선(WR)의 배치 영역에 제1 방향(DR1)으로 중첩하는 제1 측면 활성 영역(AAR1), 전면 활성 영역(AAR0), 및 제3 측면 활성 영역(AAR3)의 부분은 직통형 배선을 통해 신호를 전달할 수 있지만, 제2 측면 활성 영역(AAR2)이나 제4 측면 활성 영역(AA4)은 직통형 배선을 통해 신호를 전달할 만한 비활성 영역(NAR)의 공간을 확보하기 어렵다. 제2 측면 활성 영역(AAR2)이나 제4 측면 활성 영역(AA4)에 대해서는 상술한 바와 같은 활성 영역(AAR)을 경유하는 우회 배선(WD_CN)을 활용한 경유형 배선을 통해 신호를 전달할 수 있으며, 이에 대한 구체적인 방법에 대해서는 앞서 상세히 설명하였으므로, 중복 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 표시 패널
20: 구동칩
30: 구동 기판

Claims (23)

  1. 데이터 라인에 의해 데이터 신호를 제공받는 행렬 형상의 복수의 화소를 포함하는 활성 영역 및 상기 활성 영역의 제1 방향 일측에 배치되고 패드부를 포함하는 비활성 영역을 포함하는 표시 장치로서,
    상기 비활성 영역에 배치되며 상기 패드부와 연결된 복수의 비활성 팬아웃 배선;
    상기 제1 방향으로 연장되어 상기 활성 영역을 가로지르며 상기 복수의 화소에 연결된 복수의 신호 배선; 및
    적어도 부분적으로 상기 활성 영역을 경유하며 상기 복수의 비활성 팬아웃 배선 중 일부와 상기 복수의 신호 배선 중 일부를 각각 연결하는 복수의 연결 배선을 포함하되,
    상기 복수의 비활성 팬아웃 배선은 제1 도전층으로 이루어진 제1 비활성 팬아웃 배선 및 상기 제1 도전층과 상이한 제2 도전층으로 이루어진 제2 비활성 팬아웃 배선을 포함하고,
    상기 제1 비활성 팬아웃 배선과 상기 제2 비활성 팬아웃 배선은 상기 제1 방향과 교차하는 제2 방향을 따라 교대 배열되는 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 화소는 교대 배열된 제1 화소 열과 제2 화소 열을 포함하되,
    상기 제1 화소 열은 제1 색 화소 및 제2 색 화소가 교대 배열된 화소 열이고,
    상기 제2 화소 열은 제3 색 화소가 반복 배열된 화소 열인 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 비활성 팬아웃 배선에 연결된 상기 신호 배선은 상기 제1 화소 열에 연결되고,
    상기 제2 비활성 팬아웃 배선에 연결된 상기 신호 배선은 상기 제2 화소 열에 연결되는 표시 장치.
  4. 제1 항에 있어서,
    상기 신호 배선은 제3 도전층으로 이루어지고,
    상기 연결 배선은 제4 도전층으로 이루어지되,
    상기 제1 도전층, 상기 제2 도전층, 상기 제3 도전층 및 상기 제4 도전층은 각각 서로 다른 도전층으로 이루어지는 표시 장치.
  5. 제4 항에 있어서,
    상기 신호 배선은 화소 열 사이 공간에 배치되는 표시 장치.
  6. 제5 항에 있어서,
    상기 연결 배선은 화소 열 사이 공간에 배치되는 제1 연장부,
    상기 제1 연장부와 연결되고 화소 행 사이 공간에 배치되는 제2 연장부 및
    상기 제2 연장부와 연결되고 상기 화소 열 사이 공간에 배치되는 제3 연장부를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 신호 배선이 배치되는 상기 화소 열 사이 공간은 상기 연결 배선의 상기 제1 연장부 또는 상기 제3 연장부가 배치되는 상기 화소 열 사이 공간과 상이한 화소 열 사이 공간인 표시 장치.
  8. 제7 항에 있어서,
    상기 신호 배선이 배치되는 상기 화소 열 사이 공간과 상기 연결 배선의 상기 제1 연장부 또는 상기 제3 연장부가 배치되는 상기 화소 열 사이 공간은 행 연장 방향을 따라 교대 배열되는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 연장부는 상기 비활성 영역에서 상기 비활성 팬아웃 배선과 컨택하는 표시 장치.
  10. 제6 항에 있어서,
    상기 제3 연장부는 상기 비활성 영역에서 상기 신호 배선과 연결되는 표시 장치.
  11. 제10 항에 있어서,
    상기 비활성 영역에 배치되고, 상기 제1 도전층 또는 상기 제2 도전층으로 이루어며, 상기 제3 연장부 및 상기 신호 배선에 각각 연결된 컨택 전극을 더 포함하는 표시 장치.
  12. 제6 항에 있어서,
    상기 연결 배선은 상기 제1 연장부, 상기 제2 연장부 및 상기 제3 연장부를 포함하는 유효 배선부, 및
    상기 유효 배선부로부터 분지되며 화소 간 사이 공간에 배치된 더미부를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 연결 배선은 인접한 상기 연결 배선 측으로 돌출된 돌출 패턴을 더 포함하되,
    상기 돌출 패턴의 돌출 길이는 상기 화소의 폭 및 상기 화소 간 사이 공간의 폭보다 작은 표시 장치.
  14. 제4 항에 있어서,
    상기 제4 도전층으로 이루어지고, 상기 신호 배선과 상기 연결 배선이 배치되지 않은 상기 화소 간 사이 공간에 배치되며 상기 연결 배선과 분리된 더미 배선 패턴을 더 포함하는 표시 장치.
  15. 제4 항에 있어서,
    상기 데이터 신호는 제1 데이터 신호 및 제2 데인터 신호를 포함하고,
    상기 데이터 라인은 상기 제1 비활성 팬아웃 배선을 포함하여 이루어지며 상기 제1 화소 열에 상기 제1 데이터 신호를 제공하는 제1 데이터 라인, 및
    상기 제2 비활성 팬아웃 배선을 포함하여 이루어지며 상기 제2 화소 열에 상기 제2 데이터 신호를 제공하는 제2 데이터 라인을 포함하는 표시 장치.
  16. 제1 항에 있어서,
    상기 활성 영역은 상기 비활성 팬아웃 배선 배열을 상기 제1 방향으로 연장할 때 중첩하는 내측 활성 영역 및 비중첩하는 외측 활성 영역으로 구분되는 표시 장치.
  17. 제16 항에 있어서,
    상기 내측 활성 영역에 배치되는 상기 신호 배선은 상기 비활성 팬아웃 배선과 직접 연결되는 직통형 신호 배선이고,
    상기 외측 활성 영역에 배치되는 상기 신호 배선은 상기 연결 배선을 통해 상기 비활성 팬아웃 배선과 연결되는 경유형 신호 배선인 표시 장치.
  18. 제17 항에 있어서,
    상기 직통형 신호 배선에 연결되는 상기 팬아웃 배선과 상기 경유형 신호 배선에 연결되는 상기 팬아웃 배선은 상기 제2 방향을 따라 각각 2개씩 쌍을 이루며 교대 배열되는 표시 장치.
  19. 활성 영역, 및 상기 활성 영역의 제1 방향 일측에 배치된 비활성 영역을 포함하는 표시 장치로서,
    상기 비활성 영역에 배치되고 상기 제1 방향과 교차하는 제2 방향을 따라 교대 배열된 제1 비활성 팬아웃 배선과 제2 비활성 팬아웃 배선을 포함하는 복수의 비활성 팬아웃 배선;
    상기 활성 영역에 배치되고, 상기 제2 방향을 따라 교대 배열된 제1 신호 배선 및 제2 신호 배선을 포함하는 복수의 신호 배선; 및
    상기 활성 영역을 경유하는 복수의 활성 팬아웃 배선을 포함하되,
    상기 제1 비활성 팬아웃 배선은 제1 도전층으로 이루어지고, 상기 제2 비활성 팬아웃 배선은 제2 도전층으로 이루어지고, 상기 신호 배선은 제3 도전층으로 이루어지고, 상기 활성 팬아웃 배선은 제4 도전층으로 이루어지되, 상기 제1 도전층, 상기 제2 도전층, 상기 제3 도전층 및 상기 제4 도전층은 각각 서로 다른 도전층이고,
    일부의 상기 제1 신호 배선은 상기 활성 팬아웃 배선을 통해 상기 제1 비활성 팬아웃 배선과 연결되어 외측 제1 데이터 라인을 이루고,
    다른 일부의 상기 제1 신호 배선은 상기 활성 팬아웃 배선 없이 상기 제1 비활성 팬아웃 배선과 연결되어 내측 제1 데이터 라인을 이루고,
    일부의 상기 제2 신호 배선은 상기 활성 팬아웃 배선을 통해 상기 제2 비활성 팬아웃 배선과 연결되어 외측 제2 데이터 라인을 이루고,
    다른 일부의 상기 제1 신호 배선은 상기 활성 팬아웃 배선 없이 상기 제1 비활성 팬아웃 배선과 연결되어 내측 제1 데이터 라인을 이루는 표시 장치.
  20. 제19 항에 있어서,
    상기 활성 영역은 내측 활성 영역 및 상기 내측 활성 영역의 상기 제2 방향 일측에 배치된 외측 활성 영역을 포함하는 표시 장치.
  21. 제20 항에 있어서,
    상기 내측 데이터 라인의 상기 제1 신호 라인과 상기 제2 신호 라인은 상기 내측 활성 영역 내에서 상기 제2 방향을 따라 교대 배열되고,
    상기 외측 데이터 라인의 상기 제1 신호 라인과 상기 제2 신호 라인은 상기 외측 활성 영역 내에서 상기 제2 방향을 따라 교대 배열되는 표시 장치.
  22. 제21 항에 있어서,
    상기 내측 활성 영역 및 상기 외측 활성 영역은 각각 상기 제2 방향을 따라 교대 배열된 제1 색 화소 열과 제2 색 화소 열을 포함하되,
    상기 제1 화소 열은 제1 색 화소 및 제2 색 화소가 상기 제1 방향으로 교대 배열된 화소 열이고,
    상기 제2 화소 열은 제3 색 화소가 상기 제1 방향으로 반복 배열된 화소 열인 표시 장치.
  23. 제22 항에 있어서,
    상기 내측 활성 영역의 상기 제1 색 화소 열은 상기 내측 제1 데이터 라인의 상기 제1 신호 배선에 연결되고,
    상기 내측 활성 영역의 상기 제2 색 화소 열은 상기 내측 제2 데이터 라인의 상기 제2 신호 배선에 연결되고,
    상기 외측 활성 영역의 상기 제1 색 화소 열은 상기 외측 제1 데이터 라인의 상기 제1 신호 배선에 연결되며,
    상기 외측 활성 영역의 상기 제2 색 화소 열은 상기 외측 제2 데이터 라인의 상기 제2 신호 배선에 연결되는 표시 장치.
KR1020190090393A 2019-07-25 2019-07-25 표시 장치 KR20210013449A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190090393A KR20210013449A (ko) 2019-07-25 2019-07-25 표시 장치
US16/840,971 US11205390B2 (en) 2019-07-25 2020-04-06 Display device
EP20182990.0A EP3770964A1 (en) 2019-07-25 2020-06-29 Display device
CN202010691385.6A CN112310150A (zh) 2019-07-25 2020-07-17 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190090393A KR20210013449A (ko) 2019-07-25 2019-07-25 표시 장치

Publications (1)

Publication Number Publication Date
KR20210013449A true KR20210013449A (ko) 2021-02-04

Family

ID=71401658

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190090393A KR20210013449A (ko) 2019-07-25 2019-07-25 표시 장치

Country Status (4)

Country Link
US (1) US11205390B2 (ko)
EP (1) EP3770964A1 (ko)
KR (1) KR20210013449A (ko)
CN (1) CN112310150A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11669183B2 (en) 2021-08-02 2023-06-06 Samsung Display Co., Ltd. Touch detection device, display device including the same, and method for manufacturing the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210105462A (ko) * 2020-02-18 2021-08-27 삼성디스플레이 주식회사 표시 장치
US20240078945A1 (en) * 2021-04-30 2024-03-07 Chengdu Boe Optoelectronics Technology Co., Ltd. Array substrate and display device
EP4206811A4 (en) * 2021-04-30 2023-12-13 BOE Technology Group Co., Ltd. ARRAY SUBSTRATE AND DISPLAY DEVICE
CN115552627A (zh) * 2021-04-30 2022-12-30 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN114093275B (zh) * 2021-07-28 2022-12-02 荣耀终端有限公司 显示面板及终端设备

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060139551A1 (en) 2004-12-27 2006-06-29 Yohei Kimura Display device
TW200638111A (en) 2005-04-19 2006-11-01 Prime View Int Co Ltd Active-matrix display panel
TWI397736B (zh) * 2009-10-13 2013-06-01 Au Optronics Corp 主動元件陣列基板以及顯示裝置
KR101903568B1 (ko) * 2012-07-19 2018-10-04 삼성디스플레이 주식회사 표시 장치
KR102325190B1 (ko) * 2015-04-13 2021-11-10 삼성디스플레이 주식회사 터치 패널
CN109903709A (zh) 2016-01-21 2019-06-18 苹果公司 有机发光二极管显示器的电源和数据路由结构
CN106707646A (zh) 2017-02-07 2017-05-24 厦门天马微电子有限公司 一种阵列基板和显示面板
CN206541551U (zh) 2017-02-24 2017-10-03 厦门天马微电子有限公司 显示面板
CN207557624U (zh) 2017-08-22 2018-06-29 京东方科技集团股份有限公司 一种阵列基板、显示面板及显示装置
CN207781596U (zh) * 2017-12-14 2018-08-28 京东方科技集团股份有限公司 一种阵列基板及显示装置
KR102460555B1 (ko) 2018-01-03 2022-10-31 삼성디스플레이 주식회사 표시 장치
KR102612296B1 (ko) 2018-01-11 2023-12-13 삼성디스플레이 주식회사 표시패널
CN108563362B (zh) * 2018-04-27 2020-05-29 武汉华星光电技术有限公司 触控显示面板
KR102491276B1 (ko) * 2018-05-14 2023-01-26 삼성디스플레이 주식회사 유기 발광 표시 장치
CN109541865A (zh) 2018-12-26 2019-03-29 厦门天马微电子有限公司 阵列基板、显示面板和显示装置
CN110164359B (zh) * 2019-06-28 2022-03-22 武汉天马微电子有限公司 显示面板及显示装置
KR20210008201A (ko) * 2019-07-10 2021-01-21 삼성디스플레이 주식회사 표시 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11669183B2 (en) 2021-08-02 2023-06-06 Samsung Display Co., Ltd. Touch detection device, display device including the same, and method for manufacturing the same
US11966529B2 (en) 2021-08-02 2024-04-23 Samsung Display Co., Ltd. Touch detection device, display device including the same, and method for manufacturing the same

Also Published As

Publication number Publication date
EP3770964A1 (en) 2021-01-27
CN112310150A (zh) 2021-02-02
US11205390B2 (en) 2021-12-21
US20210027717A1 (en) 2021-01-28

Similar Documents

Publication Publication Date Title
JP7324072B2 (ja) 表示装置
KR20210013449A (ko) 표시 장치
US11302769B2 (en) Display device
KR102557445B1 (ko) 표시 장치
EP3792979A1 (en) Display device
KR20210008201A (ko) 표시 장치
US11800764B2 (en) Display device
KR20200098809A (ko) 표시 장치
CN113010048A (zh) 显示设备
US20170012056A1 (en) Display device
KR20210148539A (ko) 표시 장치
KR20200136546A (ko) 표시장치
KR20200136520A (ko) 표시 장치
US11800763B2 (en) Display device
US20230056517A1 (en) Display device
US11822744B2 (en) Display device
US20220336565A1 (en) Display device
US20230207610A1 (en) Display device
US20230124028A1 (en) Display device
US20230282795A1 (en) Display device and method of fabricating the same
US20230016834A1 (en) Display device
US20230120255A1 (en) Display device
KR20230120152A (ko) 표시 장치
KR20220072002A (ko) 표시 장치 및 이의 제조 방법
CN117476836A (zh) 显示装置

Legal Events

Date Code Title Description
A201 Request for examination