KR20060110200A - 액티브-매트릭스 디스플레이 패널 - Google Patents

액티브-매트릭스 디스플레이 패널 Download PDF

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KR20060110200A
KR20060110200A KR1020060034380A KR20060034380A KR20060110200A KR 20060110200 A KR20060110200 A KR 20060110200A KR 1020060034380 A KR1020060034380 A KR 1020060034380A KR 20060034380 A KR20060034380 A KR 20060034380A KR 20060110200 A KR20060110200 A KR 20060110200A
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퉁-리앙 린
유-첸 슈
추안-펭 리우
치아-하오 쿠오
유-첸 텡
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프라임 뷰 인터내셔널 코오포레이션 리미티드
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Abstract

디스플레이 영역, 주변 영역 및 팬아웃 회로소자를 포함하는 액티브-매트릭스 디스플레이 패널이 개시된다. 상기 주변 영역은 상기 디스플레이 영역의 적어도 일측에 접속된다. 상기 팬아웃 회로소자는 상기 주변 영역 상에 배열되고, 다층 라우팅 구조이다. 전술한 다층 라우팅 구조를 이용함에 의해, 레이아웃 유연성이 현저히 개선된다.
디스플레이, 팬아웃 회로

Description

액티브-매트릭스 디스플레이 패널{Active-matrix display panel}
도 1은 본 발명의 액티브-매트릭스 디스플레이 패널의 평면도.
도 2a는 도 1의 A-A'선을 따라 취한, 제1 팬아웃 회로소자의 일 예의 횡단면도.
도 2b는 도 1의 A-A'선을 따라 취한, 제1 팬아웃 회로소자의 다른 예의 횡단면도.
도 3은 도 1의 영역 A의 박막 트랜지스터(Thin Film Transistor: TFT) 어레이 기판의 상세도.
도 4a 및 4b는 각각 도 3의 화소 영역의 상세도 및 화소 영역의 박막 트랜지스터의 횡단면도.
도 4c 및 4d는 각각 도 1의 II-II' 및 III-III'선을 따라 취한, 제1 팬아웃 회로소자에서 인접하는 제1 트레이스와 제2 트레이스의 횡단면도.
도 5는 본 발명의 다른 실시예에서, 기판 상에 형성된 제2 트레이스 구조의 횡단면도.
〈관련 출원에 대한 상호 참조〉본 출원은 2005년 4월 19일 출원된 대만 출원 번호 제94112346호의 우선권의 이익을 청구하고 있다. 상기 대만 출원의 모든 개시 내용은 본 명세서에 참조로서 포함된다.
본 발명은 액티브-매트릭스 디스플레이 패널에 관한 것으로서, 보다 상세하게는 다층 팬아웃 회로소자(fanout circuitry)를 가지는 액티브-매트릭스 디스플레이 패널에 관한 것이다.
디스플레이 산업의 급속한 발전에 따라, 보다 높은 품질을 제공하기 위하여, 평판-패널 디스플레이가 요구된다. 디스플레이의 이미지 해상도가 계속 향상되므로, 제품의 모듈 사이즈는 더욱 작아지고 제품의 중량은 더욱 가벼워 진다. 상응하는 패키징 기술은 칩 온 보드(Chip On Board: COB) 기술에서부터 테이프 오토메이티드 본딩(Tape Automated Bonding: TAB) 기술로 발전되었으며, 현재의 미세 피치 칩 온 글래스(Chip On Glass:COG) 기술로 더욱 발전되었다.
통상 사용되는 COG 기술에 있어서, 디스플레이 패널은 디스플레이 영역과 주변 영역을 구비한다. 디스플레이 영역은 이미지가 디스플레이되는 주된 부분이며, 상기 주변 영역에는, 소위 "팬아웃 회로(fanout circuit)"를 포함하는 외부 회로소자(circuitry)가 위치한다. 또한, 드라이버 상의 범프(bump)를 통해서 드라이버 집 적 회로(IC)에 접속하기 위한 드라이버-본딩(driver-bonding) 영역이 상기 주변 영역에 위치한다.
위에서 언급한 팬아웃 회로소자는, 상기 디스플레이 영역으로부터 상기 드라이버 본딩 영역까지, 즉, 상기 드라이버 IC로의 접속을 만들기 위한 것이다. 일반적으로, 상기 드라이버 집적 회로의 범프 피치는 상기 디스플레이 영역의 화소 피치보다 작다. 따라서 팬-형상(fan-shaped)의 접속 회로가 형성된다.
휴대 가능한 적용을 위해서, 전체 디스플레이 모듈, 특히 주변 영역의 크기는, 용이한 운반을 위해 점점 소형화되는 경향이 있다. 상기 팬아웃 회로소자는, 이처럼 좁은 영역에 밀집되어 있어서, 트레이스(trace) 사이의 간격과 트레이스의 선폭 뿐만 아니라 팬아웃 피치가 모두 제한되고, 따라서 배선의 유연성이 감소된다. 보다 높은 디스플레이 해상도에 대한 사용자 측의 요구 때문에 팬아웃 트레이스의 수가 증가 될 때, 팬아웃 회로소자의 레이아웃 배열은 더욱 더 어렵게 될 것이다. 따라서, 팬아웃 회로소자의 레이아웃 유연성을 증가시키기 위한 구조의 변화와 함께, 제한된 주변 영역을 어떻게 효과적으로 이용하는 지가 긴급히 해결되어야 할 문제이다.
본 발명은, 상기 주변 영역 상의 팬아웃 회로소자(circuitry)의 레이아웃 유연성을 증가시키기 위해서, 다층 라우팅(multi-layered routing) 구조를 사용하는 액티브-매트릭스 디스플레이 패널을 제공하는 것이다.
본 발명은, 디스플레이 영역, 주변 영역 및 제1 팬아웃 회로소자를 포함하는 액티브-매트릭스 디스플레이 패널을 제공한다. 상기 주변 영역은 상기 디스플레이 영역의 적어도 일측에 접속되고, 상기 제1 팬아웃 회로소자는 다층 구조이며 상기 주변 영역 상에 배치된다.
본 발명의 일 실시예에서, 상기 액티브-매트릭스 디스플레이 패널은 상기 주변 영역에 위치하고 상기 제1 팬아웃 회로소자에 전기적으로 접속된 드라이빙 회로를 더욱 포함한다. 상기 드라이빙 회로는 드라이버 집적 회로(드라이버 IC)일 수 있다. 상기 드라이버 IC는 적당한 본딩(bonding) 공정을 통해서 상기 주변 영역 상에 본딩된다.
본 발명의 일 실시예에서, 상기 액티브-매트릭스 디스플레이 패널은 상기 드라이빙 회로와 전기적으로 접속된 외부 회로소자를 더욱 포함한다.
본 발명의 일 실시예에서, 상기 액티브-매트릭스 디스플레이 패널은 제어 회로 인터페이스를 더욱 포함한다. 특히, 상기 제어 회로 인터페이스는 외부 회로소자 및 드라이버 IC를 통해서 상기 제1 팬아웃 회로소자에 전기적으로 접속된다.
본 발명의 일 실시예에서, 상기 제1 팬아웃 회로소자는 다수의 전도성 회로층 및 다수의 유전층을 포함한다. 상기 전도성 회로층 및 유전층은 상기 주변 영역 상에 교대로 적층된다. 또한, 상기 전도성 회로층 각각은 다수의 트레이스를 포함하며, 두개의 인접한 트레이스는 다른 전도성 회로층 상에 각각 위치된다.
본 발명의 일 실시예에서, 상기 액티브-매트릭스 디스플레이 패널은 상기 주변 영역 상에 배치된 제2 팬아웃 회로소자를 더욱 포함할 수 있다. 상기 제1 팬아웃 회로소자는 소오스 드라이버용 팬아웃 회로소자(또는 게이트 드라이버용 팬아웃 회로소자)이고, 상기 제2 팬아웃 회로소자는 게이트 드라이버용 팬아웃 회로소자(또는 소오스 드라이버용 팬아웃 회로소자)일 수 있다. 또한, 상기 제2 팬아웃 회로소자는 단층 라우팅 구조 또는 다층 라우팅 구조일 수 있다.
본 발명의 상기 제1 팬아웃 회로소자가 다층 라우팅 구조이기 때문에, 각 전도성 회로층에서 요구되는 레이아웃의 트레이스 수는 현저하게 감소될 수 있다. 그 결과로서, 밀집된 트레이스의 문제가 효과적으로 회피될 수 있다. 더욱이, 트레이스의 선폭 및 트레이스간의 거리 또한 고려된다. 따라서, 디스플레이 패널의 생산 수율이 증가될 수 있다. 또한, 상기 제1 팬아웃 회로소자가 다층 라우팅 구조이므로, 레이아웃 유연성이 개선될 수 있다.
본 발명의 이러한 그리고 다른 전형적인 실시예, 특징, 관점 및 이점들이 기술될 것이며, 첨부된 도면과 함께 전형적인 실시예의 상세한 설명으로부터 보다 명백하게 될 것이다.
전형적으로, 액티브-매트릭스 디스플레이 구동 방법은, 액정 표시 장치(Liquid Crystal Display: LCD), 유기 전계 발광 디스플레이(Organic Electro-Luminescence Display: OEL), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계 방출 디스플레이(Field Emission Display: FED), 카본 나노튜브(Carbon Nanotube: CNT) 및 E-잉크(E-ink) 디스플레이 등의 다양한 디스플레이 기술에 적용될 수 있다. 각종 디스플레이 패널의 구조는 이미지가 디스플레이되는 디스플레이 영역과, 상기 디스플레이 영역 내의 구성 요소를 구동시키기 위해 드라이빙 회로(circuit) 및 다른 관련 회로소자(circuirty)가 배치되는 주변 영역을 포함한다.
도 1은 본 발명의 일 실시예의 액티브-매트릭스 디스플레이 패널의 평면도이며, 예로서 액티브-매트릭스 LCD 패널이 예시된다. 그러나, 본 발명은 LCD에의 적용에 한정되지 않고, 다른 종류의 액티브-매트릭스 디스플레이 패널에도 또한 적용될 수 있다.
도 1을 참조하면, 본 발명의 액티브-매트릭스 디스플레이 패널(100)은 디스플레이 영역(110), 주변 영역(120) 및 제1 팬아웃 회로소자(126)를 포함한다. 상기 주변 영역(120)은, 외부 전기 접속 인터페이스로서, 디스플레이 영역(110)의 적어도 일측에 접속된다. 드라이빙 회로 및 드라이빙 회로의 접속 회로를 포함하는 관련 회로들은 상기 주변 영역(120) 상에 배열된다. 본 실시예에서, 상기 주변 영역(120)은 디스플레이 영역(110)의 두 개의 인접하는 측면에 접속된다. 상기 제1 팬아웃 회로소자(126)는 상기 주변 영역(120) 내에 배열된다.
여전히 도 1을 참조하면, 본 발명의 액티브-매트릭스 디스플레이 패널(100)에서, 게이트 드라이빙 회로(게이트 드라이버)(122), 데이타 드라이빙 회로(소오스 드라이버)(124), 상기 제1 팬아웃 회로소자(126) 및 상기 외부 회로소자(128)가 상기 주변 영역(120) 상에 배열된다. 도 1로부터, 상기 데이타 드라이빙 회로(소오스 드라이버)(124)가 각각 제1 팬아웃 회로소자(126) 및 외부 회로소자(128)에 접속됨 을 볼 수 있다. 바람직한 실시예에서, 상기 게이트 드라이빙 회로(게이트 드라이버)(122)는 게이트 드라이버 IC일 수 있고, 상기 데이타 드라이빙 회로(소오스 드라이버)(124)는 데이타 드라이버 IC 일 수 있다.
상기 액티브-매트릭스 디스플레이 패널(100)은 유연성 있는 인쇄 회로소자(130) 및 제어 회로 인터페이스(140)를 더욱 포함한다. 상기 제어 회로 인터페이스(140)는 상기 유연성 있는 인쇄 회로소자(130)를 경유해 상기 외부 회로소자(128)에 전기적으로 접속된다. 본 발명의 바람직한 실시예에서, 상기 제어 회로 인터페이스(140)는 제어 회로 보드일 수 있다.
상기 설명에 따라서, 사용자 측(예를 들면, 개인용 컴퓨터, 전자 제품 등)으로부터 출력된 이미지 데이터는 상기 제어 회로 인터페이스(140), 유연성 있는 인쇄 회로소자(130), 외부 회로소자(128), 데이타 드라이빙 회로(소오스 드라이버)(124) 및 제1 팬아웃 회로소자(126)를 통해서 상기 디스플레이 영역(110)으로 전송되어서, 액티브-매트릭스 디스플레이 패널(100)은 요구된 이미지를 생성한다. 선택적으로, 상기 제어 회로 인터페이스(140) 및 상기 주변 영역(120) 내의 상기 외부 회로소자(128)는 다른 방법들에 의해 전기적으로 접속될 수 있다. 상술한 상기 제어 회로 인터페이스(140)와 상기 외부 회로소자(128)간의 접속 방법은 한정이라기 보다 오직 예시일 뿐이다.
상기 제1 팬아웃 회로소자(126)는 디스플레이 영역(110) 내의 데이타 라인으로부터 연장된다. 본 발명의 제1 팬아웃 회로소자(126)는, 상기 주변 영역(120) 상에 교대로 적층된 다수의 전도층 및 다수의 유전층을 포함하는 다층 구조이다. 이 러한 다층 구조를 가짐으로서, 하나의 전도층 내에서 요구되는 팬아웃 트레이스의 수가 현저히 감소될 수 있다. 따라서, 팬아웃 영역의 증가 없이, 동일층 내의 트레이스 간의 피치는 증가될 것이고, 보다 긴 선폭 및 충분한 라인 간격이 얻어질 수 있다. 더욱이, 상기 제1 팬아웃 회로소자(126)가 다층 구조이므로, 회로 레이아웃의 유연성이 현저하게 개선된다.
두가지 타입의 제1 팬아웃 회로소자(126) 구조가, 도면과 함께 이하에서 설명될 것이다. 그러나, 다층 라우팅 구조를 위한 다양한 배열이 있을 수 있으므로, 하기의 실시예는 본 발명에 대한 한정이라기 보다 예시이다.
도 2a는 도 1의 A-A'선을 따라 취한, 상기 제1 팬아웃 회로소자(126)의 일 예의 횡단면도이다. 도 2a를 참조하면, 기판(104) 상에 배치된 제1 팬아웃 회로소자(126)는 전도층(126e1), 전도층(126e2), 유전층(126f1) 및 유전층(126f2)에 의해 형성된다. 전도층(126e1)과 전도층(126e2)은 유전층(126f1)과 유전층(126f2)에 의해 분리되어서 다층 라우팅 구조가 형성된다. 도 2a로부터 상기 제1 팬아웃 회로소자(126)는 2개의 전도층(126e1 및 126e2)을 교대로 적층함으로써 형성됨을 볼 수 있다. 이 실시예에서, 전도층(126e1) 내의 어느 트레이스에 가장 가까운 트레이스는 전도층(126e2) 내에 위치되며, 반대의 경우도 마찬가지이다. 따라서, 트레이스의 밀도가, 충분한 트레이스 폭 및 간격이 유지됨과 동시에 증가될 수 있거나, 동일 영역 내에서 동일 트레이스 수를 유지하면서 트레이스 폭 및 간격이 종래 기술보다도 더욱 커질 수 있다.
도 2b는 도 1의 A-A'선을 따라 취한 상기 제1 팬아웃 회로소자의 다른 예의 횡단면도이다. 도 2b를 참조하면, 상기 제1 팬아웃 회로소자(126)는 전도 회로층(126e1), 전도 회로층(126e2), 전도 회로층(126e3), 유전층(126f1), 유전층(126f2) 및 유전층(126f3)에 의해 형성되고, 상기 전도 회로층(126e1), 전도 회로층(126e2) 및 전도 회로층(126e3)은 유전층(126f1), 유전층(126f2) 및 유전층(126f3)에 의해 분리되어서 다층 라우팅 구조가 형성된다. 이전 실시예에서와 동일한 효과를 가지므로, 트레이스의 밀도가 증가되거나, 또는 트레이스 폭 및 간격이, 이들의 어떤 것도 감소시키지 않고, 확대될 수 있다.
도 3은 도 1에서 영역 A로 표시된, 액티브-매트릭스 디스플레이의 박막 트랜지스터(Thin Film Transistor: TFT) 어레이의 상세도이다. 도 3을 참조하면, TFT 어레이(116)는 다수의 화소 P를 정의하기 위한 다수의 스캔 라인(1162) 및 다수의 데이타 라인(1164)을 포함한다. 각 화소 P에는, 박막 트랜지스터(150) 및 화소 전극(160)이 포함된다. 박막 트랜지스터(150)의 세 개의 단자, 게이트, 소오스 및 드레인은 스캔 라인(1162), 데이터 라인(1164) 및 화소 전극(160)에 각각 연결된다.
도 1 및 도 3을 참조하면, 데이타 라인(1164) 각각은 디스플레이 영역(110)으로부터 주변 영역(120)으로 연장되고, 상기 제1 팬아웃 회로소자(126) 내의 트레이스의 하나에 접속된다. 다시 말하면, 상기 팬아웃 회로소자는 상기 주변 영역(120) 상의 데이터 라인 또는 스캔 라인의 연장으로 생각될 수 있다.
도 4a 및 도 4b는 도 3의 화소 P에 있어서, 화소 P의 평면도 및 I-I'선을 따라 취한 박막 트랜지스터의 횡단면도이다. 반면에, 도 4c 및 도 4d는 도 1의 II-II' 및 III-III'선을 따라 취한, 제1 팬아웃 회로소자에서 두 개의 인접하는 트레 이스의 횡단면도이다. 도 4a 내지 4d를 참조하면, 인접하는 트레이스(126a 및 126b)는 다층 라우팅 구조의 두 개의 다른 층에 의해 형성된 트레이스이다.
본 실시예에 있어서, 상기 박막 트랜지스터(150)는 게이트 전극(152), 게이트 절연층(153), 채널층(154), 소오스 전극(155) 및 드레인 전극(156)을 포함한다. 상기 박막 트랜지스터(150)는 탑(top) 게이트 TFT, 바텀(bottom) 게이트 TFT 또는 다른 타입의 박막 트랜지스터 일 수 있다. 하부 박막을 손상으로부터 보호하기 위해서, 패시베이션층(157)이 상기 박막 트랜지스터(150) 상에 더욱 배치될 수 있다.
TFT 어레이 기판의 제조 공정의 일 실시예는, 박막 트랜지스터(150), 제1 트레이스(126a) 및 제2 트레이스(126b)의 제조 방법을 설명하기 위한 예로서 사용될 것이다. 그러나, TFT 어레이 기판의 제조 공정이 변하면, 제1 트레이스(126a) 및 제2 트레이스(126b)의 제조는 대응하여 조절될 수 있다. 이 실시예는 제1 트레이스(126a) 및 제2 트레이스(126b)의 제조 시퀀스 및 구조적 형상에 대한 한정이 아니라 단지 예시일 뿐이다.
먼저, 게이트 전극(152), 스캔 라인(1162) 및 제2 트레이스(126b)가 기판(151) 상에 형성된다. 상술한 게이트 전극(152), 스캔 라인(1162) 및 제2 트레이스(126b)의 제조 방법은 다음과 같이 상세히 설명될 것이다. 먼저 제1 금속층이 기판(151) 상부에 형성된다. 상기 제1 금속층은 포토리소그래피 식각 공정에 의해 패터닝되어서, 게이트 전극(152) 및 상기 게이트 전극(152)에 접속된 스캔 라인(1162)이 각 화소 영역 P에 각각 형성되고, 제2 트레이스(126b)는 상기 주변 영역(120) 상에 형성된다.
다음, 게이트 절연층(153)이 기판(151) 상에 형성된다. 본 실시예에 있어서, 게이트 절연층(153)은 플라즈마 인핸스 화학기상증착(Plasma Enhance Chemical Vapor Deposition: PECVD) 공정에 의해 기판(151) 상에 증착될 수 있다. 상기 게이트 절연층은 상기 게이트 전극(152), 스캔 라인(1162), 기판(151) 및 제2 트레이스(126b)의 일부를 덮는다.
다음, 도 4d에 도시된 바와 같이, 다수의 제1 콘택홀(CH1)이 상기 게이트 절연층(153) 내에 형성된다. 본 발명의 실시예에서, 상기 제2 트레이스(126b)에 대응하는 상기 제1 콘택홀(CH1)이 상기 제2 트레이스(126b)의 일부를 노출시킨다. 다음, 채널층(154)이 상기 게이트 절연층(153) 상의 게이트 전극(152)에 대응하는 위치에 형성된다.
다음, 소오스 전극(155) 및 드레인 전극(156)이 각 채널층(154) 상에 각각 형성된다. 그리고 상기 데이타 라인(1164), 제1 트레이스(126a) 및 제1 접속 트레이스(126c)가 형성된다. 전술한 소오스 전극(155), 드레인 전극(156), 데이타 라인(1164), 제1 트레이스(126a) 및 제1 접속 트레이스(126c)의 제조 방법은 이하에서 설명될 것이다.
제2 금속층이 기판(151) 상에 형성되고, 마이크로 포토 식각 공정에 의해 패터닝되어, 상기 소오스 전극(155), 드레인 전극(156), 데이타 라인(1164), 제1 트레이스(126a) 및 제1 접속 트레이스(126c)를 형성한다. 상기 소오스 전극(155) 및 드레인 전극(156)은 채널층(154) 상에 위치하고; 데이타 라인(1164)은 상기 박막 트랜지스터(150)의 소오스 전극(155)에 접속되고; 상기 제1 트레이스(126a)와 제1 접속 트레이스(126c)는 상기 게이트 절연층(153) 상에 위치한다.
상기 제1 트레이스(126a) 및 제1 접속 트레이스(126c)는 다른 데이터 라인(1164)에 각각 접속된다. 더욱 상세하게는, 상기 제1 트레이스(126a)는 게이트 절연층(153) 상에 형성되고, 상기 제1 접속 트레이스(126c)는 상기 게이트 절연층(153) 상의 제1 콘택홀(CH1)을 통해, 상기 기판(151) 상의 제2 트레이스(126b)에 전기적으로 접속된다. 그 결과로서, 상기 제1 트레이스(126a) 및 제2 트레이스(126b)는 다른 층의 회로 패턴 내에 위치한다. 본 발명에서는, 다른 층의 회로 패턴 사이의 절연을 위해 유전재료가 사용된다.
다음, 패시베이션층(157)이 상기 기판(151) 상에 형성되어, 상기 게이트 절연층(153), 채널층(154), 소오스 전극(155) 및 드레인 전극(156)을 덮어서, 전술한 막들이 손상되는 것이 회피된다.
다음, 콘택홀(CH)의 위치가 정해진다. 본 실시예에서, 콘택홀(CH)이, 패시베이션층(157) 내의 드레인 전극(156)에 대응하는 위치에 형성되도록, 포토리소그래픽 식각 공정이 수행되어서 패시베이션층(157)을 패터닝한다.
다음, 상기 화소 전극(160)이 형성된다. 상기 화소 전극(160)을 형성하는 방법은 아래에서 기술될 것이다. 제3 전도층이 패시베이션층(157) 상에 형성되고, 패터닝되어서 화소 전극(160)을 형성한다. 본 실시예에 있어서, 상기 화소 전극(160)은 콘택홀(CH)을 통해 박막 트랜지스터(150)에 전기적으로 접속되고, 따라서 박막 트랜지스터(150) 및 화소 전극(160)의 제조가 완료된다. 일반적으로, 상기 화소 전극(160)은 보통 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 또는 다른 투명 재료를 포함한다.
도 5는 본 발명의 다른 실시예에서, 기판 상에 형성된 제2 트레이스 구조의 횡단면도이다. 도 5를 참조하면, 본 실시예에서는, 상기 기판(151) 상의 제2 트레이스(126b) 및 상기 게이트 절연층(153) 상의 제1 접속 트레이스(126c)가 제2 접속홀(CH2), 제3 콘택홀(CH3) 및 제2 접속 트레이스(126d)를 통해서 전기적으로 접속된다. 도 5에 도시된 바와 같이, 상기 제2 접속홀(CH2)은 기판(151) 상에 형성되고, 상기 제3 콘택홀(CH3)은 제1 접속 트레이스(126c) 상에 형성되고, 상기 제2 접속 트레이스(126d)는 상기 패시베이션층(157), 제2 콘택홀(CH2) 및 제3 콘택홀(CH3) 상에 형성된다. 상기 제2 트레이스(126b)를 형성하는 방법은 실시예를 통해서 다음과 같이 기술될 것이다.
먼저, 제2 트레이스(126b)가 기판(151) 상에 형성된다. 본 발명의 실시예에 있어서, 먼저 제1 금속층이 기판(151) 상에 형성되고, 패터닝되어 상기 제2 트레이스(126b)를 형성한다.
다음, 게이트 절연층(153)이 기판(151) 상에 형성된다. 특히, 상기 게이트 절연층(153)은 상기 제2 트레이스(126b)의 일부를 덮는다.
다음, 제1 접속 트레이스(126c)가 형성된다. 형성 방법은 실시예를 통해서 다음과 같이 기술될 것이다. 먼저 제2 금속층이 상기 게이트 절연층(153) 상에 형성되고, 패터닝 되어서 상기 제1 접속 트레이스(126c)를 형성한다. 그리고 상기 제1 접속 트레이스(126c)와 제2 트레이스(126b) 사이의 직접적인 전기 접속은 없다.
다음, 패시베이션층(157)이 상기 제2 금속층 상에 형성되고, 제2 콘택 홀(CH2) 및 제3 콘택홀(CH3)이 패시베이션층(157) 내에 형성된다. 본 발명의 실시예에 있어서, 패시베이션층(157)이 제2 금속층 상에 형성되고 패터닝되어서, 제2 콘택홀(CH2) 및 제3 콘택홀(CH3)이 상기 패시베이션층(157) 내의 제2 트레이스(126b) 및 제1 접속 트레이스(126c)에 대응하는 위치에 각각 형성된다.
최후로, 제2 접속 트레이스(126d)가 형성된다. 그의 방법은 다음에서 기술될 것이다. 제3 전도층이 상기 패시베이션층(157) 상에 형성되고, 패터닝되어서 상기 제2 접속 트레이스(126d)를 형성한다. 상기 제1 접속 트레이스(126c)는 상기 제2 접속 트레이스(126d)를 통해 제2 트레이스(126b)에 전기적으로 접속된다.
상기 설명은 단지 2개의 다른 구조에 있어서, 상기 트레이스(126b)의 제조 방법을 예시한 것이다. 다른 방법으로도, 하나의 전도층에서부터 다른 전도층까지의 적절한 접속을 제공할 수 있다. 스캔 라인 또는 데이타 라인과 같은 단층 구조 회로는 연장되어 전술한 방법을 통해서 다층 팬아웃 회로소자에 연결될 수 있다. 그러나, 전술한 것 외의 다른 방법이, 다른 층 사이의 연장(연결)을 획득하기 위해 사용될 수 있다. 위의 실시예는 본 발명을 한정하기 보다 단지 예시하는 것이다. 청구의 정신 및 범위 내에 포함된 각종 변형 및 유사한 배열은, 본 발명의 범위 내에 포함되는 것으로 간주된다.
또한, 본 실시예에 있어서, 상기 제1 팬아웃 회로소자(126)(도 1 참조)는 소오스 드라이버용 팬아웃 회로소자이다. 제 2팬아웃 회로소자(도시 생략) 또한 사용될 수 있다. 상기 제2 팬아웃 회로소자는 상기 스캔 라인(1162)과 게이트 드라이빙 회로(게이트 드라이버)(122)를 접속하기 위해 사용된다. 더욱이, 단층 라우팅 구조 또는 다층 라우팅 구조가 제2 팬아웃 회로소자에서 사용될 수 있다.
유사하게, 사용자는 본 발명의 다층 라우팅 구조를, 다른 설계 요구에 따라서 액티브-매트릭스 디스플레이 패널의 게이트 드라이버용 팬아웃 회로소자에 적용할 수 있으며, 이 경우에는, 소오스 드라이버용 팬아웃 회로소자는 단층 라우팅 구조 또는 다층 라우팅 구조일 수 있다.
요약하면, 본 발명의 액티브-매트릭스 디스플레이 패널에 있어서, 그의 제1 팬아웃 회로소자는 다층 라우팅 구조를 포함한다. 따라서 개별 층에서 요구되는 트레이스의 수는 크게 감소될 수 있다. 따라서, 제한된 팬아웃 영역 내에, 너무 많은 트레이스가 밀집되는 문제가 회피될 수 있다. 따라서 트레이스의 선폭 및 트레이스 사이의 간격은 커질 수 있다. 디스플레이 패널의 수율이 증가될 수 있다. 더욱이, 상기 제1 팬아웃 회로소자의 다층 구조에 의해, 트레이스 레이아웃의 유연성이 개선된다.
본 발명은 전형적인 실시예를 참조하여 상세히 도시되고 설명되었으나, 다음의 청구범위에 의해 정의되는 본 발명의 정신과 범위를 벗어나지 않으면서, 형태 및 세부 내용의 다양한 변형이 가능함은 당업자에게 자명할 것이다.

Claims (12)

  1. 디스플레이 영역;
    상기 디스플레이 영역의 적어도 일측에 접속된 주변 영역; 및
    상기 주변 영역 상에 배치된 제1 팬아웃 회로소자를 포함하며, 여기서 상기 제1 팬아웃 회로소자는 다층 라우팅 구조인 것인 액티브-매트릭스 디스플레이 패널.
  2. 제1항에 있어서, 상기 주변 영역 상에 배치되고, 상기 제1 팬아웃 회로소자에 전기적으로 접속되는 제1 드라이빙 회로를 더욱 포함하는 액티브-매트릭스 디스플레이 패널.
  3. 제2항에 있어서, 상기 드라이빙 회로는 상기 주변 영역 상에 본딩된 드라이버 집적 회로(드라이버 IC)인 액티브-매트릭스 디스플레이 패널.
  4. 제2항에 있어서, 상기 제1 드라이빙 회로에 전기적으로 접속되는 외부 회로소자를 더욱 포함하는 액티브-매트릭스 디스플레이 패널.
  5. 제4항에 있어서, 상기 외부 회로소자에 전기적으로 접속되는 제어 회로 인터페이스를 더욱 포함하는 액티브-매트릭스 디스플레이 패널.
  6. 제1항에 있어서, 상기 제 1팬아웃 회로소자는, 다수의 전도성 라우팅층; 및 다수의 유전층을 포함하고, 여기서, 상기 전도성 라우팅층 및 유전층은 상기 주변 영역 상에서 교대로 적층되는 액티브-매트릭스 디스플레이 패널.
  7. 제6항에 있어서, 각각의 전도성 라우팅층은 다수의 트레이스를 포함하고, 상기 제1 팬아웃 회로소자의 두 개의 인접하는 트레이스는 두 개의 다른 회로층 상에 위치하는, 액티브-매트릭스 디스플레이 패널.
  8. 제2항에 있어서, 상기 주변 영역에 배치된 제2 팬아웃 회로소자를 더욱 포함하는 액티브-매트릭스 디스플레이 패널.
  9. 제8항에 있어서, 상기 주변 영역 상에 배치되고, 상기 제2 팬아웃 회로소자에 전기적으로 접속되는 제2 드라이빙 회로를 더욱 포함하는 액티브-매트릭스 디스플레이 패널.
  10. 제9항에 있어서, 상기 제1 드라이빙 회로는 게이트 드라이버이며, 상기 제2 드라이빙 회로는 소오스 드라이버인 액티브-매트릭스 디스플레이 패널.
  11. 제9항에 있어서, 상기 제1 드라이빙 회로는 소오스 드라이버이며, 상기 제2 드라이빙 회로는 게이트 드라이버인 액티브-매트릭스 디스플레이 패널.
  12. 제8항에 있어서, 상기 제2 팬아웃 회로소자는 다층 라우팅 구조인 액티브-매트릭스 디스플레이 패널.
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