JP2006278752A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 第１の活性領域には第１のゲート絶縁膜を、第２の活性領域には第２のゲート絶縁膜をそれぞれ分けて形成するに際して、エッチングによる表面損傷を回復させてトランジスタの十分な電気特性を得るとともに、設計自由度を拡張させて装置の更なる高集積化を可能とする。
【解決手段】 第２のゲート絶縁膜１０２の被加工端部１０２ａが第１のゲート絶縁膜１０１の被加工端部１０１ａと一部重畳するようにパターニングする（図２（ａ））。そして、第１及び第２のゲート絶縁膜１０１，１０２が上記のように一部重畳した状態で、表面回復処理を行う（図２（ｂ））。
【選択図】 図２
【解決手段】 第２のゲート絶縁膜１０２の被加工端部１０２ａが第１のゲート絶縁膜１０１の被加工端部１０１ａと一部重畳するようにパターニングする（図２（ａ））。そして、第１及び第２のゲート絶縁膜１０１，１０２が上記のように一部重畳した状態で、表面回復処理を行う（図２（ｂ））。
【選択図】 図２
Description
本発明は、２種類のＭＩＳトランジスタを有する半導体装置及びその製造方法に関し、特に一方のＭＩＳトランジスタのゲート絶縁膜に高誘電体材料を用いてなる半導体装置に適用して好適である。
近時では、ゲートリーク電流が小さく低消費電力であるトランジスタとして、高誘電率材料からなるゲート絶縁膜を用いたＭＩＳトランジスタ（以下、単に高誘電率トランジスタと略記する）が注目されている。しかしながら、この高誘電率トランジスタは、閾値電圧が高電圧側にシフトするため、低閾値電圧による高速動作には適さない。
一方、シリコン酸化物やシリコン酸窒化物からなるゲート絶縁膜を用いたＭＩＳトランジスタ（以下、単にＳｉＯ系トランジスタと略記する）は、消費電力は高誘電率トランジスタに比して大きいが、閾値電圧を低くできるために高速動作が可能である。
そこで、半導体装置として高誘電率トランジスタとＳｉＯ系トランジスタとを混載し、高速動作は要しないが低消費電力を要する部分には前者のトランジスタを、消費電力が比較的高くとも高速動作は要する部分には後者のトランジスタを搭載することが提案されている。具体的には、特許文献１，２のように、先ず基板全面にシリコン酸化物からなる第１のゲート絶縁膜を形成した後、第１のゲート絶縁膜をパターニングして第１の活性領域のみに残す。そして、第１のゲート絶縁膜を含む基板全面に高融点材料からなる第２のゲート絶縁膜を形成した後、第２のゲート絶縁膜をパターニングして第２の活性領域のみに残す。これら一連の工程により、第１の活性領域には第１のゲート絶縁膜を、第２の活性領域には第２のゲート絶縁膜をそれぞれ分けて形成することができる。
しかしながら、特許文献１，２の場合、第２のゲート絶縁膜をパターニングする際、第１のゲート絶縁膜上の第２のゲート絶縁膜をエッチング除去するときに、第１のゲート絶縁膜にエッチングによる表面損傷が不可避的に与えられることになる。この状態でトランジスタを形成すれば、トランジスタの十分な電気特性（例えば、ゲートリーク電流の低減や長寿命化など）を得ることはできない。
本発明は、上記の課題に鑑みてなされたものであり、第１の活性領域には第１のゲート絶縁膜を、第２の活性領域には第２のゲート絶縁膜をそれぞれ分けて形成するに際して、エッチングによる表面損傷を回復させてトランジスタの十分な電気特性（例えば、ゲートリーク電流の低減や長寿命化など）を得るとともに、設計自由度を拡張させて装置の更なる高集積化を可能とする半導体装置及びその製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板の表面を素子分離し、第１の活性領域及び第２の活性領域を画定する工程と、前記第１の活性領域及び前記第２の活性領域に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜を加工し、前記第１のゲート絶縁膜の被加工端部が前記第１の活性領域における第１のゲート電極形成領域と前記第２の活性領域における第２のゲート電極形成領域とを除く任意の部位に位置するように、前記第１のゲート絶縁膜を残す工程と、前記第１のゲート絶縁膜上を含む前記第１の活性領域及び前記第２の活性領域に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜を加工し、前記第２のゲート絶縁膜の被加工端部が前記第１のゲート絶縁膜の被加工端部と重畳するように、前記第２のゲート絶縁膜を残す工程と、前記第１のゲート絶縁膜の表面及び前記第２のゲート絶縁膜の表面を同時に表面回復処理する工程と、前記第１のゲート電極形成領域に前記第１のゲート絶縁膜を介して第１のゲート電極を、前記第２のゲート電極形成領域に前記第２のゲート絶縁膜を介して第２のゲート電極をそれぞれパターン形成する工程とを含む。
本発明の半導体装置は、半導体基板上に少なくとも２種類のトランジスタを備えた半導体装置であって、一方の前記トランジスタは、シリコン酸化物又はシリコン酸窒化物からなり、表層が当該表層以外の部分に比して窒素の含有率の高い窒化状態又は酸素及び窒素の含有率の高い酸窒化状態とされてなる第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介してパターン形成された第１のゲート電極とを含み、他方の前記トランジスタは、
高誘電体材料からなり、表層が前記窒化状態又は前記酸窒化状態とされてなる第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介してパターン形成された第２のゲート電極とを含む。
高誘電体材料からなり、表層が前記窒化状態又は前記酸窒化状態とされてなる第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介してパターン形成された第２のゲート電極とを含む。
本発明によれば、第１の活性領域には第１のゲート絶縁膜を、第２の活性領域には第２のゲート絶縁膜をそれぞれ分けて形成するに際して、エッチングによる表面損傷を回復して高いトランジスタ特性を得るとともに、設計自由度を拡張させて装置の更なる高集積化が可能となる。
−本発明の基本骨子−
本発明者は、第１の活性領域には第１のゲート絶縁膜を、第２の活性領域には第２のゲート絶縁膜をそれぞれ分けて形成するに際して、第１のゲート絶縁膜上の第２のゲート絶縁膜をエッチング除去した後に、第１及び第２のゲート絶縁膜の全面を窒化処理又は酸窒化処理して、特に第２のゲート絶縁膜のエッチングによる、第１のゲート絶縁膜の受けた表面損傷を回復させる。このように本発明では、第１及び第２のゲート絶縁膜を分けて形成した状態で両者同時に表面回復処理、例えば窒化処理又は酸窒化処理を施す。この表面回復処理により、第１及び第２のゲート絶縁膜の表層は、窒化処理であれば窒化状態、酸窒化処理であれば酸窒化状態となって表面損傷が回復する。ここで、（酸）窒化状態とは、第１及び第２のゲート絶縁膜の表層に（酸素及び）窒素が混入して、（酸素及び）窒素の含有率が当該表層以外の部分と比べて高い状態を言う。このように本発明では、徒に工程増を招くことなく、第１及び第２のゲート絶縁膜を同時に表面回復処理することにより、第１のゲート絶縁膜のみならず、形成工程を通じて若干の表面損傷を受けがちな第２のゲート絶縁膜の電気特性も改善することができる。
本発明者は、第１の活性領域には第１のゲート絶縁膜を、第２の活性領域には第２のゲート絶縁膜をそれぞれ分けて形成するに際して、第１のゲート絶縁膜上の第２のゲート絶縁膜をエッチング除去した後に、第１及び第２のゲート絶縁膜の全面を窒化処理又は酸窒化処理して、特に第２のゲート絶縁膜のエッチングによる、第１のゲート絶縁膜の受けた表面損傷を回復させる。このように本発明では、第１及び第２のゲート絶縁膜を分けて形成した状態で両者同時に表面回復処理、例えば窒化処理又は酸窒化処理を施す。この表面回復処理により、第１及び第２のゲート絶縁膜の表層は、窒化処理であれば窒化状態、酸窒化処理であれば酸窒化状態となって表面損傷が回復する。ここで、（酸）窒化状態とは、第１及び第２のゲート絶縁膜の表層に（酸素及び）窒素が混入して、（酸素及び）窒素の含有率が当該表層以外の部分と比べて高い状態を言う。このように本発明では、徒に工程増を招くことなく、第１及び第２のゲート絶縁膜を同時に表面回復処理することにより、第１のゲート絶縁膜のみならず、形成工程を通じて若干の表面損傷を受けがちな第２のゲート絶縁膜の電気特性も改善することができる。
更に本発明者は、表面回復処理を行うことを前提として、当該表面回復処理の半導体装置に与える影響について鋭意検討した。例えば図１に示すように、第１の活性領域１１１に形成された第１のゲート絶縁膜１０１のエッチングによる被加工端部１０１ａと、第２の活性領域１１２に形成された第２のゲート絶縁膜１０２のエッチングによる被加工端部１０２ａとが若干離間して隙間１０３が形成されており、例えば隙間１０３が一方の活性領域上（図示の例では第２の活性領域１１２上）に位置する場合（図１（ａ））について考察する。この状態で表面回復処理を行えば、第１及び第２のゲート絶縁膜１０１，１０２の表層１０１ｂ，１０２ｂが窒化状態又は酸窒化状態となるとともに、隙間１０３から露出する第１の活性領域１１１の一部も窒化又は酸窒化されて変質部１０４が形成される（図１（ｂ））。この状態で製造工程を進行させ、例えば第２の活性領域１１２等にシリサイド層１０５を形成した場合、変質部１０４でシリサイド層１０５の形成不良が発生する（図１（ｃ））。
一方、隙間１０３が絶縁物からなる素子分離構造１０６上に形成されたのであれば（図１（ｄ））、変質部１０４が形成されても装置に与える悪影響はないであろう。しかしながらこの場合、常に比較的狭い素子分離構造１０６上に隙間１０３が位置するように、第１のゲート絶縁膜をパターニングする必要があり、設計自由度が極めて狭くなるという大きな制約を甘受せざるを得ない。
そこで本発明では、上記の如き事態の発生を防止するため、図２に示すように、第２のゲート絶縁膜１０２をパターニングする際に、第２のゲート絶縁膜１０２の被加工端部１０２ａが第１のゲート絶縁膜１０１の被加工端部１０１ａと一部重畳するようにパターニングする（図２（ａ））。ここで、重畳部分をＭと図示する。そして、第１及び第２のゲート絶縁膜１０１，１０２が上記のように一部重畳した状態で、第１及び第２のゲート絶縁膜１０１，１０２に表面回復処理を施し、表層１０１ｂ，１０２ｂを窒化状態又は酸窒化状態とする（図２（ｂ））。このとき、第１及び第２のゲート絶縁膜１０１，１０２間には隙間が形成されていないため、第１のゲート絶縁膜１０１と第２のゲート絶縁膜１０２との重畳部分が活性領域上（図示の例では第２の活性領域１１２上）に位置する場合においても、この状態で表面回復処理を行っても上記のような変質部が形成されることなく第１及び第２のゲート絶縁膜１０１，１０２の表面回復を行うことができる。
この点、特許文献１には、例えば図６等において、第１のゲート絶縁膜と第２のゲート絶縁膜とが一部重畳された様子が示されている。しかしながら特許文献１では、本発明の前記処理についての記載は勿論のこと、幾分でもこれを示唆する記載すら皆無である。しかも特許文献１では、第１のゲート絶縁膜と第２のゲート絶縁膜との重畳部分が素子分離構造上に形成された様子のみが明示されている。
これに対して本発明では、前記処理を行うことを前提として、第１のゲート絶縁膜と第２のゲート絶縁膜との重畳部分が活性領域上に位置したとしても、当該活性領域に何等の悪影響を与えることなく、シリサイド層等を所期の状態に形成することができる。従って本発明では、前記重畳部分の形成位置が活性領域上及び素子分離構造上のいずれでも良い。これにより、設計自由度が拡張されて装置の更なる高集積化が可能となる。
−本発明を適用した具体的な実施形態−
以下、上述した本発明の基本骨子を踏まえ、本発明に適用した具体的な実施形態について説明する。
図３〜図５は、本実施形態によるＭＩＳトランジスタの製造方法を工程順に示す概略断面図である。なお、説明の便宜上、本実施形態では、ＭＩＳトランジスタの構成を製造方法と共に説明する。
以下、上述した本発明の基本骨子を踏まえ、本発明に適用した具体的な実施形態について説明する。
図３〜図５は、本実施形態によるＭＩＳトランジスタの製造方法を工程順に示す概略断面図である。なお、説明の便宜上、本実施形態では、ＭＩＳトランジスタの構成を製造方法と共に説明する。
先ず、図３（ａ）に示すように、シリコン基板１上に第１及び第２の活性領域２，３を画定する。
詳細には、半導体基板、ここではシリコン基板１上のＳｉＯ系トランジスタと高誘電率トランジスタとの素子分離領域に素子分離構造を形成し、ＳｉＯ系トランジスタの第１の活性領域２と高誘電率トランジスタの第２の活性領域３とを画定する。素子分離構造としては、ＳＴＩ（Shallow Trench Isolation）法により、リソグラフィー及びドライエッチングにより素子分離領域に形成した溝４ａをシリコン酸化物等の絶縁物で充填してなるＳＴＩ素子分離構造４を形成する。なお、このＳＴＩ素子分離構造４の代わりに、例えば素子分離領域をＬＯＣＯＳ法によりフィールド酸化してなるフィールド酸化膜を形成するようにしても良い。
詳細には、半導体基板、ここではシリコン基板１上のＳｉＯ系トランジスタと高誘電率トランジスタとの素子分離領域に素子分離構造を形成し、ＳｉＯ系トランジスタの第１の活性領域２と高誘電率トランジスタの第２の活性領域３とを画定する。素子分離構造としては、ＳＴＩ（Shallow Trench Isolation）法により、リソグラフィー及びドライエッチングにより素子分離領域に形成した溝４ａをシリコン酸化物等の絶縁物で充填してなるＳＴＩ素子分離構造４を形成する。なお、このＳＴＩ素子分離構造４の代わりに、例えば素子分離領域をＬＯＣＯＳ法によりフィールド酸化してなるフィールド酸化膜を形成するようにしても良い。
続いて、図３（ｂ）に示すように、第１及び第２の活性領域２，３上を含む全面に第１のゲート絶縁膜５を形成する。
詳細には、例えば熱酸化法により、第１及び第２の活性領域２，３上を含む全面にシリコン酸化膜（ＳｉＯ膜）を膜厚（２）ｎｍ程度に形成する。このシリコン酸化膜がＳｉＯ系トランジスタの第１のゲート絶縁膜５となる。ここで、シリコン酸化膜の代わりに、例えばＣＶＤ法によりシリコン酸窒化膜（ＳｉＯＮ膜）を形成しても良い。
詳細には、例えば熱酸化法により、第１及び第２の活性領域２，３上を含む全面にシリコン酸化膜（ＳｉＯ膜）を膜厚（２）ｎｍ程度に形成する。このシリコン酸化膜がＳｉＯ系トランジスタの第１のゲート絶縁膜５となる。ここで、シリコン酸化膜の代わりに、例えばＣＶＤ法によりシリコン酸窒化膜（ＳｉＯＮ膜）を形成しても良い。
続いて、図３（ｃ）に示すように、第１のゲート絶縁膜５上にレジストパターン１１を形成する。
詳細には、先ず、第１のゲート絶縁膜５上の全面にレジスト（不図示）を塗布する。
次に、レジストをリソグラフィーにより加工してレジストパターン１１を形成する。ここで、レジストパターン１１のリソグラフィーによる被加工端部１１ａが、第１の活性領域２における第１のゲート電極形成領域と、第２の活性領域３における第２のゲート電極形成領域とを除く任意の部位に位置する形状に形成すれば良い。従って、高い設計自由度をもってレジストパターン１１を形成することができる。本実施形態では、第１の活性領域２の全体を覆うとともに、被加工端部１１ａが第２の活性領域３における第２のゲート電極形成領域以外の任意の部位に位置する形状に、レジストパターン１１を形成する場合を例示する。
詳細には、先ず、第１のゲート絶縁膜５上の全面にレジスト（不図示）を塗布する。
次に、レジストをリソグラフィーにより加工してレジストパターン１１を形成する。ここで、レジストパターン１１のリソグラフィーによる被加工端部１１ａが、第１の活性領域２における第１のゲート電極形成領域と、第２の活性領域３における第２のゲート電極形成領域とを除く任意の部位に位置する形状に形成すれば良い。従って、高い設計自由度をもってレジストパターン１１を形成することができる。本実施形態では、第１の活性領域２の全体を覆うとともに、被加工端部１１ａが第２の活性領域３における第２のゲート電極形成領域以外の任意の部位に位置する形状に、レジストパターン１１を形成する場合を例示する。
続いて、図３（ｄ）に示すように、第１のゲート絶縁膜５をパターニングする。
詳細には、レジストパターン１１をエッチングマスクとして第１のゲート絶縁膜５をウェットエッチングし、レジストパターン１１の形状に倣って第１のゲート絶縁膜５を加工する。このウェットエッチングにより、第１の活性領域２の全体を覆うとともに、第１のゲート絶縁膜５のウェットエッチングによる被加工端部５ａが第２の活性領域３における第２のゲート電極形成領域以外の任意の部位に位置するように、第１のゲート絶縁膜５が残る。ここでは、被加工端部１１ａが前記任意の部位となるようにレジストパターン１１を形成し、ウェットエッチングした結果、第１のゲート絶縁膜５の被加工端部５ａが第２の活性領域３上に位置する場合を例示する。
詳細には、レジストパターン１１をエッチングマスクとして第１のゲート絶縁膜５をウェットエッチングし、レジストパターン１１の形状に倣って第１のゲート絶縁膜５を加工する。このウェットエッチングにより、第１の活性領域２の全体を覆うとともに、第１のゲート絶縁膜５のウェットエッチングによる被加工端部５ａが第２の活性領域３における第２のゲート電極形成領域以外の任意の部位に位置するように、第１のゲート絶縁膜５が残る。ここでは、被加工端部１１ａが前記任意の部位となるようにレジストパターン１１を形成し、ウェットエッチングした結果、第１のゲート絶縁膜５の被加工端部５ａが第２の活性領域３上に位置する場合を例示する。
続いて、図３（ｅ）に示すように、第１のゲート絶縁膜５上を含む全面に第２のゲート絶縁膜６を形成する。
詳細には、先ず、レジストパターン１１をウェットエッチング等により除去する。
次に、例えばＣＶＤ法により、高誘電体膜を膜厚３ｎｍ程度に形成する。この高誘電体膜が高誘電体トランジスタの第２のゲート絶縁膜６となる。ここで、高誘電体膜としては、例えばＨｆ，Ｚｒ，Ｓｉ，Ａｌ，Ｔａから選ばれた１種或いは２種以上の金属の酸化物又は酸窒化物の膜が挙げられる。ここでは、例えばハフニウム酸化物（ＨｆＯ2）膜とする。
詳細には、先ず、レジストパターン１１をウェットエッチング等により除去する。
次に、例えばＣＶＤ法により、高誘電体膜を膜厚３ｎｍ程度に形成する。この高誘電体膜が高誘電体トランジスタの第２のゲート絶縁膜６となる。ここで、高誘電体膜としては、例えばＨｆ，Ｚｒ，Ｓｉ，Ａｌ，Ｔａから選ばれた１種或いは２種以上の金属の酸化物又は酸窒化物の膜が挙げられる。ここでは、例えばハフニウム酸化物（ＨｆＯ2）膜とする。
続いて、図３（ｆ）に示すように、第２のゲート絶縁膜６上にレジストパターン１２を形成する。
詳細には、先ず、第２のゲート絶縁膜６上の全面にレジスト（不図示）を塗布する。
次に、レジストをリソグラフィーにより加工してレジストパターン１２を形成する。ここで、レジストパターン１２のリソグラフィーによる被加工端部１２ａが、第１のゲート絶縁膜５の被加工端部５ａと重畳する形状に、レジストパターン１２を形成する。
詳細には、先ず、第２のゲート絶縁膜６上の全面にレジスト（不図示）を塗布する。
次に、レジストをリソグラフィーにより加工してレジストパターン１２を形成する。ここで、レジストパターン１２のリソグラフィーによる被加工端部１２ａが、第１のゲート絶縁膜５の被加工端部５ａと重畳する形状に、レジストパターン１２を形成する。
続いて、図４（ａ）に示すように、第２のゲート絶縁膜６をパターニングする。
詳細には、レジストパターン１２をエッチングマスクとして第２のゲート絶縁膜６をパターニングし、レジストパターン１２の形状に倣って第２のゲート絶縁膜６を加工する。このドライエッチングにより、当該ドライエッチングによる被加工端部６ａが第２の活性領域３上で第１のゲート絶縁膜５の被加工端部５ａと重畳するように、第２のゲート絶縁膜６が残る。
詳細には、レジストパターン１２をエッチングマスクとして第２のゲート絶縁膜６をパターニングし、レジストパターン１２の形状に倣って第２のゲート絶縁膜６を加工する。このドライエッチングにより、当該ドライエッチングによる被加工端部６ａが第２の活性領域３上で第１のゲート絶縁膜５の被加工端部５ａと重畳するように、第２のゲート絶縁膜６が残る。
続いて、図４（ｂ）に示すように、レジストパターン１２を除去する。
詳細には、レジストパターン１２をウェットエッチング等により除去する。ここで、第１及び第２のゲート絶縁膜５，６の重畳部分をＭとして図示する。本実施形態では、重畳部分Ｍは第１の活性領域２上に位置している。このように、第１及び第２のゲート絶縁膜５，６が重畳部分Ｍで重なるように形成されているため、第１のゲート絶縁膜５と第２のゲート絶縁膜６との間には隙間が生じることなく、第１及び第２のゲート絶縁膜５，６により第１及び第２の活性領域２，３の全面が確実に覆われている。
詳細には、レジストパターン１２をウェットエッチング等により除去する。ここで、第１及び第２のゲート絶縁膜５，６の重畳部分をＭとして図示する。本実施形態では、重畳部分Ｍは第１の活性領域２上に位置している。このように、第１及び第２のゲート絶縁膜５，６が重畳部分Ｍで重なるように形成されているため、第１のゲート絶縁膜５と第２のゲート絶縁膜６との間には隙間が生じることなく、第１及び第２のゲート絶縁膜５，６により第１及び第２の活性領域２，３の全面が確実に覆われている。
ここで、特に第１のゲート絶縁膜５は、第２のゲート絶縁膜６をドライエッチングした際に、当該ドライエッチングにより表面損傷を受ける。また、第２のゲート絶縁膜６もその形成工程において表面損傷を受けることが多い。
そこで本実施形態では、第１及び第２のゲート絶縁膜５，６の表面損傷を回復させるべく、図４（ｃ）に示すように、第１及び第２のゲート絶縁膜５，６の全面に表面回復処理を施す。
詳細には、表面回復処理として、窒化処理又は酸窒化処理を行う。具体的には、窒化処理の場合には、プラズマ窒化法による処理、ＮＨ3アニール法（ＮＨ3雰囲気下におけるアニール）による処理のうちから選ばれた一処理が好適である。酸窒化処理の場合には、プラズマ窒化法及びＯ2アニール法（酸素雰囲気下におけるアニール）による一連処理、ＮＯアニール法（ＮＯ雰囲気下におけるアニール）による処理、ＮＨ3アニール法及びＯ2アニール法による一連処理のうちから選ばれた一処理が好適である。
詳細には、表面回復処理として、窒化処理又は酸窒化処理を行う。具体的には、窒化処理の場合には、プラズマ窒化法による処理、ＮＨ3アニール法（ＮＨ3雰囲気下におけるアニール）による処理のうちから選ばれた一処理が好適である。酸窒化処理の場合には、プラズマ窒化法及びＯ2アニール法（酸素雰囲気下におけるアニール）による一連処理、ＮＯアニール法（ＮＯ雰囲気下におけるアニール）による処理、ＮＨ3アニール法及びＯ2アニール法による一連処理のうちから選ばれた一処理が好適である。
本実施形態では、プラズマ窒化法及びＯ2アニール法による一連処理を一例として挙げる。プラズマ窒化法としては、例えばＲＦ（高周波）電源を用いてプラズマを励起する装置を用いる。
前記一連処理を第１及び第２のゲート絶縁膜５，６の全面に施すことにより、第１及び第２のゲート絶縁膜５，６の表層５ｂ，６ｂに酸素及び窒素が混入して、５ｂ，６ｂが当該５ｂ，６ｂ以外の部分と比べて酸素及び窒素の含有率が高い状態である酸窒化状態となり、第１及び第２のゲート絶縁膜５，６の表面損傷が修復される。このとき、第１及び第２のゲート絶縁膜５，６により第１及び第２の活性領域２，３の全面が確実に覆われているため、重畳部分Ｍが第１及び第２の活性領域２，３のいずれかの上に位置している場合（本実施形態では、第２の活性領域３上に位置している）でも、第１及び第２の活性領域２，３に上記の表面回復処理に起因する変質部が生じることが確実に防止される。
なお、表面回復処理として窒化処理を行った場合には、第１及び第２のゲート絶縁膜５，６の表層５ｂ，６ｂに窒素が混入して、表層５ｂ，６ｂが当該表層５ｂ，６ｂ以外の部分と比べて窒素の含有率が高い状態である酸窒化状態となり、第１及び第２のゲート絶縁膜５，６の表面損傷が修復されることになる。
続いて、図４（ｄ）に示すように、ゲート電極となる多結晶シリコン膜７を形成する。
詳細には、例えばＣＶＤ法により、第１及び第２のゲート絶縁膜５，６の全面を覆うように、多結晶シリコン膜７を膜厚１００ｎｍ程度に堆積する。
詳細には、例えばＣＶＤ法により、第１及び第２のゲート絶縁膜５，６の全面を覆うように、多結晶シリコン膜７を膜厚１００ｎｍ程度に堆積する。
続いて、図４（ｅ）に示すように、ゲート電極形状のレジストパターン１３を形成する。
詳細には、先ず、多結晶シリコン膜７上の全面にレジスト（不図示）を塗布する。
次に、レジストをリソグラフィーにより加工し、第１及び第２の活性領域２，３にそれぞれゲート電極形状のレジストパターン１３を形成する。
詳細には、先ず、多結晶シリコン膜７上の全面にレジスト（不図示）を塗布する。
次に、レジストをリソグラフィーにより加工し、第１及び第２の活性領域２，３にそれぞれゲート電極形状のレジストパターン１３を形成する。
続いて、図５（ａ）に示すように、ゲート電極８をパターン形成する。
詳細には、レジストパターン１３をエッチングマスクとして多結晶シリコン膜７をドライエッチングし、第１及び第２のゲート絶縁膜５，６上にそれぞれゲート電極８をパターン形成する。
詳細には、レジストパターン１３をエッチングマスクとして多結晶シリコン膜７をドライエッチングし、第１及び第２のゲート絶縁膜５，６上にそれぞれゲート電極８をパターン形成する。
続いて、図５（ｂ）に示すように、レジストパターン１３を除去する。
詳細には、レジストパターン１３を灰化処理等により除去する。このとき、第１及び第２のゲート絶縁膜５，６上にそれぞれ多結晶シリコン膜７からなるゲート電極８が残存する。
詳細には、レジストパターン１３を灰化処理等により除去する。このとき、第１及び第２のゲート絶縁膜５，６上にそれぞれ多結晶シリコン膜７からなるゲート電極８が残存する。
続いて、図５（ｃ）に示すように、第１及び第２のゲート絶縁膜５，６をパターニングする。
詳細には、各ゲート電極８をエッチングマスクとして、第１及び第２のゲート絶縁膜５，６をそれぞれウェットエッチングする。このウェットエッチングにより、第１及び第２のゲート絶縁膜５，６が各ゲート電極８の形状に倣った形状にパターニングされる。
詳細には、各ゲート電極８をエッチングマスクとして、第１及び第２のゲート絶縁膜５，６をそれぞれウェットエッチングする。このウェットエッチングにより、第１及び第２のゲート絶縁膜５，６が各ゲート電極８の形状に倣った形状にパターニングされる。
続いて、図５（ｄ）に示すように、第１及び第２の活性領域２,３に、それぞれソース／ドレイン領域９を形成する。
詳細には、各ゲート電極８をマスクとして、ゲート電極８の両側における第１の活性領域２の表層及びゲート電極８の両側における第２の活性領域３の表層に、それぞれ不純物、ここではＮ型不純物であるリン（Ｐ）を同時にイオン注入する。イオン注入の条件としては、ドーズ量を１×１０16／ｃｍ2、加速エネルギーを１０ｋｅＶとする。そして、シリコン基板１をアニール処理することにより、注入された不純物を活性化する。以上により、各ゲート電極８の両側における第１及び第２の活性領域２，３の表層に、それぞれソース／ドレイン領域９が形成される。
詳細には、各ゲート電極８をマスクとして、ゲート電極８の両側における第１の活性領域２の表層及びゲート電極８の両側における第２の活性領域３の表層に、それぞれ不純物、ここではＮ型不純物であるリン（Ｐ）を同時にイオン注入する。イオン注入の条件としては、ドーズ量を１×１０16／ｃｍ2、加速エネルギーを１０ｋｅＶとする。そして、シリコン基板１をアニール処理することにより、注入された不純物を活性化する。以上により、各ゲート電極８の両側における第１及び第２の活性領域２，３の表層に、それぞれソース／ドレイン領域９が形成される。
このとき、第１の活性領域２上には、表層５ｂが酸窒化状態とされた第１のゲート絶縁膜５を介してパターン形成されたゲート電極７と、ソース／ドレイン領域９とを備えたＳｉＯ系トランジスタ２１が形成される。一方、第２の活性領域３上には、表層６ｂが酸窒化状態とされた第２のゲート絶縁膜６を介してパターン形成されたゲート電極７と、ソース／ドレイン領域９とを備えた高誘電率トランジスタ２２が形成される。
続いて、図５（ｅ）に示すように、各トランジスタ２１，２２をサリサイド化する。
詳細には、先ず、各トランジスタ２１，２２を覆うように、例えばＣＶＤ法により全面に絶縁膜、ここではシリコン酸化膜（不図示）を堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）し、各ゲート電極７及び第１，第２のゲート絶縁膜５，６の各両側面のみにシリコン酸化膜を残し、サイドウォールスペーサ１０を形成する。
詳細には、先ず、各トランジスタ２１，２２を覆うように、例えばＣＶＤ法により全面に絶縁膜、ここではシリコン酸化膜（不図示）を堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）し、各ゲート電極７及び第１，第２のゲート絶縁膜５，６の各両側面のみにシリコン酸化膜を残し、サイドウォールスペーサ１０を形成する。
次に、各トランジスタ２１，２２を覆うように、例えばスパッタ法により全面にシリサイド金属膜（不図示）、ここではコバルト（Ｃｏ）を堆積する。そして、シリコン基板１を熱処理することにより、シリサイド金属膜とシリコンの部分、即ち各ゲート電極７の上面及び各ソース／ドレイン領域９の上面とが反応して、各ゲート電極７の上面及び各ソース／ドレイン領域９の上面にそれぞれシリサイド層１４が形成される。ここで、各ゲート電極７と各ソース／ドレイン９とがそれぞれサイドウォールスペーサ１０により離隔されているため、シリサイド層による両者の短絡が防止される。その後、ウェットエッチングにより、未反応のシリサイド金属膜（各ゲート電極７上と各ソース／ドレイン領域９上とを除く部分のシリサイド金属膜）を除去する。
しかる後、層間絶縁膜や各種配線層の形成工程等の後工程を経て、本実施形態のＭＩＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、第１の活性領域２には第１のゲート絶縁膜５を、第２の活性領域３には第２のゲート絶縁膜６をそれぞれ分けて形成するに際して、エッチングによる表面損傷を回復して高いトランジスタ特性を得るとともに、設計自由度を拡張させて装置の更なる高集積化が可能となる。
なお、本実施形態においては、第１のゲート絶縁膜５をパターニングするに際して、被加工端部５ａが第１及び第２のゲート電極形成領域以外の任意の部位に位置するようにパターニングすれば良い。このことから、例えば図３（ｄ）の工程において、図６に示すように、積極的に、或いは前記任意の部位とすることの結果として、被加工端部５ａがＳＴＩ素子分離構造４上に位置するように、第１のゲート絶縁膜５をパターニングしても良い。
（変形例）
ここで、本実施形態の変形例について説明する。
本変形例では、本実施形態と同様にＭＩＳトランジスタの製造方法を開示するが、上記の表面回復処理に先立ち、予備的な表面回復処理を行う点で相違する。
図７は、本変形例によるＭＩＳトランジスタの製造方法のうち、主要工程のみを示す概略断面図である。なお、本実施形態で開示した構成部材等と同一のものについては、どう符号を記して詳しい説明を省略する。
ここで、本実施形態の変形例について説明する。
本変形例では、本実施形態と同様にＭＩＳトランジスタの製造方法を開示するが、上記の表面回復処理に先立ち、予備的な表面回復処理を行う点で相違する。
図７は、本変形例によるＭＩＳトランジスタの製造方法のうち、主要工程のみを示す概略断面図である。なお、本実施形態で開示した構成部材等と同一のものについては、どう符号を記して詳しい説明を省略する。
本変形例では、図４（ｃ）に示した表面回復処理に先立ち、第１及び第２のゲート絶縁膜５，６に対して個別にそれぞれ予備的な表面回復処理を施す。ここで、以下で説明する予備的な表面回復処理としては、図４（ｃ）に示した表面回復処理と同様に、窒化処理又は酸窒化処理を行う。具体的には、窒化処理の場合には、プラズマ窒化法による処理、ＮＨ3アニール法（ＮＨ3雰囲気下におけるアニール）による処理のうちから選ばれた一処理が好適である。酸窒化処理の場合には、プラズマ窒化法及びＯ2アニール法（酸素雰囲気下におけるアニール）による一連処理、ＮＯアニール法（ＮＯ雰囲気下におけるアニール）による処理、ＮＨ3アニール法及びＯ2アニール法による一連処理のうちから選ばれた一処理が好適である。
本変形例では、予備的な表面回復処理として、プラズマ窒化法及びＯ2アニール法による一連処理を一例として挙げる。プラズマ窒化法としては、例えばＲＦ（高周波）電源を用いてプラズマを励起する装置を用いる。
先ず、図３（ａ），（ｂ）の各工程を経た後、図７（ａ）に示すように、第１のゲート絶縁膜５の全面に予備的な表面回復処理として前記一連処理を施す。この一連処理により、第１のゲート絶縁膜５の表層５ｂが酸窒化状態となり、第１のゲート絶縁膜５の形成時及び形成後に受けた若干の表面損傷が修復される。
続いて、図３（ｃ）〜（ｅ）の各工程を経た後、図７（ｂ）に示すように、第２のゲート絶縁膜６の全面に予備的な表面回復処理として前記一連処理を施す。この一連処理により、第２のゲート絶縁膜６の表層６ｂが酸窒化状態となり、第２のゲート絶縁膜６の形成時及び形成後に受けた若干の表面損傷が修復される。
続いて、図３（ｆ），図４（ａ），（ｂ）の各工程を経た後、図４（ｃ）と同様、図７（ｃ）に示すように、第１及び第２のゲート絶縁膜５，６の全面に表面回復処理、ここでは再度の前記一連処理を施す。この一連処理により、第１及び第２のゲート絶縁膜５，６の表層５ｂ，６ｂが再び酸窒化状態となり、表面損傷が修復される。
しかる後、図４（ｄ），（ｅ），図５（ａ）〜（ｅ）の各工程及び諸々の後工程を経て、本実施形態のＭＩＳトランジスタを完成させる。
以上説明したように、本変形例によれば、第１の活性領域２には第１のゲート絶縁膜５を、第２の活性領域３には第２のゲート絶縁膜６をそれぞれ分けて形成するに際して、エッチングによる表面損傷を回復して高いトランジスタ特性を得るとともに、設計自由度を拡張させて装置の更なる高集積化が可能となる。しかも本変形例では、第１及び第２のゲート絶縁膜５，６への同時の表面回復処理に先立ち、第１及び第２のゲート絶縁膜５，６に対して個別にそれぞれ予備的な表面回復処理を施すことにより、更に確実に第１及び第２のゲート絶縁膜５，６の受けたダメージを回復させることができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）半導体基板の表面を素子分離し、第１の活性領域及び第２の活性領域を画定する工程と、
前記第１の活性領域及び前記第２の活性領域に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜を加工し、前記第１のゲート絶縁膜の被加工端部が前記第１の活性領域における第１のゲート電極形成領域と前記第２の活性領域における第２のゲート電極形成領域とを除く任意の部位に位置するように、前記第１のゲート絶縁膜を残す工程と、
前記第１のゲート絶縁膜上を含む前記第１の活性領域及び前記第２の活性領域に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜を加工し、前記第２のゲート絶縁膜の被加工端部が前記第１のゲート絶縁膜の被加工端部と重畳するように、前記第２のゲート絶縁膜を残す工程と、
前記第１のゲート絶縁膜の表面及び前記第２のゲート絶縁膜の表面を同時に表面回復処理する工程と、
前記第１のゲート電極形成領域に前記第１のゲート絶縁膜を介して第１のゲート電極を、前記第２のゲート電極形成領域に前記第２のゲート絶縁膜を介して第２のゲート電極をそれぞれパターン形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記第１の活性領域及び前記第２の活性領域に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜を加工し、前記第１のゲート絶縁膜の被加工端部が前記第１の活性領域における第１のゲート電極形成領域と前記第２の活性領域における第２のゲート電極形成領域とを除く任意の部位に位置するように、前記第１のゲート絶縁膜を残す工程と、
前記第１のゲート絶縁膜上を含む前記第１の活性領域及び前記第２の活性領域に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜を加工し、前記第２のゲート絶縁膜の被加工端部が前記第１のゲート絶縁膜の被加工端部と重畳するように、前記第２のゲート絶縁膜を残す工程と、
前記第１のゲート絶縁膜の表面及び前記第２のゲート絶縁膜の表面を同時に表面回復処理する工程と、
前記第１のゲート電極形成領域に前記第１のゲート絶縁膜を介して第１のゲート電極を、前記第２のゲート電極形成領域に前記第２のゲート絶縁膜を介して第２のゲート電極をそれぞれパターン形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記２）前記表面回復処理は、窒化処理であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記窒化処理は、プラズマ窒化法による処理、ＮＨ3アニール法による処理のうちから選ばれた一処理であることを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）前記表面回復処理は、酸窒化処理であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記５）前記酸窒化処理は、プラズマ窒化法及びＯ2アニール法による一連処理、ＮＯアニール法による処理、ＮＨ3アニール法及びＯ2アニール法による一連処理のうちから選ばれた一処理であることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）前記第１のゲート絶縁膜を加工する工程において、前記第１のゲート絶縁膜の被加工端部が前記任意の部位となるように加工し、前記第１のゲート絶縁膜の被加工端部が前記第１の活性領域上又は前記第２の活性領域上に位置することを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
（付記７）前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、一方がシリコン酸化物又はシリコン酸窒化物からなる膜であり、他方が高誘電体材料からなる膜であることを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
（付記８）前記高誘電体材料は、Ｈｆ，Ｚｒ，Ｓｉ，Ａｌ，Ｔａから選ばれた１種或いは２種以上の金属の酸化物又は酸窒化物であることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）前記第１の活性領域及び前記第２の活性領域にサリサイド処理を施す工程を更に含むことを特徴とする付記１〜８のいずれか１項に記載の半導体装置の製造方法。
（付記１０）前記表面回復処理に先立ち、
前記第１のゲート絶縁膜を形成した後、前記第１のゲート絶縁膜を加工する前に、前記第１のゲート絶縁膜の全面に予備的な表面回復処理を施す工程と、
前記第２のゲート絶縁膜を形成した後、前記第２のゲート絶縁膜を加工する前に、前記第２のゲート絶縁膜の全面に予備的な表面回復処理を施す工程と
を更に含むことを特徴とする付記１〜９のいずれか１項に記載の半導体装置の製造方法。
前記第１のゲート絶縁膜を形成した後、前記第１のゲート絶縁膜を加工する前に、前記第１のゲート絶縁膜の全面に予備的な表面回復処理を施す工程と、
前記第２のゲート絶縁膜を形成した後、前記第２のゲート絶縁膜を加工する前に、前記第２のゲート絶縁膜の全面に予備的な表面回復処理を施す工程と
を更に含むことを特徴とする付記１〜９のいずれか１項に記載の半導体装置の製造方法。
（付記１１）各々の前記予備的な表面回復処理は、窒化処理であることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記窒化処理は、プラズマ窒化法による処理、ＮＨ3アニール法による処理のうちから選ばれた一処理であることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）各々の前記予備的な表面回復処理は、酸窒化処理であることを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１４）前記酸窒化処理は、プラズマ窒化法及びＯ2アニール法による一連処理、ＮＯアニール法による処理、ＮＨ3アニール法及びＯ2アニール法による一連処理のうちから選ばれた一処理であることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）半導体基板上に少なくとも２種類のトランジスタを備えた半導体装置であって、
一方の前記トランジスタは、
シリコン酸化物又はシリコン酸窒化物からなり、表層が当該表層以外の部分に比して窒素の含有率の高い窒化状態又は酸素及び窒素の含有率の高い酸窒化状態とされてなる第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を介してパターン形成された第１のゲート電極と
を含み、
他方の前記トランジスタは、
高誘電体材料からなり、表層が前記窒化状態又は前記酸窒化状態とされてなる第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介してパターン形成された第２のゲート電極と
を含むことを特徴とする半導体装置。
一方の前記トランジスタは、
シリコン酸化物又はシリコン酸窒化物からなり、表層が当該表層以外の部分に比して窒素の含有率の高い窒化状態又は酸素及び窒素の含有率の高い酸窒化状態とされてなる第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を介してパターン形成された第１のゲート電極と
を含み、
他方の前記トランジスタは、
高誘電体材料からなり、表層が前記窒化状態又は前記酸窒化状態とされてなる第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介してパターン形成された第２のゲート電極と
を含むことを特徴とする半導体装置。
（付記１６）前記高誘電体材料は、Ｈｆ，Ｚｒ，Ｓｉ，Ａｌ，Ｔａから選ばれた１種或いは２種以上の金属の酸化物又は酸窒化物であることを特徴とする付記１５に記載の半導体装置。
（付記１７）２種類の前記トランジスタがサリサイド化されていることを特徴とする付記１５又は１６に記載の半導体装置。
１ シリコン基板
２，１１１ 第１の活性領域
３，１１２ 第２の活性領域
４ ＳＴＩ素子分離構造
５，１０１ 第１のゲート絶縁膜
５ａ，６ａ 被加工端部
５ｂ，６ｂ 表層
６，１０２ 第２のゲート絶縁膜
７ 多結晶シリコン膜
８ ゲート電極
９ ソース／ドレイン領域
１０ サイドウォールスペーサ
１１，１２，１３ レジストパターン
１４，１０５ シリサイド層
２，１１１ 第１の活性領域
３，１１２ 第２の活性領域
４ ＳＴＩ素子分離構造
５，１０１ 第１のゲート絶縁膜
５ａ，６ａ 被加工端部
５ｂ，６ｂ 表層
６，１０２ 第２のゲート絶縁膜
７ 多結晶シリコン膜
８ ゲート電極
９ ソース／ドレイン領域
１０ サイドウォールスペーサ
１１，１２，１３ レジストパターン
１４，１０５ シリサイド層
Claims (10)
- 半導体基板の表面を素子分離し、第１の活性領域及び第２の活性領域を画定する工程と、
前記第１の活性領域及び前記第２の活性領域に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜を加工し、前記第１のゲート絶縁膜の被加工端部が前記第１の活性領域における第１のゲート電極形成領域と前記第２の活性領域における第２のゲート電極形成領域とを除く任意の部位に位置するように、前記第１のゲート絶縁膜を残す工程と、
前記第１のゲート絶縁膜上を含む前記第１の活性領域及び前記第２の活性領域に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜を加工し、前記第２のゲート絶縁膜の被加工端部が前記第１のゲート絶縁膜の被加工端部と重畳するように、前記第２のゲート絶縁膜を残す工程と、
前記第１のゲート絶縁膜の表面及び前記第２のゲート絶縁膜の表面を同時に表面回復処理する工程と、
前記第１のゲート電極形成領域に前記第１のゲート絶縁膜を介して第１のゲート電極を、前記第２のゲート電極形成領域に前記第２のゲート絶縁膜を介して第２のゲート電極をそれぞれパターン形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記表面回復処理は、窒化処理であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記表面回復処理は、酸窒化処理であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１のゲート絶縁膜を加工する工程において、前記第１のゲート絶縁膜の被加工端部が前記任意の部位となるように加工し、前記第１のゲート絶縁膜の被加工端部が前記第１の活性領域上又は前記第２の活性領域上に位置することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
- 前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、一方がシリコン酸化物又はシリコン酸窒化物からなる膜であり、他方が高誘電体材料からなる膜であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
- 前記表面回復処理に先立ち、
前記第１のゲート絶縁膜を形成した後、前記第１のゲート絶縁膜を加工する前に、前記第１のゲート絶縁膜の全面に予備的な表面回復処理を施す工程と、
前記第２のゲート絶縁膜を形成した後、前記第２のゲート絶縁膜を加工する前に、前記第２のゲート絶縁膜の全面に予備的な表面回復処理を施す工程と
を更に含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。 - 各々の前記予備的な表面回復処理は、窒化処理であることを特徴とする請求項６に記載の半導体装置の製造方法。
- 各々の前記予備的な表面回復処理は、酸窒化処理であることを特徴とする請求項６に記載の半導体装置の製造方法。
- 半導体基板上に少なくとも２種類のトランジスタを備えた半導体装置であって、
一方の前記トランジスタは、
シリコン酸化物又はシリコン酸窒化物からなり、表層が当該表層以外の部分に比して窒素の含有率の高い窒化状態又は酸素及び窒素の含有率の高い酸窒化状態とされてなる第１のゲート絶縁膜と、
前記第１のゲート絶縁膜を介してパターン形成された第１のゲート電極と
を含み、
他方の前記トランジスタは、
高誘電体材料からなり、表層が前記窒化状態又は前記酸窒化状態とされてなる第２のゲート絶縁膜と、
前記第２のゲート絶縁膜を介してパターン形成された第２のゲート電極と
を含むことを特徴とする半導体装置。 - ２種類の前記トランジスタがサリサイド化されていることを特徴とする請求項９に記載の半導体装置。
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