JP2006253265A

JP2006253265A - 半導体装置の製造方法

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Publication number: JP2006253265A
Application number: JP2005065083A
Authority: JP
Inventors: Toshiaki Shiraiwa; 利章白岩
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-03-09
Filing date: 2005-03-09
Publication date: 2006-09-21

Abstract

【課題】マスクを用いて基板に凹部を形成する途中で、マスクの開口部が少なくとも開口された状態を維持してマスクの上面に酸化シリコンを堆積する工程を備えることで、アスペクト比の大きな深い凹部を形成することを可能とする半導体装置の製造方法を提供する。
【解決手段】基板１１上に、この基板１１に凹部を形成するための開口部１３が設けられたマスク１２を形成し、マスク１２を用いて基板１１に凹部を形成する工程を備えた半導体装置の製造方法において、マスク１２を用いて基板１１に凹部１４を形成する途中で、マスク１２の開口部１３が少なくとも開口された状態を維持してマスク１２の表面に酸化シリコン１５を堆積する工程を備えた製造方法である。
【選択図】図１

Description

本発明は、アスペクト比の大きな深いトレンチ形成が容易な半導体装置の製造方法に関するものである。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルの縮小化に伴い、トレンチキャパシタを形成する際に、キャパシタ容器を増大させるためにシリコン基板の深く堀ってトレンチを形成することが行われてきているため、トレンチが高アスペクト比となってきている。さらにキャパシタ容量を増加させるため、トレンチをさらに深く形成する加工が求められている。通常、シリコンを深く堀る加工を行う際には、マスク材として酸化シリコン系のハードマスクを用いたドライエッチング法が適用されている（例えば、非特許文献１参照。）。このエッチング加工を行う際には、マスクとの選択比が無限大でないため、このハードマスクも膜減りしていくため、トレンチを深く形成することには限度があった。

S.Shimonishi, T.Matsumoto, S.Taniguchi, K.Takenaka, I.Sakai, T.Ohiwa, F.Higuchi, K.Horiguchi著「Deep Trench Etching with Aspect Ratio Exceeding Fifty」2001 Dry Process International Symposium III-8 p.111-115 ２００１年

解決しようとする問題点は、シリコンに深いトレンチを形成する際に、マスクの膜減りを補うため、マスク膜厚を増加することが必要となるが、このマスク加工の際に形成される開口部のアスペクト比も増加するため、マスク加工が困難になる点である。また、マスクの膜減りを補うため、エッチングマスクとなる薄膜の成膜とトレンチのエッチング加工とを多数回繰り返し行う方法もあるが、成膜とエッチングの工程を多数回繰り返す必要があり、現実的なプロセスではない点である。

本発明の半導体装置の製造方法は、基板上に、この基板に凹部を形成するための開口部が設けられたマスクを形成し、前記マスクを用いて基板に凹部を形成する工程を備えた半導体装置の製造方法において、前記マスクを用いて基板に凹部を形成する途中で、前記マスクの開口部が少なくとも開口された状態を維持して前記マスクの上面に酸化シリコンを堆積する工程を備えたことを最も主要な特徴とする。

本発明の半導体装置の製造方法は、マスクを用いて基板に凹部を形成する途中で、マスクの開口部が少なくとも開口された状態を維持してマスクの上面に酸化シリコンを堆積する工程を備えたため、凹部を加工する際のマスクの膜減りを、酸化シリコンを堆積することで補えるので、従来よりも深い凹部を形成することができるという利点がある。

アスペクト比の大きな深い凹部を形成するという目的を、マスクを用いて基板に凹部を形成する途中で、マスクの開口部が少なくとも開口された状態を維持してマスクの上面に酸化シリコンを堆積する工程を備えることで、初期のマスクの膜厚を増加せずに実現した。

本発明の半導体装置の製造方法に係る第１実施例を、図１および図２の製造工程断面図によって説明する。この実施例では、深い凹部を形成するプロセスについて説明するが、ここでいう凹部とは溝もしくは穴をいう。

図１（１）および（２）Ａ部拡大図に示すように、基板（例えばシリコン基板）１１上にマスク１２を形成する。このマスク１２には上記基板１１に凹部を形成するための開口部１３が設けられている。上記マスク１２の形成方法は、基板１１上にマスク形成膜を成膜した後、通常のレジスト塗布技術とリソグラフィー技術によって凹部を形成する領域上に開口部を形成したレジストマスク（図示せず）を形成し、そのレジストマスクをエッチングマスクに用いたエッチングにより上記マスク形成膜に開口部１３を形成することでマスク１２を形成する。上記マスク形成膜には、例えば窒化シリコン膜１２１と酸化シリコン膜１２２との積層膜を用いる。上記窒化シリコン膜１２１は、例えば２２０ｎｍの膜厚に形成し、上記酸化シリコン膜１２２は１μｍの膜厚に形成する。そして、上記マスク１２を形成した後に上記レジスト膜を除去する。なお、ここでは、上記開口部１３の直径を一例として１４０ｎｍとした。上記各膜厚、上記開口部１３の径は、適宜変更可能であり、形成しようとする凹部の径に応じて変更されるものである。

次に、図１（３）に示すように、上記マスク１２をエッチングマスクに用いて、基板１１のエッチング加工を行う。このエッチングは、例えば、六フッ化イオウ（ＳＦ₆）、臭化水素（ＨＢｒ）、酸素（Ｏ₂）、モノシラン（ＳｉＨ₄）からなるガス系をエッチングガスに用いたドライエッチングを行う。その際、まず基板温度を１００℃にして、例えば２μｍの深さまで基板１１をエッチング加工して凹部１４を形成する。

次に、図１（４）および（５）Ｂ部拡大図に示すように、上記ドライエッチングのガス条件を変更せずに、上記基板温度を３００℃〜４００℃に昇温させ、マスク１２表面上に酸化シリコン１５を堆積させる。その際、上記マスク１２の開口部１３が堆積された酸化シリコン１５によって塞がれることがないようにする。

次に、図２（６）に示すように、基板温度を１００℃に降温してドライエッチングを行い、上記凹部１４をさらに深く形成する。

そして、再度、上記図１（２）、（３）によって説明したシリコン加工を行う工程を繰り返す。すなわち、基板温度を１００℃にして基板１１を所定の深さまでエッチングした後、上記ドライエッチングのガス条件を変更せずに基板温度を１００℃から３００℃に昇温し、３００℃にて開口部１３を塞ぐことがないようにしてマスク１２表面上に酸化シリコン１５を堆積させる。その後上記ドライエッチングのガス条件を変更せずに基板温度を下げて１００℃に戻す。

なお、上記製造工程では、各種の膜厚、加工条件などは、凹部１４を形成するための基板１１のエッチング工程とマスク１２の開口部１３を塞ぐことがないようにしてマスク１２表面上に酸化シリコン１５を堆積させる工程とを実施できる範囲で、適宜変更可能である。

上記製造方法では、酸化シリコンの堆積工程をエッチングプロセス中に含むことで、実質マスク１２の膜厚が増加されたことになり、上記エッチングプロセスを使わない場合に比べ、マスク１２の膜厚増加に相当する凹部１４の深さ方向への加工が可能となる。また、上記製造方法では、トレンチ底部を除く内面に薄膜を形成してトレンチ底部のエッチングを行う工程を多数回繰り返し行うことで深いトレンチを形成するＢｏｓｈプロセスと異なり、エッチングガスの切り替えを行わないため、時間平均のエッチングレートの低下を少なくすることができるという特徴を有する。すなわち、基板温度を変化させるだけで、低温（例えば、１００℃）時にはドライエッチングが行われ、高温（例えば３００℃〜４００℃）時には酸化シリコンの成膜が行われるので、ドライエッチング時のマスク１２の膜減りを補いつつ、基板１１に深い凹部１４の形成が可能となる。

次に、基板温度の昇温、降温プロセスの一例を、図３の基板温度と処理時間の関係図により説明する。

以下、本発明の実施例を図面に基づいて説明する。まず、前記図１および図２によって説明したように、前記実施例１と同様にして、基板（シリコン基板）１１表面にマスク１２を形成する。このマスク１２には、凹部（例えば溝もしくは穴）を形成するための開口部１３を形成しておく。なお、マスク１２の開口部１３を形成するために用いたレジスト膜は除去しておく。

次に、上記マスク１２をエッチングマスクに用いて、基板１１のエッチング加工を行う。このエッチングは、例えば、六フッ化イオウ（ＳＦ₆）、臭化水素（ＨＢｒ）、酸素（Ｏ₂）、モノシラン（ＳｉＨ₄）からなるガス系をエッチングガスに用いたドライエッチングを行う。その際、図３に示すように、まず基板温度を２分間１００℃にして、例えば２μｍの深さまで基板１１をエッチング加工して凹部１４を形成する。

次に、上記ドライエッチングのガス条件を変更せずに、１分間で上記基板温度を１００℃から４００℃に昇温させ、基板温度を２分間４００℃に保持してマスク１２表面上に酸化シリコン１５を堆積させる。その際、上記マスク１２の開口部１３が堆積された酸化シリコン１５によって塞がれることがないようにする。

その後、上記基板温度を４００℃から基板温度を１００℃に１分間で降温する。

そして、再度、上記説明した温度サイクルでシリコン加工を行う工程を繰り返す。すなわち、基板温度を２分間１００℃にして基板１１を所定の深さまでエッチングした後、上記ドライエッチングのガス条件を変更せずに基板温度を１００℃から４００℃に１分間で昇温し、４００℃に２分間保持してマスク１２の開口部１３を塞ぐことがないようにマスク１２表面上に酸化シリコン１５を堆積させる。その後上記ドライエッチングのガス条件を変更せずに基板温度を４００℃から１００℃に１分間で下げるという工程を繰り返す。

次に、基板温度の昇温、降温プロセスの一例を、図４の基板温度と処理時間の関係図により説明する。

次に、上記マスク１２をエッチングマスクに用いて、基板１１のエッチング加工を行う。このエッチングは、例えば、六フッ化イオウ（ＳＦ₆）、臭化水素（ＨＢｒ）、酸素（Ｏ₂）、モノシラン（ＳｉＨ₄）からなるガス系をエッチングガスに用いたドライエッチングを行う。その際、図４に示すように、まず基板温度を３秒間１００℃にして、例えば３０ｎｍの深さまで基板１１をエッチング加工して凹部１４を形成する。

次に、上記ドライエッチングのガス条件を変更せずに、１秒間で上記基板温度を１００℃から４００℃に昇温させ、基板温度を３秒間４００℃に保持してマスク１２表面上に酸化シリコン１５を堆積させる。その際、上記マスク１２の開口部１３が堆積された酸化シリコン１５によって塞がれることがないようにする。

その後、上記基板温度を４００℃から基板温度を１００℃に１秒間で降温する。

そして、再度、上記説明した温度サイクルでシリコン加工を行う工程を繰り返す。すなわち、基板温度を３秒間１００℃にして基板１１を所定の深さまでエッチングした後、上記ドライエッチングのガス条件を変更せずに基板温度を１００℃から４００℃に１秒間で昇温し、４００℃に３秒間保持してマスク１２の開口部１３を塞ぐことがないようにマスク１２表面上に酸化シリコン１５を堆積させる。その後上記ドライエッチングのガス条件を変更せずに基板温度を４００℃から１００℃に１秒間で下げるという工程を繰り返す。

上記実施例２、３においても、上記実施例１と同様に、各種の膜厚、加工条件などは、凹部１４を形成するための基板１１のエッチング工程とマスク１２の開口部１３を塞ぐことがないようにしてマスク１２表面上に酸化シリコン１５を堆積させる工程とを実施できる範囲で、適宜変更可能である。

また、上記実施例２、３においても、酸化シリコンの堆積工程をエッチングプロセス中に含むことで、実質マスク１２の膜厚が増加されたことになり、上記エッチングプロセスを使わない場合に比べ、マスク１２の膜厚増加に相当する凹部１４の深さ方向への加工が可能となる。また、上記製造方法は、トレンチ底部を除く内面に薄膜を形成してトレンチ底部のエッチングを行う工程を多数回繰り返し行うことで深いトレンチを形成するＢｏｓｈプロセスと異なり、エッチングガスの切り替えを行わないため、時間平均のエッチングレートの低下を少なくすることができるという特徴を有する。すなわち、基板温度を変化させるだけで、低温（例えば、１００℃）時にはドライエッチングが行われ、高温（例えば４００℃）時には酸化シリコンの成膜が行われるので、ドライエッチング時のマスク１２の膜減りを補いつつ、基板１１に深い凹部１４の形成が可能となる。

次に、本発明の半導体装置の製造方法に係る第４実施例を、前記図１および図２の製造工程断面図によって説明する。この実施例では、深い凹部を形成するプロセスについて説明するが、ここでいう凹部とは溝もしくは穴をいう。

前記図１（１）および（２）のＡ部拡大図に示すように、基板（例えばシリコン基板）１１上にマスク１２を形成する。このマスク１２には上記基板１１に凹部を形成するための開口部１３が設けられている。上記マスク１２の形成方法は、基板１１上にマスク形成膜を成膜した後、通常のレジスト塗布技術とリソグラフィー技術によって凹部を形成する領域上に開口部を形成したレジストマスク（図示せず）を形成し、そのレジストマスクをエッチングマスクに用いたエッチングにより上記マスク形成膜に開口部１３を形成することでマスク１２を形成する。上記マスク形成膜には、例えば窒化シリコン膜１２１と酸化シリコン膜１２２との積層膜を用いる。上記窒化シリコン膜１２１は、例えば２２０ｎｍの膜厚に形成し、上記酸化シリコン膜１２２は１μｍの膜厚に形成する。そして、上記マスク１２を形成した後に上記レジスト膜を除去する。なお、ここでは、上記開口部１３の直径を一例として１４０ｎｍとした。上記各膜厚、上記開口部１３の径は、適宜変更可能であり、形成しようとする凹部の径に応じて変更されるものである。

次に、前記図１（３）に示すように、上記マスク１２をエッチングマスクに用いて、基板１１のエッチング加工を行う。このエッチングは、例えば、六フッ化イオウ（ＳＦ₆）、臭化水素（ＨＢｒ）、酸素（Ｏ₂）からなるガス系をエッチングガスに用いたドライエッチングを行う。その際、まず基板温度を１００℃にして、例えば２μｍの深さまで基板１１をエッチング加工して凹部１４を形成する。

次に、前記図１（４）および（５）のＢ部拡大図に示すように、処理ガスをＴＥＯＳ（Tetra Ethyl Ortho Silicate）と酸素（Ｏ₂）との混合ガスに替え、上記基板温度を４００℃に昇温させ、いわゆる、カバリッジが悪くなる成膜条件で、マスク１２表面上に酸化シリコン１５を例えば１００ｎｍの厚さに堆積させる。その際、上記マスク１２の開口部１３が堆積された酸化シリコン１５によって塞がれることがないようにする。この成膜条件としては、ＴＥＯＳを８００ｃｍ³／ｍｉｎ、酸素を６００ｃｍ³／ｍｉｎの流量で供給し、成膜雰囲気の圧力を２６７Ｐａ、ＲＦ出力を９００Ｗに設定する。これにより、上記ドライエッチングで膜減りを起こしたマスク１２の膜厚を１００ｎｍ増加させることができる。

そして、再度、上記図１（３）〜（５）および図２によって説明したシリコン加工を行う工程を繰り返す。すなわち、基板温度を１００℃にして基板１１を所定の深さまでドライエッチングした後、上記ガス条件を成膜ガス条件に変更するとともに基板温度を１００℃から４００℃に昇温し、４００℃にて開口部１３を塞ぐことがないようにしてマスク１２表面上に酸化シリコン１５を、いわゆるカバリッジが悪い状態に堆積させる。その後上記ドライエッチングのガス条件に戻すとともに基板温度を下げて１００℃に戻す。

なお、上記製造工程では、各種の膜厚、加工条件などは、凹部１４を形成するための基板１１のエッチング工程とマスク１２の開口部１３を塞ぐことがないようにしてマスク１２表面上に酸化シリコン１５を堆積させる工程とを実施できる範囲で、適宜変更可能である。また、酸化シリコンの成膜工程は、ドライエッチング工程とは別の装置で行うことも可能であるが、処理時間の観点から同一装置にて別チャンバもしくは同一チャンバで行うことが望ましい。

上記製造方法では、マスク１２の開口部１３を塞ぐことがないようにしてマスク１２表面上に酸化シリコン１５を堆積させる工程をエッチングプロセス中に含むことで、実質マスク１２の膜厚が増加されたことになり、上記エッチングプロセスを使わない場合に比べ、マスク１２の膜厚増加に相当する凹部１４の深さ方向への加工が可能となる。

半導体装置の製造方法に係る第１実施例を示した概略構成断面図である。半導体装置の製造方法に係る第１実施例を示した概略構成断面図である。半導体装置の製造方法に係る第２実施例を示した基板温度と処理時間の関係図である。半導体装置の製造方法に係る第３実施例を示した基板温度と処理時間の関係図である。

符号の説明

１１…基板、１２…マスク、１３…開口部、１４…凹部、１５…酸化シリコン

Claims

基板上に、この基板に凹部を形成するための開口部が設けられたマスクを形成し、
前記マスクを用いて基板に凹部を形成する工程を備えた半導体装置の製造方法において、
前記マスクを用いて基板に凹部を形成する途中で、
前記マスクの開口部が少なくとも開口された状態を維持して前記マスクの表面に酸化シリコンを堆積する工程
を備えた半導体装置の製造方法。
前記基板温度を高めたときに前記酸化シリコンの堆積を行い、
前記基板温度を下げた時に前記凹部を形成する工程をドライエッチングにて行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
前記ドライエッチング雰囲気はドライエッチングするガス成分と酸化シリコンを堆積するガス成分とを含み、
前記基板温度をドライエッチング時より上昇させて保持した際に前記酸化シリコンを堆積させ、その後に基板温度を降温させる
ことを特徴とする請求項２記載の半導体装置の製造方法。
前記ドライエッチングでは、エッチングガスに、六フッ化イオウ、臭化水素、酸素およびシラン系ガスからなる混合ガスを用いる
ことを特徴とする請求項３記載の半導体装置の製造方法。
前記凹部をドライエッチングにより形成する際に、
前記ドライエッチング中に酸化シリコンを堆積するガス成分を一時導入させるとともに、前記酸化シリコンを堆積するガス成分が導入されている間に前記基板温度を上昇させて保持し、酸化シリコンを堆積させた後に降温させる
ことを特徴とする請求項１記載の半導体装置の製造方法。
前記凹部を形成する工程と、前記酸化シリコンを堆積させる工程とを同一チャンバ内で行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
前記凹部は、溝もしくは穴からなる
ことを特徴とする請求項１記載の半導体装置の製造方法。