JP2006189286A - 半導体集積回路およびそのバーンインテスト方法 - Google Patents
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Abstract
【課題】バーンインテスト時に回路内部を十分に活性化させることができる上に、そのバーンインテストに必要な回路のオーバヘッドを小さくできる半導体集積回路の提供。
【解決手段】この発明は、順序回路1〜3と、組み合わせ回路4、5と、スキャンテスト回路6と、記憶回路7と、BIST回路8と、選択回路9とを備えている。BIST回路8内には、バーンインテスト用データを記憶回路7の所定の記憶領域に書き込む制御回路81が設けてある。選択回路9は、バーンインテスト時に、記憶回路7に書き込まれているバーンインテスト用データを選択して順序回路1〜3に分配するようになっている。
【選択図】 図1
【解決手段】この発明は、順序回路1〜3と、組み合わせ回路4、5と、スキャンテスト回路6と、記憶回路7と、BIST回路8と、選択回路9とを備えている。BIST回路8内には、バーンインテスト用データを記憶回路7の所定の記憶領域に書き込む制御回路81が設けてある。選択回路9は、バーンインテスト時に、記憶回路7に書き込まれているバーンインテスト用データを選択して順序回路1〜3に分配するようになっている。
【選択図】 図1
Description
本発明は、バーンインテストを行う回路を含む半導体集積回路、および半導体集積回路のバーンインテスト方法に関するものである。
従来、半導体集積回路において、半導体ウェハのレベルでバーンインテストを行う方法として、例えば以下のようなものが知られている。
(1)順序回路、組み合わせ回路、およびこれらの故障検出を行うためのスキャンテスト回路を含む半導体集積回路において、バーンインテスト時に、1つのスキャン入力端子を用いて全てのスキャンパスにバーンインテスト用データを入力する方法。
(2)バーンインテストに際して、LSIチップ上のバーンインテストパターン回路で複数のバーンインテストパターンを選択的に発生し、スキャンパスを形成するスキャン用フリップフロップ回路に並列に入力する方法(特許文献1参照)。
(1)順序回路、組み合わせ回路、およびこれらの故障検出を行うためのスキャンテスト回路を含む半導体集積回路において、バーンインテスト時に、1つのスキャン入力端子を用いて全てのスキャンパスにバーンインテスト用データを入力する方法。
(2)バーンインテストに際して、LSIチップ上のバーンインテストパターン回路で複数のバーンインテストパターンを選択的に発生し、スキャンパスを形成するスキャン用フリップフロップ回路に並列に入力する方法(特許文献1参照)。
しかし、上記の(1)の方法では、1つのスキャン入力端子を用いて全てのスキャンパスにバーンインテスト用データを入力するため、テスト時に半導体集積回路の内部が十分に活性化されないという不具合がある。
また、上記の(2)の方法では、テスト時に半導体集積回路の内部が十分に活性化されるが、テスト回路のオーバヘッドが大きいという不具合がある。
特開2002−257905号公報
また、上記の(2)の方法では、テスト時に半導体集積回路の内部が十分に活性化されるが、テスト回路のオーバヘッドが大きいという不具合がある。
本発明の目的は、上記の点に鑑み、バーンインテスト時に回路内部を十分に活性化させることができる上に、そのバーンインテストに必要な回路のオーバヘッドを小さくできる半導体集積回路およびそのバーンインテスト方法を提供することにある。
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第1の発明は、複数のフリップフロップ回路から構成される、少なくとも2つの順序回路と、前記順序回路の間に配置される少なくとも1つの組み合わせ回路と、前記順序回路のフリップフロップ回路を使用してスキャンテストを行うための回路を形成させるスキャンテスト回路と、データを記憶する記憶回路と、前記記憶回路の故障検出を行うBIST回路と、前記BIST回路内に設け、バーンインテスト用データを前記記憶回路の所定の記憶領域に書き込むデータ書き込み回路と、外部から入力されるスキャンテスト用データと前記記憶回路から読み出される前記バーンインテスト用データとを、前記順序回路に対して選択的に出力する選択回路と、を備えている。
すなわち、第1の発明は、複数のフリップフロップ回路から構成される、少なくとも2つの順序回路と、前記順序回路の間に配置される少なくとも1つの組み合わせ回路と、前記順序回路のフリップフロップ回路を使用してスキャンテストを行うための回路を形成させるスキャンテスト回路と、データを記憶する記憶回路と、前記記憶回路の故障検出を行うBIST回路と、前記BIST回路内に設け、バーンインテスト用データを前記記憶回路の所定の記憶領域に書き込むデータ書き込み回路と、外部から入力されるスキャンテスト用データと前記記憶回路から読み出される前記バーンインテスト用データとを、前記順序回路に対して選択的に出力する選択回路と、を備えている。
第2の発明は、第1の発明において、前記バーンインテスト用データは、テスト対象の動作を活性化させるパターンからなる。
第3の発明は、第1または第2の発明において、前記記憶回路は、RAMまたはフラッシュ・メモリである。
第4の発明は、複数のフリップフロップ回路から構成される、少なくとも2つの順序回路と、前記順序回路の間に配置される少なくとも1つの組み合わせ回路と、データを一時的に記憶する記憶回路と、前記順序回路のフリップフロップ回路を使用してスキャンテストを行うための回路を形成させるスキャンテスト回路と、データを記憶する記憶回路と、前記記憶回路の故障検出を行うBIST回路と、を備えた半導体集積回路において、バーンインテスト時に使用されるバーンインテスト用データを、前記記憶回路の所定の記憶領域に予め書き込んでおき、前記バーンインテスト時には、前記記憶回路に書き込まれているバーンインテスト用データを前記順序回路に分配するようにした。
第3の発明は、第1または第2の発明において、前記記憶回路は、RAMまたはフラッシュ・メモリである。
第4の発明は、複数のフリップフロップ回路から構成される、少なくとも2つの順序回路と、前記順序回路の間に配置される少なくとも1つの組み合わせ回路と、データを一時的に記憶する記憶回路と、前記順序回路のフリップフロップ回路を使用してスキャンテストを行うための回路を形成させるスキャンテスト回路と、データを記憶する記憶回路と、前記記憶回路の故障検出を行うBIST回路と、を備えた半導体集積回路において、バーンインテスト時に使用されるバーンインテスト用データを、前記記憶回路の所定の記憶領域に予め書き込んでおき、前記バーンインテスト時には、前記記憶回路に書き込まれているバーンインテスト用データを前記順序回路に分配するようにした。
第5の発明は、第4の発明において、前記バーンインテスト用データは、テスト対象の動作を活性化させるパターンからなる。
このような構成からなる本発明によれば、バーンインテスト時に回路内部を十分に活性化させることができる上に、そのバーンインテストに必要な回路のオーバヘッドを小さくできる。
このような構成からなる本発明によれば、バーンインテスト時に回路内部を十分に活性化させることができる上に、そのバーンインテストに必要な回路のオーバヘッドを小さくできる。
以下、本発明の実施形態について、図面を参照して説明する。
図1は、本発明の半導体集積回路の実施形態の構成例を示すブロック図である。
この実施形態に係る半導体集積回路は、図1に示すように、複数(この例では3つ)の順序回路1〜3と、複数(この例では2つ)の組み合わせ回路4、5と、スキャンテスト回路6と、記憶回路7と、BIST(Built−in Self−test)回路8と、選択回路9とを備えている。
図1は、本発明の半導体集積回路の実施形態の構成例を示すブロック図である。
この実施形態に係る半導体集積回路は、図1に示すように、複数(この例では3つ)の順序回路1〜3と、複数(この例では2つ)の組み合わせ回路4、5と、スキャンテスト回路6と、記憶回路7と、BIST(Built−in Self−test)回路8と、選択回路9とを備えている。
また、この実施形態は、半導体集積回路の初期不良を除去するためのバーンインテスト、およびその故障検出を行うことができ、その後の通常の動作時には、順序回路1〜3および組み合わせ回路4、5が本来の論理回路として使用できるとともに、記憶回路7を本来のメモリとして使用できるようになっている。
順序回路1〜3は、それぞれ複数のフリップフロップ回路11、21、31からなる。そして、その各フリップフロップ回路11、21、31は、後述のスキャンテスト回路6の働きに従い、バーンインテスト動作、スキャンテスト動作、または通常動作では、その機能が異なるようになっている。この点については後述する。
順序回路1〜3は、それぞれ複数のフリップフロップ回路11、21、31からなる。そして、その各フリップフロップ回路11、21、31は、後述のスキャンテスト回路6の働きに従い、バーンインテスト動作、スキャンテスト動作、または通常動作では、その機能が異なるようになっている。この点については後述する。
組み合わせ回路4、5は、順序回路1〜3の間にそれぞれ配置され、バーンインテストおよびスキャンテストの対象になる回路である。
スキャンテスト回路6は、順序回路1〜3のフリップフロップ回路11、21、31を利用してスキャンテストを行うための回路を形成するものであり、切り替えスイッチ61a、61b、61cなどからなる。
スキャンテスト回路6は、順序回路1〜3のフリップフロップ回路11、21、31を利用してスキャンテストを行うための回路を形成するものであり、切り替えスイッチ61a、61b、61cなどからなる。
すなわち、切り替えスイッチ61aは、通常動作の場合には、その接点が図示の位置となり、各フリップフロップ回路11に本来の回路機能を実現させるようになっている。また、切り替えスイッチ61aは、故障検出を行うスキャンテスト時には、その接点が図示の位置とは反対側に切り替わり、各フリップフロップ回路11を直列に接続させてシフトレジスタとして機能させるようになっている。
また、切り替えスイッチ61bは、通常動作時には各フリップフロップ回路21に本来の回路機能を実現させ、スキャンテスト時には各フリップフロップ回路21を直列に接続させてシフトレジスタとして機能させるようになっている。
さらに、切り替えスイッチ61cは、通常動作時には各フリップフロップ回路31に本来の回路機能を実現させ、スキャンテスト時には各フリップフロップ回路31を直列に接続させてシフトレジスタをとして機能させるようになっている。
さらに、切り替えスイッチ61cは、通常動作時には各フリップフロップ回路31に本来の回路機能を実現させ、スキャンテスト時には各フリップフロップ回路31を直列に接続させてシフトレジスタをとして機能させるようになっている。
記憶回路7は、通常の動作時にデータを記憶するためのメモリであり、例えばRAMやフラッシュ・メモリなどからなる。この記憶回路7は、BIST回路8によりその故障検出の対象となるものである。また、この記憶回路7の記憶領域の一部である所定の記憶領域には、バーンインテスト時に使用するバーンインテスト用データが格納されるようになっている。
BIST回路8は、記憶回路7の故障検出を行うものであり、図示しないテストパターン発生回路、テスト出力圧縮回路、比較回路などから構成される。また、BIST回路8内には、バーンインテスト用データを記憶回路7の所定の記憶領域に書き込むためのバーンインテスト用データ書き込み機能と、バーンインモード時にその記憶領域に書かれたバーンインテスト用データを各フリップフロップに与える制御をする機能を有する制御回路81が設けてある。
選択回路9は、外部からのスキャンテスト信号または記憶回路7から読み出されるバーンインテスト用データを選択し、この選択したデータをスキャンテスト回路6を介して順序回路1〜3に供給する回路である。このため、選択回路9は、複数のマルチプレクサ91〜93からなり、その各マルチプレクサ91〜93はバーンインテスト信号に基づき、上記のデータを選択的に出力できるようになっている。
次に、このような構成からなる実施形態のテスト動作の一例について、図1を参照して説明する。
この実施形態では、バーンインテストを行うときには、そのテストに先立って、BIST回路8内に設けた制御回路81を用いて、所定のバーンインテスト用データを記憶回路7の所定の記憶領域に予め書き込んでおく。
この実施形態では、バーンインテストを行うときには、そのテストに先立って、BIST回路8内に設けた制御回路81を用いて、所定のバーンインテスト用データを記憶回路7の所定の記憶領域に予め書き込んでおく。
ここで、バーンインテスト用データは外部から入力され、そのデータの内容は、テスト対象の回路動作を活性化させるパターンからなる。
まず、バーンインテストを行う場合について説明する。
この場合には、スキャンテスト回路6の切り替えスイッチ61a、61b、61cの各接点を、図1に示す位置とは反対の位置に切り替える。次に、選択回路9の各マルチプレクサ91〜93は、バーンインテスト信号によって、バーインテスト動作に切り替えられる。
まず、バーンインテストを行う場合について説明する。
この場合には、スキャンテスト回路6の切り替えスイッチ61a、61b、61cの各接点を、図1に示す位置とは反対の位置に切り替える。次に、選択回路9の各マルチプレクサ91〜93は、バーンインテスト信号によって、バーインテスト動作に切り替えられる。
このときには、そのバーインインテスト信号などに基づき、記憶回路7の所定の記憶領域に書き込まれている各バーンインテスト用データが読み出され、この読み出された各データは、各マルチプレクサ91〜93によって対応する順序回路1〜3の各フリップフロップ回路11、21、31にそれぞれ直列に入力される。
そして、順序回路1〜3の各フリップフロップ回路11、21、31に入力された各バーンインテスト用データを用いて、組み合わせ回路4、5などのバーンインテストを行う。このときには、組み合わせ回路4、5には、その各回路の特質に応じて、その各回路動作を活性化させるパターンからなる各データが分配される。このため、バーンインテスト時には、その分配された各データを使用することにより、各回路の内部を十分に活性化させることができる。
そして、順序回路1〜3の各フリップフロップ回路11、21、31に入力された各バーンインテスト用データを用いて、組み合わせ回路4、5などのバーンインテストを行う。このときには、組み合わせ回路4、5には、その各回路の特質に応じて、その各回路動作を活性化させるパターンからなる各データが分配される。このため、バーンインテスト時には、その分配された各データを使用することにより、各回路の内部を十分に活性化させることができる。
次に、スキャンテストを行う場合について説明する。
この場合には、スキャンテスト回路6の切り替えスイッチ61a、61b、61cの各接点を、図1に示す位置とは反対の位置に切り替える。このときには、選択回路9の各マルチプレクサ91〜93は、外部からのスキャンテスト信号を各順序回路1〜3に出力するようになっている。
この場合には、スキャンテスト回路6の切り替えスイッチ61a、61b、61cの各接点を、図1に示す位置とは反対の位置に切り替える。このときには、選択回路9の各マルチプレクサ91〜93は、外部からのスキャンテスト信号を各順序回路1〜3に出力するようになっている。
この状態で、各マルチプレクサ91〜93に各スキャンテスト用データが入力されると、その入力された各スキャンテスト用データは、対応する順序回路1〜3の各フリップフロップ回路11、21、31にそれぞれ直列に入力される。
その各フリップフロップ回路11、21に入力された各データは、組み合わせ回路4、5にそれぞれ並列に入力される。次に、切り替えスイッチ61a、61b、61cの各接点を図示の位置に切り替えると、組み合わせ回路4、5の各出力が順序回路2、3の各フリップフロップ回路21、31に格納される。
その各フリップフロップ回路11、21に入力された各データは、組み合わせ回路4、5にそれぞれ並列に入力される。次に、切り替えスイッチ61a、61b、61cの各接点を図示の位置に切り替えると、組み合わせ回路4、5の各出力が順序回路2、3の各フリップフロップ回路21、31に格納される。
その後、切り替えスイッチ61a、61b、61cの各接点を図示の位置とは反対の位置に切り替えると、順序回路2、3のスキャン出力が取り出せ、これにより組み合わせ回路4、5などの故障検査ができる。
以上説明したようにこの実施形態では、半導体集積回路に含まれる記憶回路に、バーンインテスト時にテスト対象を十分に活性化させることができるバーンインテスト用データ格納するようにし、バーンインテスト時には、そのバーンインテスト用データを読み出して検査対象ごとに分配するようにした。
以上説明したようにこの実施形態では、半導体集積回路に含まれる記憶回路に、バーンインテスト時にテスト対象を十分に活性化させることができるバーンインテスト用データ格納するようにし、バーンインテスト時には、そのバーンインテスト用データを読み出して検査対象ごとに分配するようにした。
このため、この実施形態によれば、バーンインテスト時に回路内部を十分に活性化させることができる上に、そのバーンインテストに必要な回路のオーバヘッドを小さくすることができる。
1〜3・・・順序回路、4、5・・・組み合わせ回路、6・・・スキャンテスト回路、7・・・記憶回路、8・・・BIST回路、9・・・選択回路、11、21、31・・・フリップフロップ回路、81・・・制御回路
Claims (5)
- 複数のフリップフロップ回路から構成される、少なくとも2つの順序回路と、
前記順序回路の間に配置される少なくとも1つの組み合わせ回路と、
前記順序回路のフリップフロップ回路を使用してスキャンテストを行うための回路を形成させるスキャンテスト回路と、
データを記憶する記憶回路と、
前記記憶回路の故障検出を行うBIST回路と、
前記BIST回路内に設け、バーンインテスト用データを前記記憶回路の所定の記憶領域に書き込むデータ書き込み回路と、
外部から入力されるスキャンテスト用データと前記記憶回路から読み出される前記バーンインテスト用データとを、前記順序回路に対して選択的に出力する選択回路と、
を備えることを特徴とする半導体集積回路。 - 前記バーンインテスト用データは、テスト対象の動作を活性化させるパターンからなることを特徴とする請求項1に記載の半導体集積回路。
- 前記記憶回路は、RAMまたはフラッシュ・メモリであることを特徴とする請求項1または請求項2に記載の半導体集積回路。
- 複数のフリップフロップ回路から構成される、少なくとも2つの順序回路と、
前記順序回路の間に配置される少なくとも1つの組み合わせ回路と、
データを一時的に記憶する記憶回路と、
前記順序回路のフリップフロップ回路を使用してスキャンテストを行うための回路を形成させるスキャンテスト回路と、
データを記憶する記憶回路と、
前記記憶回路の故障検出を行うBIST回路と、を備えた半導体集積回路において、
バーンインテスト時に使用されるバーンインテスト用データを、前記記憶回路の所定の記憶領域に予め書き込んでおき、
前記バーンインテスト時には、前記記憶回路に書き込まれているバーンインテスト用データを前記順序回路に分配するようにしたことを特徴とする半導体集積回路のバーンインテスト方法。 - 前記バーンインテスト用データは、テスト対象の動作を活性化させるパターンからなることを特徴とする請求項4に記載の半導体集積回路のバーンインテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005000437A JP2006189286A (ja) | 2005-01-05 | 2005-01-05 | 半導体集積回路およびそのバーンインテスト方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100842909B1 (ko) | 2006-11-07 | 2008-07-02 | 주식회사 하이닉스반도체 | 번-인 테스트의 스캔 방법 |
-
2005
- 2005-01-05 JP JP2005000437A patent/JP2006189286A/ja not_active Withdrawn
Cited By (1)
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KR100842909B1 (ko) | 2006-11-07 | 2008-07-02 | 주식회사 하이닉스반도체 | 번-인 테스트의 스캔 방법 |
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