JP2006186396A - 半導体搭載用配線基板 - Google Patents
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Abstract
半導体デバイスの高集積化、高速化又は多機能化による端子の増加及び端子間隔の狭ピッチ化に有効であり、半導体デバイスを特に基板両面に高密度かつ高精度に搭載でき、更に信頼性にも優れた半導体搭載用配線基板、その製造方法、及び半導体パッケージを提供する。
【解決手段】
半導体搭載用配線基板5は、少なくとも絶縁膜1と、絶縁膜1中に形成された配線2と、配線2とビア3で導通された複数の電極パッド4とからなる配線基板である。電極パッド4は絶縁膜1の表裏両面に、表面を露出して設けられ、かつ、前記電極パッドの側面の少なくとも一部は絶縁膜1に埋設されている。絶縁膜1は、2枚の金属板上に夫々電極パッド4を形成し、その後電極パッド4及び各金属板上に絶縁層と配線を積層形成した後、絶縁層を貼り合わせて一体化し、その後、金属板を除去することにより形成することができる。
【選択図】 図1
Description
この半導体搭載用配線基板において、前記第1の配線層及び前記第2の配線層の少なくとも一方は、多層配線層であることが好ましい。また、前記第1の配線層の前記貼り合わせ面には少なくとも一つの配線が露出されており、前記第2の配線層の前記貼り合わせ面には少なくとも一つのビアが露出されており、前記配線と前記ビアが接続されていることが好ましい。更に、前記第1の配線層及び前記第2の配線層の前記貼り合わせ面には少なくとも一つのビアが露出しており、前記ビア同士が接続されていることが好ましい。
2 配線
3 ビア
4 電極パッド
4a パッド
4b パッド
4c パッド
5 半導体搭載用配線基板
6 支持体
7 ソルダーレジスト
8 支持体
9 バンプ
10 ワイヤー
11 半導体デバイス
12 導電性接着剤
13 外部端子ピン
14 半導体パッケージ
15 モールディング
16 半田ボール
17 電極パッド
18 ソルダーレジスト
19 マザーボード
20 半導体パッケージ
21 第1の絶縁層
22 第2の絶縁層
23 第3の絶縁層
24 絶縁膜
25 配線
26 ビア
27 電極パッド
28 ビア
29 半導体搭載用配線基板
30 配線
31 ビア
41 第1の絶縁層
42 第2の絶縁層
43 第3の絶縁層
44 配線
45 ビア
46 第4の絶縁層
47 絶縁膜
48 配線
49 ビア
50 電極パッド
51 ビア
52 半導体搭載用配線基板
61 支持基板
62 電極パッド
63 凹部
64 電極パッド
65 バリア層
66 電極パッド
67a 絶縁層
67b 絶縁層
68a ビアホール
68b ビア
68c ビア
69a 配線
69b 配線
73 支持基板付き配線基板
75 半導体搭載用配線基板
76 支持体
77 ソルダーレジスト
78 絶縁膜
81 支持基板
82 電極パッド
83 絶縁層
83a ビアホール
83a 絶縁層
84 ビア
84a ビア
85 配線
85a 配線
86 支持基板付き配線基板
87 絶縁層
88 ビア
90 支持基板付き配線基板
92 半導体搭載用配線基板
93 下層絶縁層
94 ビア
95 ビア
101 スルーホール
102 配線層
103 ベースコア基板
104 ビア
105 層間絶縁膜
106 導体配線層
107 ソルダーレジスト層
111 樹脂シート
112 導体配線層
113 ビア
114 一括積層基板
Claims (4)
- 表面に位置する第1の絶縁層を含む第1の配線層と、裏面に位置する第2の絶縁層を含む第2の配線層と、を有し、前記第1の配線層と前記第2の配線層を腹合わせで貼り合わせて形成される半導体搭載用配線基板であって、前記第1の配線層は、第1の絶縁膜と、第1の電極パッドと、前記第1の電極パッドに接続される第1のビアと、を有し、前記第1の電極パッドは、前記半導体搭載用配線基板の表面側の表面に、その表面を露出して設けられ、側面の少なくとも一部が前記第1の絶縁層に埋設されており、前記第2の配線層は、第2の絶縁膜と、第2の電極パッドと、前記第2の電極パッドに接続される第2のビアと、を有し、前記第2の電極パッドは、前記半導体搭載用配線基板の裏面側の表面に、その表面を露出して設けられ、側面の少なくとも一部が前記第1の絶縁層に埋設されており、前記第1の配線層及び前記第2の配線層による貼り合わせ面を構成する絶縁膜は同じ材料からなり、貼り合わせ後第3の配線層を構成し、前記第3の配線層は、両表面に埋設された複数個の配線と前記配線を相互に接続するビアと、を有することを特徴とする半導体搭載用配線基板。
- 前記第1の配線層及び前記第2の配線層の少なくとも一方は、多層配線層であることを特徴とする請求項1に記載の半導体搭載用配線基板。
- 前記第1の配線層の前記貼り合わせ面には少なくとも一つの配線が露出されており、前記第2の配線層の前記貼り合わせ面には少なくとも一つのビアが露出されており、前記配線と前記ビアが接続されていることを特徴とする請求項1又は2に記載の半導体搭載用配線基板。
- 前記第1の配線層及び前記第2の配線層の前記貼り合わせ面には少なくとも一つのビアが露出しており、前記ビア同士が接続されていることを特徴とする請求項1又は2に記載の半導体搭載用配線基板。
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