JP2006186367A - 接合基板を形成するシステム及び方法並びに接合基板製品 - Google Patents

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Abstract

【課題】接合基板を形成するシステム及び方法並びに接合基板製品を提供すること。
【解決手段】本発明は、第１基板形状を有し、第１表面側に位置する少なくとも１つのアライメント・マークを有する第１基板を提供することを含む、接合基板の形成方法を提供する。第２基板形状を有する第２基板が提供される。第２基板は第１基板に対して所定の向きに向いている。接合される第２基板が少なくとも１つの第１アライメント・マークを覆わないように、第２基板が第１基板の第１表面側に接合されて接合基板がもたらされる。
【選択図】図１

Description

本発明は、接合された基板を形成するシステム及び方法並びに接合基板製品に関する。
リソグラフィ装置は、基板上に、通常は、基板の目標部分に所望のパターンを適用する装置である。リソグラフィ装置は、例えば集積回路（ＩＣ）の製造に使用することができる。その場合、ＩＣの個々の層の上に形成される回路パターンを生成するためにマスク或いはレチクルと呼ばれるパターン形成装置を使用することができる。このパターンを基板（例えば、シリコン・ウェハ）上の（例えば、１つ又はいくつかのダイの一部分を含む）目標部分に転写することができる。パターンの転写は、通常、基板上に設けた放射線感応材料（レジスト）層に結像させることによる。一般に単一の基板は、隣接する、順次パターン形成される網目状の目標部分を含むことになる。公知のリソグラフィ装置には、目標部分上の全パターンを一度に露光することによって各目標部分が照射される、いわゆるステッパと、照射ビームを横切って所定の方向（「走査」方向に）にパターンを走査し、同時にこれと同期的に基板をこの走査方向と平行に又は逆平行に走査することによって、各目標部分が照射される、いわゆるスキャナが含まれる。やはり、基板上にパターンを刻印することによって、パターンをパターン形成装置から基板へ転写することが可能である。
ウェハ接合は、電子回路を製造するために、表面に第１デバイスを保持する第１基板を第２基板の表面上の第２デバイスと接触させる、マイクロ・エレクトロニクス製造に使用されている一技術である。一般に、電子信号を第１基板上の少なくとも１つの第１デバイスから第２基板上の少なくとも１つの第２デバイスに、またその逆向きに伝達することができるように、接点が配置される。ウェハ接合を使用する理由は、製造中及び／又はパッケージ中のコスト削減及び製品サイズの縮小化である。
ウェハ接合が、コスト低減に有用である例は、Ｓｉベースの第１デバイスを、ＩＩＩ−Ｖ族、又はＩＩ−ＶＩ族半導体基板など他の基板材料上の第２デバイスと組み合わせる場合である。単一基板上に両方の種類のデバイスを製造するのは、構成材料の不和合性のために事実上不可能であることがある。
他の例は、両方の基板が同様の種類の基板をベースとしてよいとしても、電子回路デバイスが複雑なため、別々のウェハ上に電子回路デバイスを製造する必要がある、第１及び第２基板から作製される電子回路である。
電子回路又は「チップ」が、単一の基板上に製造されない２つ以上のデバイスを組み合わせる必要がある場合に、ウェハ接合は、これらのデバイスを組み合わせて所望の（電子的）機能をもつ単一のパッケージにする方法を提供することができる。
第１及び第２基板から作製された電子回路を形成するにはいくつかの手法がある。１つの手法では、デバイスが別々の基板上に製造され、続いてそれらの基板が接合される。各デバイス上には、１つ又は複数のコンタクト・パッド（又はボンド・パッド）を設ける領域が確保されている。そのようなコンタクト・パッドは、デバイスの１つと他の１つのデバイス上の同様のコンタクト・パッドとの間の接続を提供することを目的としている。一般に、デバイス領域内のボンド・パッドの配置は、デバイス又はデバイスが一部分をなす電子回路の設計中に画定される。この手法の不利な点は、これらのデバイスから形成された電子回路が実際に機能するように、接合されるデバイス上のボンド・パッドを十分に位置合せし、重ね合せ（つまり、デバイス領域内のそれぞれのボンド・パッドの横方向の位置を一致させ）なければならないことである。接合作業は約数ミクロンの限定された精度を有しているので、第１基板内のデバイスと第２基板内のデバイスの接点は、リソグラフィ・プロセスで得ることができる接点寸法（通常０．２５μｍ）と比較して、比較的大きくされるべきである。
ボンディング作業の精度不足を回避するために、第１及び第２基板から作製した電子回路を形成する代替手法を用いることもできる。この手法では、第１基板が、１つ又は複数のデバイスを形成するデバイス・パターンを備えることができる。この第１基板が、まだデバイス・パターンを含まない第２基板に接合される。続いて、接合構造内の第２基板が、例えば、リソグラフィ装置を使って第２基板の目標部分を露光することによってパターン形成される。
第２基板内のデバイス・パターンを第１基板のデバイス・パターン中のデバイスの位置に対して正確に配置するには、後者の位置が知られているべきである。この配置を確保するために現在使用されている技法は、いわゆるエッチング窓を用いるものである。接合前に、第１基板に、１つ又は複数のマークが設けられている。接合後、そのマークは、接合された基板界面に配置されるので、もはや見えない。したがって、マークの配置は、赤外放射を利用することによって決定され、その後で、第２基板の上面に堆積された付加的で除去可能な層内にある開口などのエッチング窓が、接合された基板界面にある第１基板の１つ又は複数のマークの決定された位置に形成される。続いて、接合基板界面にある第１基板のマークが露出するまで、その窓の位置で、第２基板がエッチングされる。最後に、エッチング窓を備えた層が除去された後、公知のアライメント技法、例えば、欧州特許出願第１３３６８９９号によって開示された技法を用いて、接合基板界面の第１基板の露出したマークを使用することによって、露出した第２基板の表面が、第１基板内のデバイス・パターンに位置合せされる。
このアライメント技法は限界を有している。エッチング窓の配置、並びに実際のエッチングを実施するために必要な時間が、第２基板の厚さが１００μｍを超える場合、この技法を高価なものにする。しかし、集積回路（ＩＣ）用途では、多くの用途が、厚さ約６５０μｍのいわゆる全厚ウェハ、全厚基板を必要としている。
１００μｍを超える厚さを有し、好ましくはパターン形成された第１基板の上面に接合された第２基板を位置合せすることが可能であり、限られた時間内に削減されたコストで実施可能な技術を提供することが望ましい。
本発明は、第１基板形状を有し、第１表面側に配置された少なくとも１つの第１アライメント・マークを有する第１基板を提供する工程と、第２基板形状を有し、第１基板に対して所定の方向に向きを合せた第２基板を提供する工程と、接合された第２基板が少なくとも１つの第１アライメント・マークを覆わないような接合された基板をもたらすように第１基板の第１表面側に第２基板を接合する工程とを含む、接合された基板を形成する方法を提供する。接合工程において、第２基板の形状はほとんど変わらずに維持されるべきである。
本発明はさらに、第１外周部を有し、第１表面側に少なくとも１つの第１アライメント・マークを有する第１基板と、第２外周部を有する第１基板の上面に配置された第２基板とを含み、少なくとも１つの第１アライメント・マークが覆われないように、第２外周部が少なくとも部分的に第１外周部によって囲まれる、接合された基板に関する。
本発明はさらに、基板を提供する工程と、照明システムを使用して放射線の投影ビームを提供する工程と、その断面中にパターンを有する投影ビームを与えるためのパターン形成装置を使用する工程と、接合された基板の目標部分上に放射線のパターン形成されたビームを投影する工程を含む、その基板が接合された基板であるデバイスの製造方法に関する。
次に、本発明の実施例を、単なる例として、添付の概略図面を参照して説明する。図面では、対応する参照番号が対応する部品を示す。
図１は、本発明の一実施例によるリソグラフィ装置を概略的に示す図である。この装置は、
放射線ビームＢ（ＵＶ放射線又はＥＵＶ放射線又は他の放射線ビーム）を調整するように構成された照明システム（照明装置）ＩＬと、
パターン形成装置を特定のパラメータに従って正確に位置決めするように構成された第１位置決め装置ＰＭに接続され、パターン形成装置（例えば、マスク）ＭＡを支持するように構成された支持構造（例えば、マスク・テーブル）ＭＴと、
特定のパラメータに従って基板を正確に位置決めするように構成された第２位置決め装置ＰＷに接続され、基板（例えば、レジスト・コート・ウェハ）Ｗを保持するように構成された基板テーブル（例えば、ウェハ・テーブル）ＷＴと、
基板Ｗの目標部分Ｃ（例えば、１つ又は複数のダイを含む）上にパターン形成装置ＭＡによって放射線ビームＢに与えられたパターンを投影するように構成された投影システム（例えば、屈折投影レンズ・システム）ＰＳとを含む。
照明システムは、放射線を指向させる、成形する、或いは調整するための、屈折式、反射式、磁気的、電磁的、静電的又は他の種類などの様々な種類の光学部品又はこれらのどんな組合せを含んでよい。
支持構造は、パターン形成装置を支持する、つまりその重量を受ける。支持構造は、パターン形成装置の向き、リソグラフィ装置のデザイン、及び他の条件、例えば、パターン形成装置が真空環境で保持されるかどうかなどに応じた形でパターン形成装置を保持する。支持構造は、パターン形成装置を保持するために機械式、真空式、静電的、又は他の締付け技術を使用することができる。支持構造は、例えば、必要に応じて固定することも動かすこともできるフレーム又はテーブルでよい。支持構造は、パターン形成装置を、例えば投影システムに対して、所望の位置にあるようにすることができる。本明細書で、用語「レチクル」又は「マスク」の使用は、一般的な用語「パターン形成装置」と同義と見なすことができる。
本明細書で使用される用語「パターン形成装置」は、基板の目標部分にパターンを生成するように、断面中にパターンを有する放射線ビームを与えるために使用することができる機器を指すものと広義に解釈されるべきである。放射線ビームに与えられるパターンは基板の目標部分の所望のパターンに正確には対応しないことがある。例えば、パターンが、位相シフト・フィーチャ、又はいわゆるアシスト・フィーチャを含む場合である。一般に、放射線ビームに与えられるパターンは、集積回路などの目標部分に生成されるデバイス中の特定の機能層に対応することになる。
パターン形成装置は、透過型でも反射型でもよい。パターン形成装置の例には、マスク、プログラマブル・ミラー・アレイ、及びプログラマブルＬＣＤパネルが含まれる。リソグラフィにおいて、マスクは良く知られており、バイナリ、交番型位相シフト、減衰型位相シフトなどの種類のマスクばかりでなく、様々な種類のハイブリッド・マスクも含まれる。プログラマブル・ミラー・アレイの例では、各々が、入射してくる放射線ビームを別の方向に反射するように個々に傾斜させることができる小さなミラーのマトリックス配列を使用する。この傾斜したミラーが、ミラー・マトリックスによって反射される放射線ビーム中にパターンを付与する。
本明細書で使用される用語「投影システム」は、屈折式、反射式、反射屈折式、磁気的、電磁的、及び静電的な光学系を含み、或いは、使用される露光放射線に適した、又は液浸を使用するのか、真空を使用するのかなど他の要因に適した、前記のどんな組合せをも含む、どんな種類の投影システムも包含するものと広義に解釈されるべきである。本明細書で使用される用語「投影レンズ」の使用は、より一般的な用語「投影システム」と同義と見なすことができる。
ここで説明する装置は、透過型のものである（例えば、透過型マスクを使用する）。或いは、装置は反射型のものでもよい（例えば、プログラマブル・ミラー・アレイ又は反射型マスクを使用する）。
リソグラフィ装置は、２つ（２ステージ）以上の基板テーブル（及び／又は２つ以上のマスク・テーブル）を有するタイプのものでもよい。このような「複数ステージ」の装置では、追加のテーブルは並行に使用されてもよく、或いは予備的な工程が１つ又は複数のテーブル上で実行される一方、他の１つ又は複数のテーブルが露光のために使用されてもよい。
リソグラフィ装置は、投影システムと基板の間の空間を満たすように、少なくとも基板の一部分を相対的に高い屈折率を有する液体（例えば水）で覆うことができるタイプのものでもよい。液浸液体は、リソグラフィ装置内の他の空間、例えばマスクと投影システムの間にも適用されてよい。投影システムの開口数を増大させるための液浸技術は、当技術分野で良く知られている。本明細書で使用する用語「液浸」は、基板が液面に浸されなければならないような構造を提案している訳ではなく、むしろ露光の間に投影システムと基板の間に液体を配置することができることを意味する。
図１を参照すると、照明装置ＩＬは、放射線源ＳＯから放射線ビームを受け取る。放射線源及びリソグラフィ装置は、例えば、線源がエキシマ・レーザである場合は、別々の要素でよい。そのような場合には、線源が、リソグラフィ装置の一部分を形成すると見なされなくてもよく、放射線ビームが、例えば適切な誘導ミラー及び／又はビーム・エキスパンダーを含むビーム誘導システムＢＤによって、線源ＳＯから照明装置ＩＬへ送られる。他の場合では、線源は、一体型のリソグラフィ装置の一部分でよく、例えば、線源は水銀ランプである。線源ＳＯ及び照射装置ＩＬは、ビーム誘導システムＢＤが使用される場合はそれと一緒に、放射線システムと称することができる。
照明装置ＩＬは、放射線ビームの角強度分布を調整するアジャスタＡＤを含むことができる。一般に、照明装置のひとみ面内での強度分布の少なくともアウター及び／又はインナー径方向広がり（一般に、それぞれσ−アウター、及びσ−インナーと呼ばれる）を調整することができる。さらに、照明装置ＩＬは、積分器ＩＮ及びコンデンサＣＯなどの様々な他の構成部品を含むことができる。この照明装置は、断面内で所望の均一性及び強度分布を有するように放射線ビームを調製するのに使用することができる。
支持構造（例えば、マスク・テーブルＭＴ）上に保持することができるパターン形成装置（例えば、マスクＭＡ）上に、放射線ビームＢを入射することができ、パターン形成装置によってそれをパターン形成することができる。マスクＭＡを横断させた後、放射線ビームＢを、投影システムＰＳ中を通過させ、基板Ｗの目標部分Ｃにビームを焦点合せする。第２位置決め装置ＰＷ及び位置センサＩＦ（例えば、干渉装置、リニア・エンコーダ又は容量性センサ）により、基板テーブルＷＴを正確に動かすことができ、例えば、放射線ビームＢの経路中で別の目標部分Ｃを位置決めする。同様に、例えばマスク・ライブラリから機械的に検索した後、又は走査中に、マスクＭＡを放射ビームＢの経路に対し正確に位置決めするために第１位置決め装置ＰＭ及びもう１つの位置センサ（図１に明示されていない）を使用することができる。一般に、マスク・テーブルＭＴの動きは、第１位置決め装置ＰＭの一部分を形成するロング・ストローク・モジュール（位置の粗調整）及びショート・ストローク・モジュール（位置の微調整）を使って実現することができる。同様に、基板テーブルＷＴの動きは、第２位置決め装置ＰＷの一部分を形成するロング・ストローク・モジュール及びショート・ストローク・モジュールを使って実現することができる。ステッパの場合には（スキャナとは違って）マスク・テーブルＭＴを、ショート・ストローク・アクチュエータだけに接続することができ、或いは固定することもできる。マスク・アライメント・マークＭ１、Ｍ２及び基板アライメント・マークＰ１、Ｐ２を用いて、マスクＭＡ及び基板Ｗを位置合せすることができる。基板アライメント・マークは、図示のように専用の目標部分を占めるが、それらを目標部分と目標部分の間に配置することもできる（それらは、スクライブ・レーン・アライメント・マークとして知られている）。同様に、複数のダイがマスクＭＡ上に提供されている状況では、マスク・アライメント・マークを、ダイとダイの間に配置することもできる。
図示した装置は、以下のモードの少なくとも１つで使用することができる。
１．ステップ・モードでは、マスク・テーブルＭＴ及び基板テーブルＷＴを本質的に静止状態に保つことができ、放射線ビームに付与された全パターンを一度に目標部分Ｃ上に投影する（即ち、単一静止露光）。次いで、基板テーブルＷＴを、Ｘ及び／又はＹ方向に移動し、別の目標部分Ｃを露光することができる。ステップ・モードでは、照射野の最大寸法によって、単一静止露光で結像される目標部分Ｃの寸法が制限されることがある。
２．スキャン・モードでは、マスク・テーブルＭＴ及び基板テーブルＷＴを、同期的に走査することができ、放射線ビームに与えられたパターンが目標部分Ｃに投影される（即ち、単一動的露光）。マスク・テーブルＭＴに対する基板テーブルＷＴの速度及び方向は、投影システムＰＳの拡大（縮小）率及び像反転特性によって決まり得る。スキャン・モードでは、照射野の最大寸法によって、単一動的露光中の目標部分の幅（非走査方向の）が制限され得、スキャン動作の長さによって、目標部分の高さ（走査方向の）が決まり得る。
３．別のモードでは、プログラマブル・パターン形成装置を保持するマスク・テーブルＭＴを、本質的に静止状態に保つことができ、放射線ビームに与えられたパターンを目標部分Ｃ上に投射し、その間に基板テーブルＷＴを動かし、或いは走査することができる。このモードでは、一般にパルス化された放射線源を使用し、基板テーブルＷＴの各移動後、或いは、走査中の一連の放射線パルスの合間に、必要に応じてプログラマブル・パターン形成装置を更新する。この動作モードは、上述したプログラマブル・ミラー・アレイなどのプログラマブル・パターン形成装置を利用するマスクレス・リソグラフィに容易に応用できる。
上述した使用モード、或いはまったく別の使用モードによる、それらの組合せ及び／又は変形例も利用できる。
図２ａ〜図２ｃは、リソグラフィ装置の知られているアライメント配置法を概略的に示す。マスクＭＡはアライメント・マークＭ１及びＭ２を備えることができ、基板Ｗはアライメント・マークＰ１、Ｐ２を含むことができ、一方、基板テーブルＷＴはアライメント・マークＴ１を備えることができる。まず、基板テーブル・マークＴ１をマスクＭＡ内のマスク・マークＭ１、Ｍ２（図示せず）に位置合せすることによって、図１に示す位置センサＩＦを較正することができる。次いで、基板マークＰ１をマスク・マークＭ１及びＭ２に位置合せし（図２ａ〜図２ｂ）、基板マークＰ２をマスク・マークＭ１に位置合せする（図２ｃ）ことによって、完全なアライメント・プロセスを実施することができる。図２ａ〜図２ｂに示した動作によってマスク回転及びレンズ倍率の決定が可能である。基板マークＰ１をマスク・マークＭ１に、基板マークＰ２を基板マークＭ１に位置合せし、次いで、基板マークＰ１をマスク・マークＭ１に、且つ基板マークＰ１をマスク・マークＭ２に位置合せする（これらすべての動作を図示せず）ことによって、基板Ｗ及びマスクＭＡを連続して完全に位置合せすることができる。これらのアライメントの後に、基板Ｗを露光することができる。
一般に、基板Ｗの上面に複数のプロセス層を形成し、この基板内の各プロセス層はデバイス・パターンを含むことができる。連続するプロセス層内のパターンは互いに位置合せされるべきである。したがって、各露光の前に、それより前のプロセス層内の他のデバイス・パターンの配置は知られるべきである。これは、本発明の一実施例において、プロセス層を局部的にエッチングして、基板上の最初の層、「０」層に配置されたマークでよい０層マークＰ１０及びＰ２０（図２ｃ）を表面に出すことによって実施することができる。これらのマークを、ｎ番目のプロセス層内の利用できるマークと共に、より先に説明したアライメント手順に使用することができる。通常、マークは４００μｍ角の断面積を有するが、一方、通常エッチングで除去される領域は、１２００μｍ角の断面積を有する。
デバイス・パターンを有する第１基板とデバイス・パターンの無い第２基板を接合することによって形成された基板Ｗは、上述と同様の方法で位置合せすることができる。一実施例では、第１基板内のアライメント・マークがホールを通して検出できるのに十分な大きさのホールを第２基板中にエッチングすることができる。しかし、基板全体を貫通するエッチングは、多くの時間と労力を要し、したがって高価なものになることがある。コストを低減するには、現在使用されるそのような基板Ｗ中の第２基板は、１００μｍ未満の厚さであると良い。しかし、多くの用途では、ホールをとても適正な期間内にエッチングできない「標準」厚さ、つまり約６５０μｍの第２基板を含む。
本発明は、接合基板をより前の段階で適合させることによって、標準より厚い厚さを有する第２基板を使用して、第１基板と共に接合基板Ｗを生成することが可能になる。その結果、標準手順のエッチング工程を回避することができる。
図３ａは、１つ又は複数のデバイスを含み、アライメント・マークＰ１０及びＰ２０をも含む第１基板１の上面図を示す。第１基板１は、単一の、通常「フラット」と呼ばれるオリエンテーション・フラット３を含むことができる。フラットは、基板のパターン形成表面及び基板の回転方位を識別することができる、基板の外縁部を規定する、基板のほぼ円い外周の中の直線部分である。図３ｂは、アライメント・マークＰ１１及びＰ１２を備えることができる、好ましくはデバイス・パターンの無い第２基板２の上面図を示す。第２基板２は、２つのフラット４、つまり基板２の両側にあるフラット４を有する。第１基板１は、第２基板２のフラット直径より長いフラット直径を有することができる。ここで、フラット直径は、フラットの中央から基板の中心を通って対向する外縁上の基板円周に至る、基板表面を横切る直線寸法で定義される。アライメント・マークＰ１１及びＰ１２は、接合境界面から離れそれに垂直な方向に向いた基板表面の位置を決定するのに使用することができる。さらに、これらのマークは、接合後に提供される、連続した層（重合せ）の間のアライメントを改善するのに使用される。
図３Ｃは、本発明の第１実施例に従って、リソグラフィ装置内で露光される接合構造５の上面図を示す。接合構造５は、図３ａに示した第１基板を、図３ｂに示した第２基板に接合することによって形成することができる。フラット４の存在により、第１基板１のマークＰ１０及びＰ２０を第２基板２によって覆われない位置に配置することができる。したがって、図２に関して説明したアライメント手順はいつでも可能である。図３ｄは、図３ｃの線Ａ−Ａ’に沿った接合構造５の横断面図を示す。追加のプロセス層が第２基板２の上面に提供された場合でも、マークＰ１０及びＰ２０は見えたままである。したがって、これらのマークは、リソグラフィ装置内のアライメント・ツールを用いて接合構造５をマスクＭＡに対して位置合せするのに使用される。
図４ｃは、本発明の第２の実施例に従って、リソグラフィ装置内で露光される接合構造１０の上面図を示す。接合構造１０もまたアライメント・マークＰ１０及びＰ２０（図４ａ）を備える第１基板１並びにアライメント・マークＰ１１及びＰ２１（図４ｂ）を備える第２基板２によって形成されている。フラット３の代わりに、第１基板１は、単一のノッチ１１、即ち基板外周上のカット部などを含む。基板がウェハである場合は、通常、ウェハの特定の結晶面に対してノッチを配置することができる。第２基板２も、好ましくは対向する両端に配置されている２つのノッチ１２を有する。図の実施例では、Ｐ１０又はＰ２０のいずれもが、ノッチ１１の近くに配置されていない。しかし、例えば第２基板２のノッチ１２が、第１基板のノッチ１１より大きな径を有するので、利用できる場所が十分ある場合は、マークＰ１０かＰ２０のいずれかを、ノッチ１１の近傍に配置してもよい。図４ｃに示した接合構造１０を形成するには、接合前に第２基板２を９０度回転する。やはり基板１と基板２を接合した場合、マークＰ１０及びＰ２０を第２基板２が覆わないようにすることができ、したがってアライメント手順に使用することができる。
図５ａ〜図５ｂは、本発明の第３の実施例に従って、リソグラフィ装置内で露光されるべき接合構造１５の上面図及びその線Ｂ−Ｂ’に沿った横断面図である。接合構造１５もまた、アライメント・マークＰ１０及びＰ２０（図５ｃ）を備える第１基板１及びアライメント・マークＰ１１及びＰ２１（図５ｄ）を備える第２基板２によって形成される。第１基板１の直径は第２基板の直径より大きくてよい。その結果、２枚の基板１、基板２の接合後も第１基板１の中心から十分離れた位置に有るマークＰ１０及びＰ２０を見えるままにしておくことができる。
本発明の範囲は、示した実施例に限られないことを理解されたい。示した実施例の複数の組合せも本発明の範囲内に含まれる。
本明細書では、特にＩＣ製造でのリソグラフィ装置の使用を言及してきたが、本明細書で説明したリソグラフィ装置は、他にも例えば集積光学システム、磁区メモリ用の案内及び検出パターン、フラット・パネル・ディスプレイ、液晶ディスプレイ（ＬＣＤ）、薄膜磁気ヘッドなどに使用することができることを理解されたい。そのような他の適用分野の文脈においては、本明細書で使用する用語「ウェハ」又は「ダイ」は、いずれもより一般的な「基板」又は「目標部分」とそれぞれ同義であると見なすことができることを、当分野の技術者であれば理解するであろう。本明細書で言う「基板」は、露光前に又はその後に、例えばトラック（通常、基板にレジスト層を塗布し露光したレジストを現像するツール）、測定ツール、及び／又は検査ツールなどで処理することができる。適用可能である場合には、本発明の開示をそのような及び他の基板処理装置に適用することができる。さらに、基板を２回以上、例えば多層ＩＣを生成するために処理することができ、したがって本明細書で用いる用語、基板は既に複数の処理された層を含む基板を指すこともできる。
光学的リソグラフの文脈において上記では特に本発明の実施例の使用を言及してきたが、本発明を、他の適用分野、例えば、インプリント・リソグラフィに使用することもでき、状況が許す場合、本発明は、光学的なリソグラフィに限定されないことを理解されたい。インプリント・リソグラフィでは、パターン形成装置のトポグラフィが基板上に生成するパターンを規定する。パターン形成装置のトポグラフィを基板上に塗布したレジスト層中に刻印することができ、そのレジストを電磁放射線、熱、圧力或いはこれらの組合せを適用することによって硬化させる。レジストが硬化した後、パターン形成装置をレジストから移動させるとレジスト中にパターンが残る。
本明細書で使用する用語「放射線」及び「ビーム」は、紫外（ＵＶ）放射線（例えば、３６５ｎｍ、３５５ｎｍ、２４８ｎｍ、１９３ｎｍ、１５７ｎｍ、又は１２６ｎｍの波長を有する、或いはほぼこれらの波長を有する）及び極紫外（ＥＵＶ）放射線（例えば、５ｎｍ〜２０ｎｍの範囲の波長を有する）だけでなくイオン・ビーム又は電子ビームなどの粒子ビームを含む、あらゆる種類の電磁放射線を包含する。
状況が許す場合、用語「レンズ」は、屈折式、反射式、磁気的、電磁的、及び静電的な光学部品を含めた様々な種類の光学部品のいずれか１つ或いはそれらの組合せを指す。
以上、本発明の特定の実施例を説明してきたが、本発明は、上述した以外の方法でも実施できることを理解されたい。例えば、上記で開示した方法を記述する機械読取り可能な命令の１つ又は複数のシーケンスを含むコンピュータ・プログラム、或いはこのようなコンピュータ・プログラムを記憶したデータ記憶媒体（例えば、半導体メモリ、磁気又は光学ディスク）の形を取ることもできる。
本明細書の検討及びここに開示した本発明の実施から、本発明の、他の実施例、用途及び利点が、当業者には明らかになるであろう。本明細書は、単なる例であると見なすべきであり、したがって、本発明の範囲は添付の特許請求の範囲によってのみ限定されるものである。
本発明の一実施例によるリソグラフィ装置を示す図である。 既知のアライメント技法に従って位置合せできる２つの異なる接合構造の概略断面図である。 既知のアライメント技法に従って位置合せできる２つの異なる接合構造の概略断面図である。 既知のアライメント技法に従って位置合せできる２つの異なる接合構造の概略断面図である。 本発明の第１実施例の概略図である。 本発明の第１実施例の概略図である。 本発明の第１実施例の概略図である。 本発明の第１実施例の概略図である。 本発明の第２実施例の概略図である。 本発明の第２実施例の概略図である。 本発明の第２実施例の概略図である。 本発明の第３実施例の概略図である。 本発明の第３実施例の概略図である。 本発明の第３実施例の概略図である。 本発明の第３実施例の概略図である。

Claims (17)

  1. 第１基板形状を有し、第１表面側に位置する少なくとも１つの第１アライメント・マークを有する第１基板を提供する工程と、
    第２基板形状を有する第２基板を提供する工程と、
    前記第１基板に対して所定の向きに前記第２基板の向きを揃える工程と、
    接合される前記第２基板が、前記少なくとも１つの第１アライメント・マークを覆わないように、前記第２基板を前記第１基板の前記第１表面側に接合して接合基板を提供する工程を含む、接合基板を形成する方法。
  2. 前記第２基板が前記第１基板の前記第１表面側に接合されない第２表面側に位置する少なくとも１つの第２アライメント・マークを備える、請求項１に記載の接合基板を形成する方法。
  3. 前記第２基板が少なくとも１つのフラットを含み、前記第２基板を前記第１基板に接合するときに、前記少なくとも１つの第１アライメント・マークを露出するような向きに、前記フラットが向いている、請求項１に記載の接合基板を形成する方法。
  4. 前記第２基板が少なくとも１つのノッチを含み、前記第２基板を前記第１基板に接合するときに、前記少なくとも１つの第１アライメント・マークを露出するような向きに、前記ノッチが向いている、請求項１に記載の接合基板を形成する方法。
  5. 前記第１及び前記第２基板がほぼ円形の断面領域を有し、前記第１基板が第１半径を有し、前記第２基板が第２半径を有し、前記第２基板を前記第１基板に接合するときに、前記少なくとも１つのアライメント・マークを露出するように、前記第１基板の前記第１半径が前記第２基板の前記第２半径の長さ以上である、請求項１に記載の接合基板を形成する方法。
  6. 前記第２基板が１００μｍより厚い厚さを有する、請求項１に記載の接合基板を形成する方法。
  7. 第１外周を有し、第１表面側に位置する少なくとも１つの第１アライメント・マークを有する第１基板と、
    前記第１基板の上面に配置され、第２外周を有する、第２基板とを含む接合基板であって、
    前記第２外周が、前記第１表面側にほぼ垂直な方向に、前記第１基板の前記第１表面側の上に投影された時、前記第１外周によって少なくとも部分的に取り囲まれ、前記少なくとも１つの第１アライメント・マークが露出される、接合基板。
  8. 前記第２基板が前記第１基板の前記第１表面側に接合される表面とは反対側の、第２表面側に位置する少なくとも１つの第２アライメント・マークを備える、請求項７に記載の接合基板。
  9. 前記第２基板が少なくとも１つのフラットを含み、前記第２基板が前記第１基板に接合される時、少なくとも１つの前記第１アライメント・マークが露出される、請求項７に記載の接合基板。
  10. 前記第２基板が少なくとも１つのノッチを含み、前記第２基板が第１基板に接合される時、前記少なくとも１つの第１アライメント・マークが露出される、請求項７に記載の接合基板。
  11. 前記第１及び前記第２基板がほぼ円形の断面領域を有し、前記第１基板が第１半径を有し、前記第２基板が第２半径を有し、前記第１基板の前記第１半径が第２基板の前記第２半径の長さ以上であり、前記第２基板が前記第１基板に接合される時、前記少なくとも１つのアライメント・マークが露出される、請求項７に記載の接合基板。
  12. 前記第２基板が１００μｍより厚い厚さを有する、請求項７に記載の接合基板。
  13. 第１基板形状を有し、第１表面側に位置する少なくとも１つの第１アライメント・マークを有する第１基板を提供する工程と、
    第２基板形状を有する第２基板を提供する工程と、
    前記第１基板に対して所定の向きに前記第２基板を向ける工程と、
    接合基板を提供するために前記第２基板を前記第１基板の前記第１表面側に接合する工程であって、前記第２基板を前記第１基板に接合する時、前記第２基板が前記少なくとも１つの第１アライメント・マークを覆わない工程と、
    放射線の投影ビームを提供する工程と、
    パターン形成した断面を有する投影ビームを与えるためにパターンを使用する工程と、
    接合基板上の目標部分に放射線の前記パターン形成ビームを投影する工程とを含む、デバイスの製造方法。
  14. 前記第２基板が少なくとも１つのフラットを含み、前記第２基板が前記第１基板に接合される時、前記少なくとも１つの第１アライメント・マークを露出する向きに、前記フラットが向いている、請求項１３に記載のデバイスの製造方法。
  15. 前記第２基板が少なくとも１つのノッチを含み、前記第２基板が前記第１基板に接合される時、前記少なくとも１つの第１アライメント・マークを露出するような向きに、前記ノッチが向いている、請求項１３に記載のデバイスの製造方法。
  16. 前記第１及び前記第２基板がほぼ円形の断面領域を有し、前記第１基板が第１半径を有し、前記第２基板が第２半径を有し、前記第１基板の前記第１半径が第２基板の前記第２半径の長さ以上であり、前記第２基板が前記第１基板に接合される時、前記少なくとも１つのアライメント・マークが露出される、請求項１３に記載のデバイスの製造方法。
  17. 前記第２基板が１００μｍより厚い厚さを有する、請求項１３に記載のデバイスの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135708A (ja) * 2006-10-06 2008-06-12 Asml Netherlands Bv 接合基板の接合性測定
JP2014192234A (ja) * 2013-03-26 2014-10-06 Sumitomo Electric Ind Ltd 半導体装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI302290B (en) * 2005-08-17 2008-10-21 Au Optronics Corp Structure for circuit assembly
US20070269959A1 (en) * 2006-05-16 2007-11-22 Freeman John E Method of aligning mask layers to buried features
US9646860B2 (en) 2013-08-09 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment systems and wafer bonding systems and methods
DE102015108901A1 (de) * 2015-06-05 2016-12-08 Ev Group E. Thallner Gmbh Verfahren zum Ausrichten von Substraten vor dem Bonden
US11204549B2 (en) * 2018-10-26 2021-12-21 Canon Kabushiki Kaisha Superstrate with an offset mesa and methods of using the same
JP6930517B2 (ja) * 2018-12-21 2021-09-01 オムロン株式会社 位置合わせ装置
US11901171B2 (en) * 2019-12-20 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated aligned stealth laser with blade and grinding apparatus for wafer edge trimming process

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869386A (en) * 1995-09-28 1999-02-09 Nec Corporation Method of fabricating a composite silicon-on-insulator substrate
JP2005163099A (ja) * 2003-12-02 2005-06-23 Seiko Epson Corp マスク、マスクの製造方法、有機ｅｌ装置の製造方法、有機ｅｌ装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135708A (ja) * 2006-10-06 2008-06-12 Asml Netherlands Bv 接合基板の接合性測定
JP4559461B2 (ja) * 2006-10-06 2010-10-06 エーエスエムエル ネザーランズ ビー．ブイ． 接合基板の接合性測定
JP2014192234A (ja) * 2013-03-26 2014-10-06 Sumitomo Electric Ind Ltd 半導体装置の製造方法

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