JP2006165401A - 電子回路基板およびその製造方法 - Google Patents
電子回路基板およびその製造方法 Download PDFInfo
- Publication number
- JP2006165401A JP2006165401A JP2004357331A JP2004357331A JP2006165401A JP 2006165401 A JP2006165401 A JP 2006165401A JP 2004357331 A JP2004357331 A JP 2004357331A JP 2004357331 A JP2004357331 A JP 2004357331A JP 2006165401 A JP2006165401 A JP 2006165401A
- Authority
- JP
- Japan
- Prior art keywords
- land
- circuit board
- electronic circuit
- solder
- preflux
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
【課題】プリフラックス基板を用いた電子回路基板であって、リフロー工程からフロー工程までの放置時間が長い場合やリフロー工程後に検査等の作業が行われる場合にあっても、ランド部分が酸化され難く、検査におけるプローブの接触性が十分に確保でき、次のフロー工程におけるはんだ付け性が悪化することのない電子回路基板およびその製造方法を提供する。
【解決手段】電子回路基板100,101の製造に用いられるプリフラックス基板90が、表面に露出する回路導体2であって、リフロー工程において電子部品がはんだ付けされる第1ランド(図示省略)と、リフロー工程において電子部品がはんだ付けされない第2ランド10,11とを有してなり、第2ランド10,11が、はんだ10h,11hでコーティングされてなる電子回路基板100,101とする。
【選択図】 図1
【解決手段】電子回路基板100,101の製造に用いられるプリフラックス基板90が、表面に露出する回路導体2であって、リフロー工程において電子部品がはんだ付けされる第1ランド(図示省略)と、リフロー工程において電子部品がはんだ付けされない第2ランド10,11とを有してなり、第2ランド10,11が、はんだ10h,11hでコーティングされてなる電子回路基板100,101とする。
【選択図】 図1
Description
本発明は、プリフラックス基板を用いて製造される電子回路基板およびその製造方法に関する。
電子回路基板の製造に用いられるプリント回路基板は、はんだ付け性の向上やコストダウンを目的に、プリフラックス基板が採用されてきている。プリフラックス基板は、表面に露出する回路導体(ランド)の表面の酸化防止・保護・はんだ付時の濡れ性向上のために、製造最終工程で、はんだ付け用のフラックスが塗布された状態にあるプリント回路基板である。
このようなプリフラックス処理がなされたプリント回路基板(印刷回路基板)が、例えば、特開2002−43737号公報(特許文献1)に開示されている。特許文献1に開示されたプリント回路基板は、スルホール部分にはんだを充填し、プローブの接触を良好にするものである。
特開2002−43737号公報
プリント回路基板への電子部品等のはんだ付け工程は、大別すると、リフロー工程とフロー工程に分けることができる。リフロー工程によるはんだ付けは、クリ−ム状のはんだをプリント回路基板の銅箔からなるランド上に印刷し、チップ部品等の電子部品を搭載後、加熱してはんだ付けする方法である。フロー工程によるはんだ付けは、プリント回路基板のスルーホールランドに装着した電子部品のリード線を、溶融したはんだに接触させて、はんだ付けする方法である。一般的には、チップ部品等の電子部品をリフロー工程によってはんだ付けした後、リード線を有する電子部品をフロー工程によってはんだ付けする。現在では、生産効率の追求のため、リフロー工程とフロー工程が別工場に設置されたり、リフロー工程とフロー工程が別会社で実施されたりする場合が多くなっている。
このように、リフロー工程とフロー工程が同じ工場内であっても分離されていたり、別工場や別会社で実施する場合には、リフロー工程の終了からフロー工程の開始までの間で、製造途中にあるプリント回路基板の放置時間が増大し、温度・湿度等の影響で、フロー工程において電子部品がはんだ付けされるランド部分が酸化され易い。また、リフロー工程後に検査、解析、輸送、保管といった作業が行われると、ハンドリングによる上記ランド部分の腐食やプリフラックスの剥がれ等が発生し、フロー工程におけるはんだ付け性が悪化する。さらに、プリフラックス処理がなされたままの状態では、上記検査においてプローブの接触性が十分に確保できないことがあり、誤判定などの不具合が発生しやすい。
そこで本発明は、プリフラックス基板を用いた電子回路基板であって、リフロー工程からフロー工程までの放置時間が長い場合やリフロー工程後に検査等の作業が行われる場合にあっても、ランド部分が酸化され難く、検査におけるプローブの接触性が十分に確保でき、次のフロー工程におけるはんだ付け性が悪化することのない電子回路基板およびその製造方法を提供することを目的としている。
請求項1に記載の電子回路基板は、プリフラックス基板を用いた電子回路基板であって、前記プリフラックス基板が、表面に露出する回路導体であって、リフロー工程において電子部品がはんだ付けされる第1ランドと、前記リフロー工程において電子部品がはんだ付けされない第2ランドとを有してなり、前記第2ランドが、はんだでコーティングされてなることを特徴としている。
一般的に、プリント回路基板の回路導体には導電性がよく安価な銅箔が用いられる。銅箔は、導電性が良い反面、酸化され易い。また、銅箔表面が酸化されると、はんだ付け性が悪化する。
一方、上記電子回路基板においては、回路導体である銅箔は、リフロー工程において電子部品がはんだ付けされない第2ランドについても、プリフラックス処理がなされただけの状態ではなく、はんだでコーティングされた状態にある。従って、第2ランドの銅箔表面は錫や鉛等のはんだ材料でコーティングされているため、長時間放置された場合であっても、酸化が進行しない。また、はんだ材料でコーティングすることで、ハンドリングによる腐食も起き難く、後のフロー工程におけるはんだ付け性も良好となる。さらに、はんだコーティングを実施することで、第2ランドの厚さが増大することから、検査プローブの接触性も良好となる。
以上のようにして、上記電子回路基板は、リフロー工程からフロー工程までの放置時間が長い場合やリフロー工程後に検査等の作業が行われる場合にあっても、ランドの表面が酸化され難く、検査におけるプローブの接触性を十分に確保することができ、次のフロー工程におけるはんだ付け性が悪化することのない電子回路基板とすることができる。
請求項2に記載のように、前記リフロー工程において電子部品がはんだ付けされない第2ランドは、後のフロー工程においてリード付きの電子部品をはんだ付けするためのスルーホールランドであってもよい。また、フロー工程以外のコテはんだ等による手はんだ工程等で電子部品をはんだ付けするための(スルーホール)ランドであってもよい。さらに、請求項3に記載のように、前記第2ランドは、回路機能を検査するためのテストポイントランドであってもよい。
請求項4〜9に記載の発明は、上記電子回路基板の製造方法に関する発明である。
請求項4に記載の発明は、プリフラックス基板を用いて製造される電子回路基板の製造方法であって、前記プリフラックス基板が、表面に露出する回路導体であって、リフロー工程において電子部品がはんだ付けされる第1ランドと、前記リフロー工程において電子部品がはんだ付けされない第2ランドとを有してなり、前記第2ランドへクリームはんだを塗布する塗布工程と、前記第2ランドへ塗布されたクリームはんだをリフローするリフロー工程を有してなることを特徴としている。
これにより、上記第2ランドがはんだでコーティングされてなる電子回路基板を製造することができる。
前記塗布工程とリフロー工程は、前記第1ランドについて行う塗布工程とリフロー工程とは別の専用工程とすることもできる。しかしながら請求項5に記載ように、前記塗布工程において、前記第1ランドと第2ランドへ同時にクリームはんだを塗布し、前記リフロー工程において、前記第1ランドと第2ランドへ塗布されたクリームはんだを同時にリフローすることが好ましい。
これによれば、前記第2ランドをはんだでコーティングするための専用工程が必要なく、従来と同じ製造工程で上記電子回路基板を製造できるため、製造コストが増大しない。従って、ランド部分が酸化され難く、検査におけるプローブの接触性が十分に確保でき、フロー工程においてはんだ付け性が悪化することのない上記電子回路基板を、安価に製造することができる。
請求項6に記載のように、前記塗布工程は、前記第2ランドへクリームはんだを印刷する印刷工程であることが好ましい。
前記塗布工程として印刷工程を用いることで、前記第2ランドへのクリームはんだの形成膜厚が均一になり、最終的に、厚さバラツキの少ないはんだコーティング層を得ることができる。
上記電子回路基板の製造方法において、請求項7に記載ように、前記第2ランドは、フロー工程においてリード付きの電子部品をはんだ付けするためのスルーホールランドであってもよいし、請求項9に記載ように、前記第2ランドは、後工程において回路機能を検査するためのテストポイントランドであってもよい。
スルーホールランドについては、特に請求項8に記載ように、前記リフロー工程が、前記プリフラックス基板の一方の面にある前記第1ランドに電子部品をはんだ付けする第1リフロー工程と、前記プリフラックス基板のもう一方の面にある前記第1ランドに電子部品をはんだ付けする第2リフロー工程とからなる場合には、前記第1リフロー工程において、前記スルーホールランドを前記一方の面からはんだでコーティングし、前記第2リフロー工程において、前記スルーホールランドを前記もう一方の面からはんだでコーティングすることが好ましい。
これによれば、基板を貫通するスルーホールランドについて、基板の両側の面からはんだを流してコーティングするため、一方の面からはんだを流してコーティングする場合に較べて、スルーホールランド表面のはんだ被覆性をより確実にすることができる。
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
図1は、本発明の一例である、電子回路基板100を模式的に示す断面図である。
図1に示す電子回路基板100は、電子部品が搭載されるプリント回路基板で、リフロー工程が終了し、チップ部品等の一部の電子部品(図示省略)が搭載された状態にある電子回路基板である。図1の電子回路基板100は、絶縁基材1、絶縁基材1の表面および内部に形成された回路導体2、並びにはんだ付けの際のはんだ付着防止膜であるソルダーレジスト3で構成されている。プリント回路基板における回路導体2の材料には、銅箔が、一般的に用いられている。
図1に示す電子回路基板100の製造には、はんだ付け性の向上やコストダウンを図る目的で、プリフラックス基板が採用されている。プリフラックス基板は、表面に露出する回路導体(ランド)の表面の酸化防止・保護のために、製造最終工程で、はんだ付け用のフラックスが塗布された状態にあるプリント回路基板である。
プリフラックス基板の表面に露出する回路導体は、2種類のランドに大別できる。リフロー工程においてチップ部品等の電子部品がはんだ付けされる第1ランドと、リフロー工程において電子部品がはんだ付けされない第2ランドである。
図1の電子回路基板100では、リフロー工程においてチップ部品等の電子部品がはんだ付けされた第1ランドが図の別位置に形成されているが、その図示は省略した。一方、図1の電子回路基板100では、リフロー工程の後のフロー工程(あるいはコテはんだ等による手はんだ工程)等においてリード付きの電子部品等をはんだ付けするためのスルーホールランド10を、第2ランドの例として図示している。
図1に示す電子回路基板100のスルーホールランド10は、表面がはんだ10hでコーティングされている。
プリント回路基板の回路導体材料として一般的に用いられる銅箔は、導電性が良く安価である反面、表面が酸化され易い。また、銅箔表面が酸化されると、はんだ付け性が悪化する。従ってリフロー工程とフロー工程を別工程や別工場や別会社で実施する場合には、放置時間が長くなるため、プリフラックス処理がなされただけのランド(銅箔)表面は、温度・湿度等の影響で酸化され易い。
これに対して、リフロー工程が終了し、チップ部品等の電子部品が搭載された図1の電子回路基板100における第1ランド(図示省略)は、はんだでコーティングされた状態にある。さらに、図1の電子回路基板100においては、スルーホールランド10、すなわちリフロー工程において電子部品がはんだ付けされない第2ランドについても、プリフラックス処理がなされただけの状態ではなく、はんだ10hでコーティングされた状態にある。このように、図1の電子回路基板100におけるスルーホールランド(第2ランド)10は、錫や鉛等のはんだ材料でコーティングされているため、リフロー工程とフロー工程の間で長時間放置された場合であっても、表面における酸化が進行しない。また、スルーホールランド10をはんだ10hによりコーティングすることで、リフロー工程後の検査、解析、輸送、保管といった作業でのハンドリングによる腐食も起き難く、後のフロー工程におけるはんだ付け性も良好となる。
図2は、本発明の別の例で、電子回路基板101を模式的に示す断面図である。
図2に示す電子回路基板101も、図1の電子回路基板100と同様に、リフロー工程が終了し、チップ部品等の一部の電子部品(図示省略)が搭載された状態にある電子回路基板で、電子回路基板101の製造には、プリフラックス基板が採用されている。また、図2の電子回路基板101においても、図1の電子回路基板100と同様に、リフロー工程においてチップ部品等の電子部品がはんだ付けされた第1ランドが図の別位置に形成されているが、その図示は省略している。
一方、図1の電子回路基板100では、スルーホールランド10を、リフロー工程において電子部品がはんだ付けされない第2ランドの例として示した。これに対して、図2の電子回路基板101では、回路機能を検査するためのテストポイントランド11を、第2ランドの例として図示している。
図2に示す電子回路基板101のテストポイントランド11についても、図1の電子回路基板100におけるスルーホールランド10と同様に、プリフラックス処理がなされただけの状態ではなく、表面がはんだ11hでコーティングされている。従って、図2の電子回路基板101におけるテストポイントランド11についても、図1の電子回路基板100におけるスルーホールランド10と同様に、リフロー工程とフロー工程の間で長時間放置された場合であっても、表面における酸化が進行しない。また、リフロー工程後の検査、解析、輸送、保管といった作業でのハンドリングによる腐食も起き難く、後のフロー工程におけるはんだ付け性も良好となっている。さらに、テストポイントランド11をはんだ11hによりコーティングすることで、テストポイントランド11の厚さが増大することから、検査プローブの接触性も良好となる。
以上のようにして、図1と図2に示す電子回路基板100,101は、リフロー工程からフロー工程までの放置時間が長い場合やリフロー工程後に検査等の作業が行われる場合にあっても、ランド10,11の表面が酸化され難く、検査におけるプローブの接触性を十分に確保することができ、次のフロー工程におけるはんだ付け性が悪化することのない電子回路基板とすることができる。
次に、図1の電子回路基板100を例にして、その製造方法を説明する。
図3(a)〜(c)は、電子回路基板100の製造方法を示す工程別断面図である。
最初に、図3(a)に示すプリフラックス基板90を準備する。プリフラックス基板90は、絶縁基材1、絶縁基材1の表面および内部に形成された回路導体2、並びにはんだ付けの際のはんだ付着防止膜であるソルダーレジスト3で構成されたプリント回路基板において、表面に露出する回路導体(スルーホールランド10)の表面の酸化防止・保護のために、製造最終工程で、はんだ付け用のフラックス4が塗布された状態にあるプリント回路基板である。
次に、図3(b)に示すように、プリフラックス基板90の一方の面側aにおいて、フラックス4が塗布されたスルーホールランド(第2ランド)10の上に、クリームはんだhaを印刷する。このクリームはんだhaの印刷は、プリフラックス基板90の一方の面側aにある、次のリフロー工程においてチップ部品等の電子部品をはんだ付けする第1ランド(図示省略)へのクリームはんだの印刷工程を用いて、同時に行う。
次に、クリームはんだhaが印刷されたプリフラックス基板90をリフロー炉に通し、クリームはんだhaをリフローする。これによって、図3(c)に示すはんだコーティング層10haが形成される。尚、同時に、プリフラックス基板90の一方の面側aにおける別位置では、チップ部品等の電子部品が、第1ランドにはんだ付けされる。
次に、図3(c)に示すように、プリフラックス基板90を反転し、プリフラックス基板90のもう一方の面側bにおいて、フラックス4が塗布されたスルーホールランド(第2ランド)10の上に、クリームはんだhbを印刷する。このクリームはんだhbの印刷は、プリフラックス基板90のもう一方の面側bにある、次のリフロー工程においてチップ部品等の電子部品をはんだ付けする第1ランド(図示省略)へのクリームはんだの印刷工程を用いて、同時に行う。
次に、クリームはんだhbが印刷されたプリフラックス基板90を再びリフロー炉に通し、クリームはんだhbをリフローする。
これによって、図1に示すスルーホールランド10がはんだ10hでコーティングされた電子回路基板100が製造される。尚、同時に、プリフラックス基板90のもう一方の面側bにおける別位置では、チップ部品等の電子部品が、第1ランドにはんだ付けされる。
上記、図3(a)〜(c)に示した電子回路基板100の製造方法によれば、印刷工程において、第1ランド(図示省略)と第2ランド(スルーホールランド10)へ同時にクリームはんだha,hbを印刷し、リフロー工程において、第1ランドと第2ランドへ印刷されたクリームはんだha,hbを、同時にリフローする。
これによって、第2ランド(スルーホールランド10)をはんだでコーティングするための専用工程が必要なく、従来と同じ製造工程で上記電子回路基板100を製造できるため、製造コストが増大しない。従って、ランド部分が酸化され難く、検査におけるプローブの接触性が十分に確保でき、フロー工程においてはんだ付け性が悪化することのない上記電子回路基板100を、安価に製造することができる。
図3(a)〜(c)の製造工程のように、上記第2ランド(スルーホールランド10)がはんだでコーティングされた電子回路基板100を安価に製造するためには、第1ランドと第2ランドへ同時にクリームはんだha,hbを印刷し、同時にリフローすることが好ましい。しかしながら本発明はこれに限らず、第1ランドに対するはんだコーティング工程とは別に、第2ランド(スルーホールランド10)をはんだでコーティングするための専用工程とすることもできる。
図3(a)〜(c)に示した電子回路基板100の製造方法では、リフロー工程が、プリフラックス基板90の一方の面aにある第1ランドに電子部品をはんだ付けする第1リフロー工程と、プリフラックス基板90のもう一方の面bにある第1ランドに電子部品をはんだ付けする第2リフロー工程とからなる。リフロー工程において電子部品がはんだ付けされないスルーホールランド10については、図3(b)に示す第1リフロー工程において、スルーホールランド10を一方の面aからはんだでコーティングし、図3(c)に示す第2リフロー工程において、スルーホールランド10をもう一方の面bからはんだでコーティングしている。このように、基板90を貫通するスルーホールランド10について、基板90の両側の面からはんだを流してコーティングするため、一方の面からはんだを流してコーティングする場合に較べて、スルーホールランド10表面のはんだ被覆性をより確実にすることができる。
しかしながら、プリフラックス基板90の一方の面側aのみに第1ランドやスルーホールランド10以外の第2ランドがある場合には、図3(c)に示したプリフラックス基板90のもう一方の面側bへのクリームはんだhbの印刷工程とその後のリフロー工程は、省略することができる。
また、上記図3(a)〜(c)の製造工程では、印刷工程を用いて第2ランド(スルーホールランド10)へクリームはんだha,hbを印刷していた。このように、印刷工程を用いることで、第2ランドへのクリームはんだの形成膜厚が均一になり、最終的に、厚さバラツキの少ないはんだコーティング層を得ることができる。
このように、厚さバラツキの少ないはんだコーティング層を得るためには、第2ランドへのクリームはんだの形成には、印刷工程を用いることが好ましい。しかしながら本発明はこれに限らず、第2ランド(スルーホールランド10)へクリームはんだを塗布する、任意の塗布工程とすることもできる。
以上のようにして、上記本発明の電子回路基板およびその製造方法は、プリフラックス基板を用いた電子回路基板であって、リフロー工程からフロー工程までの放置時間が長い場合やリフロー工程後に検査等の作業が行われる場合にあっても、ランド部分が酸化され難く、検査におけるプローブの接触性が十分に確保でき、次のフロー工程におけるはんだ付け性が悪化することのない、安価に製造することのできる電子回路基板およびその製造方法となっている。
90 プリフラックス基板
100,101 電子回路基板
1 絶縁基材
2 回路導体
3 ソルダーレジスト
4 フラックス
10 スルーホールランド
11 テストポイントランド
10h,11h はんだ
ha,hb クリームはんだ
100,101 電子回路基板
1 絶縁基材
2 回路導体
3 ソルダーレジスト
4 フラックス
10 スルーホールランド
11 テストポイントランド
10h,11h はんだ
ha,hb クリームはんだ
Claims (9)
- プリフラックス基板を用いた電子回路基板であって、
前記プリフラックス基板が、表面に露出する回路導体であって、リフロー工程において電子部品がはんだ付けされる第1ランドと、前記リフロー工程において電子部品がはんだ付けされない第2ランドとを有してなり、
前記第2ランドが、はんだでコーティングされてなることを特徴とする電子回路基板。 - 前記第2ランドが、リード付きの電子部品をはんだ付けするためのスルーホールランドであることを特徴とする請求項1に記載の電子回路基板。
- 前記第2ランドが、回路機能を検査するためのテストポイントランドであることを特徴とする請求項1に記載の電子回路基板の製造方法。
- プリフラックス基板を用いて製造される電子回路基板の製造方法であって、
前記プリフラックス基板が、表面に露出する回路導体であって、リフロー工程において電子部品がはんだ付けされる第1ランドと、前記リフロー工程において電子部品がはんだ付けされない第2ランドとを有してなり、
前記第2ランドへクリームはんだを塗布する塗布工程と、
前記第2ランドへ塗布されたクリームはんだをリフローするリフロー工程を有してなることを特徴とする電子回路基板の製造方法。 - 前記塗布工程において、前記第1ランドと第2ランドへ同時にクリームはんだを塗布し、
前記リフロー工程において、前記第1ランドと第2ランドへ塗布されたクリームはんだを同時にリフローすることを特徴とする請求項4に記載の電子回路基板の製造方法。 - 前記塗布工程が、前記第2ランドへクリームはんだを印刷する印刷工程であることを特徴とする請求項4または5に記載の電子回路基板の製造方法。
- 前記第2ランドが、フロー工程においてリード付きの電子部品をはんだ付けするためのスルーホールランドであることを特徴とする請求項4乃至6のいずれか一項に記載の電子回路基板の製造方法。
- 前記リフロー工程が、
前記プリフラックス基板の一方の面にある前記第1ランドに電子部品をはんだ付けする第1リフロー工程と、前記プリフラックス基板のもう一方の面にある前記第1ランドに電子部品をはんだ付けする第2リフロー工程とからなり、
前記第1リフロー工程において、前記スルーホールランドを前記一方の面からはんだでコーティングし、
前記第2リフロー工程において、前記スルーホールランドを前記もう一方の面からはんだでコーティングすることを特徴とする請求項7に記載の電子回路基板の製造方法。 - 前記第2ランドが、後工程において回路機能を検査するためのテストポイントランドであることを特徴とする請求項4乃至6のいずれか一項に記載の電子回路基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004357331A JP2006165401A (ja) | 2004-12-09 | 2004-12-09 | 電子回路基板およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004357331A JP2006165401A (ja) | 2004-12-09 | 2004-12-09 | 電子回路基板およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006165401A true JP2006165401A (ja) | 2006-06-22 |
Family
ID=36667055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004357331A Pending JP2006165401A (ja) | 2004-12-09 | 2004-12-09 | 電子回路基板およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006165401A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009076632A (ja) * | 2007-09-20 | 2009-04-09 | Chunichi Denshi Co Ltd | プリント配線板の部品取付部構造及びその製造方法 |
-
2004
- 2004-12-09 JP JP2004357331A patent/JP2006165401A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009076632A (ja) * | 2007-09-20 | 2009-04-09 | Chunichi Denshi Co Ltd | プリント配線板の部品取付部構造及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6857361B2 (en) | Method and apparatus for printing solder paste of different thickness on lands on printed circuit board | |
US20070095879A1 (en) | Methods and apparatus for assembling a printed circuit board | |
JP2007305615A (ja) | スルーホールのはんだ付け構造 | |
JP2016012702A (ja) | ソルダコートの濡れ性と耐食性を両立させたプリント基板およびその製造方法 | |
JP2005354030A (ja) | 回路板の製法 | |
JP2006165401A (ja) | 電子回路基板およびその製造方法 | |
JP2002359459A (ja) | 電子部品の実装方法、プリント配線基板および実装構造体 | |
JP6909445B2 (ja) | 電子機器、電子機器の製造方法、プリント基板、プリント基板の製造方法 | |
JP2007059506A (ja) | 予備はんだ付き配線基板 | |
TW201338645A (zh) | 電路板及電路板製作方法 | |
JP2007235044A (ja) | スルーホールのはんだ付け構造 | |
JP2008103547A (ja) | 半田ペースト塗布方法及び電子回路基板 | |
JP2008114270A (ja) | 半田ごて | |
JP2005327895A (ja) | プリント配線板 | |
JPH0621283U (ja) | プリント配線板 | |
JP6819904B2 (ja) | プリント配線板 | |
JP2006086201A (ja) | フレキシブル配線板及びその表面処理方法 | |
JP2007266510A (ja) | プリント配線板と電気機器 | |
JP3101731U (ja) | プリント基板 | |
JPH06232317A (ja) | 多端子電子部品とその製造方法 | |
TWI606768B (zh) | 抗腐蝕保護膜之形成方法及具有抗腐蝕保護膜之電路板 | |
JP6171898B2 (ja) | 電子装置及びその製造方法 | |
JP2006083410A (ja) | 電子部品の製造方法 | |
JP2007173554A (ja) | プリント配線基板の製造方法及びプリント配線基板 | |
JP2000315852A (ja) | 回路基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070116 |
|
A977 | Report on retrieval |
Effective date: 20090430 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Effective date: 20090512 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090929 |