JP2006165381A - 半導体装置 - Google Patents

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徹 永松
Yuichi Hotta
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Abstract

【課題】 信号線の近くに対向するＧＮＤ平面などの参照電位平面が存在する場合、信号線側に遅延素子を設けずに信号伝搬遅延を生じさせ、等価的な遅延素子をチップや配線基板に容易に形成できる半導体装置を提供する。
【解決手段】 信号線１０とは離れ且つこの信号線に対向するＧＮＤ平面などの参照電位平面２０、３０の信号線直下に間隙１１やスリットなどの不連続点を設けることにより、この不連続点（間隙１１）を遅延素子として信号線にこれを付加する。半導体装置を構成する半導体チップやパッケージ基板上で形成された配線パターンに近い位置にある参照電位平面に適切な寸法でこの不連続点を形成して配線パターンの信号線側ではなく、参照電位平面側の形状により、所望の特性を有する遅延素子を等価的に容易に付加することが出来る。
【選択図】 図１

Description

本発明は、例えば、ＧＨｚ帯などの高速Ｉ／Ｏの信号線に対応した半導体装置、とくに、ＧＮＤ平面などの参照電位平面に近い位置にある半導体チップやパッケージを構成する配線基板に形成された信号線の配置構造に関する。
近年、数百ＭＨｚ、ＧＨｚ帯、そして将来は１０ＧＨｚといった高速な信号をパッケージ、ボードのような半導体チップの外部に通す高速インタフェースの規格が多くなり、動作周波数の高速化及び信号の立ち上がり時間、立下り時間が急峻になるにつれ、従来集中定数として扱っていたパッケージも伝送路としてインピーダンス及び伝送遅延時間を考慮したパターン設計を行う必要がある。
従来、このような高速の信号配線下に配置されたＧＮＤ平面などの参照電位平面は、インピーダンス不整合や信号の帰還電流路を阻むような大きなスリットは設けないようにするのが通常である。
ボードやパッケージ上の伝送線路直下に設けられたＧＮＤ平面には、通常ＥＭＩの観点から見て大きなスリットは入れない。ましてやインピーダンス制御を施した伝送線においては、基準となるＧＮＤ平面に切り込み等は入れない。このようなＧＮＤ平面にスリットを設けると進行波の速度を低減させることが従来知られている。
特許文献１には、電波の送受信を行うアンテナと、このアンテナを搭載し、アンテナの長手方向に配置されている回路基板と、この回路基板に設けられ、アンテナの長手方向の回路基板のグランドに流れるλ／４のイメージ電流の線路長を確保するためのリアクタンス成分装荷部とを備え、このリアクタンス成分装荷部がスリットにより構成された携帯型電子機器が記載されている。このスリットを設けることにより、グランド基板長Ｌ４を効果的にλ／４の線路長になるように調整を行い、グランド基板長Ｌ４があたかも理想的なグランド基板長Ｌ２に相当するように設定する。これによって、アンテナの周波数のズレやＶＳＷＲ特性の劣化を防ぐことができる。
特開２００３−２７３６２０号公報
本発明はこのような事情によりなされたものであり、信号線の近くに対向する参照電位平面が存在する場合において、信号線側に遅延素子を設けずに信号伝搬遅延を生じさせ、等価的な遅延素子を半導体チップやパッケージを構成する配線基板に容易に形成できる半導体装置を提供する。
本発明の一態様である半導体装置は、信号線と、前記信号線とは離隔し、且つこの信号線に対向する参照電位平面とを具備し、前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴としている。
また、本発明の一態様である半導体装置は、半導体チップと、前記半導体チップに電気的に接続された信号線と、前記信号線とは離隔し、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴としている。
また、本発明の一態様である半導体装置は、半導体チップと、前記半導体チップを搭載する配線基板と、前記配線基板に形成され、前記半導体チップに電気的に接続された信号線と、前記信号線とは離隔して前記配線基板に形成され、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴としている。
また、本発明の一態様である半導体装置は、半導体チップと、前記半導体チップ表面に形成され、前記半導体チップの内部回路とは電気的に接続された配線パターンに設けられた信号線と、前記信号線とは離隔して前記半導体チップ表面に形成され、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴としている。
半導体装置を構成する半導体チップやパッケージ基板上で形成された配線パターンに近い位置にある参照電位平面に適切な寸法で間隙（不連続点）を形成することにより、配線パターンの信号線側ではなく、参照電位平面側の形状により、所望の特性を有する遅延素子を等価的に容易に付加することが出来る。
本発明は、信号線に近い位置にある参照電位平面に適切な寸法で間隙（不連続点）を形成することにより、信号線側に遅延素子を設けずに参照電位平面側にスリットなどを入れて信号伝播遅延を生じさせ、等価的な遅延素子を容易に形成することを特徴としている。
以下、実施例を参照して発明の実施の形態を説明する。
まず、図１乃至図４及び図８を参照して実施例１を説明する。
図１及び図２は、半導体装置内部の半導体チップあるいは配線基板に設けられた配線パターン及びＧＮＤ平面などの参照電位平面の配置を示す斜視図、図３は、参照電位平面に形成した間隙あるいはスリットの等価回路図、図４は、信号線及び参照電位平面が形成されたこの実施例を説明する半導体装置の断面図及び部分的に内部を透視した平面図、図８は、参照電位平面に形成されたスリットの遅延効果を説明する配線基板の斜視図及び特性図である。図４（ｂ）のＡ−Ａ′線に沿う部分の断面図が図４（ａ）に相当する。
図１には、半導体装置を構成する半導体チップあるいは半導体装置を構成する配線基板、または半導体装置を搭載する実装基板に設けられた配線パターン及びＧＮＤ平面などの参照電位平面（この実施例ではグランド（ＧＮＤ）平面を用いて説明する）が配置されている。ＧＮＤ平面は、同じ平面内に第１のＧＮＤ平面２０及び第２のＧＮＤ平面３０からなり、第１及び第２のＧＮＤ平面２０、３０の間には、間隙１１が設けられている。これらＧＮＤ平面２０、３０の上には、少なくとも間隙１１を横切るように、これらＧＮＤ平面２０、３０に近接して信号線１０が配置されている。
図２には、半導体装置を構成する半導体チップあるいは半導体装置を構成する配線基板、または半導体装置を搭載する実装基板に設けられた配線パターン及びＧＮＤ平面７０が配置されている。ＧＮＤ平面７０の内部にはスリット６が形成されている。ＧＮＤ平面７０の上には少なくともスリット６を横切るように、ＧＮＤ平面７０に近接して信号線１０が配置されている。ＧＮＤ面２０、３０は、間隙１１を間に完全に分離されており、帰還電流路が完全に切れている。これに対してＧＮＤ平面７０に形成されたスリット６は、ＧＮＤ平面２０、３０のような分離状態ではなく、両端が繋がっている状態である。
信号線に近い位置にあるＧＮＤ平面に間隙、スリットなどの不連続点を形成することにより、信号線側に遅延素子を設けなくともＧＮＤ平面側に信号伝播遅延を生じさせ、等価的な遅延素子を容易に形成することができる。
そして、ＧＮＤ平面が間隙によって分離されている場合と、図２のように両端が繋がっている場合とでは、遅延量の値とスリット形状による遅延量の変化が加わって、両端が繋がっていない場合の遅延量は、繋がっている場合より大きく、スリット幅（間隙幅）の変化による遅延量の変化が大きい。
このようにして、前記遅延量を形状により調節でき、パッケージのＧＮＤ平面のパターンにより、所望の信号遅延量をもつ遅延素子を作成できる。
次に、図４を参照して半導体装置を構成する配線基板に設けた信号線及びＧＮＤ平面により形成される遅延素子を説明する。
図４の半導体装置は、半導体チップ１と半導体チップが搭載された多層の配線層を有する配線基板２とから構成されている。半導体素子が形成された半導体チップ１は、配線基板２に接着剤９により接合されている。配線基板２の表面には表面に露出した配線パターンである接続電極３、３ａが形成され、半導体チップ１と接続電極３、３ａとは半導体チップ１表面の接続電極（図示しない）にボンディングされたボンディングワイヤ４により電気的に接続されている。配線基板２内部には信号線７やＧＮＤ平面５を含む配線パターンが多層に形成されている。配線基板２の裏面には接続電極（図示しない）を介して半田ボールなどの外部接続端子８、８ａが形成されている。
外部接続端子８、８ａは、配線基板２内部の配線パターンを介して半導体チップ１に形成された半導体素子と電気的に接続されている。例えば、外部接続端子のうち、ＧＮＤ端子８ａは、配線基板２内部に形成されたＧＮＤ平面５を介して、配線基板２表面の接続電極３ａ及び接続電極３ａに接続されたボンディングワイヤ４ａを通して半導体チップ１の半導体素子に繋がっている。また、外部接続端子８は、配線基板２内部の配線パターンを構成する信号線７を介して、配線基板２表面の接続電極３及び接続電極３に接続されたボンディングワイヤ４を通して半導体チップ１の半導体素子に繋がっている。
ここで、ＧＮＤ平面５は、半導体チップ１の直下の領域を除いてほぼ配線基板２全域にドーナツ状に形成され、その一部にスリット６が形成されている。そして、信号線７がそのＧＮＤ平面５に、少なくとも一部がスリット６を横切るように、近接して対向している。信号線７に近い位置にあるＧＮＤ平面に適切な寸法でスリット（不連続点）を形成することにより、信号線側に遅延素子そのものを設けなくても、ＧＮＤ平面側に信号伝播遅延を生じさせて等価的な遅延素子を信号線に容易に付加させることができる。図３は遅延素子の等価回路である。その遅延量は、スリット幅などのスリット形状により容易に調節でき、ＧＮＤ平面のパターンにより、所望の信号遅延量をもつ遅延素子を作成することが出来る。
図８には、参照電位平面（ＧＮＤ平面）が形成され、このＧＮＤ平面に近接して配置された信号線を有する基板のＧＮＤ平面のスリットの遅延効果を説明する特性図が示されている。図に示されている配線基板は、一面がスリットが形成されたＧＮＤ平面になっており、他面には信号線が形成されている。配線基板の縦６０ｍｍ、横８０ｍｍ、厚さ０．４ｍｍである。この信号線に信号を立ち上げると、立上がり時間が８０ｐｓのときに、２００ｐｓの遅延が生じている。点線の曲線ｂは、スリットのない場合の信号線に流れる信号波形であり、実線の曲線ａは、図８（ａ）に示したように、スリットを入れた時の信号線に流れる信号波形である。この様に、ＧＮＤ平面に形成したスリットの遅延効果は、これを遅延素子として用いるに十分である。
次に、図５を参照して実施例２を説明する。
図５（ａ）は、この実施例を説明する信号線及び参照電位平面が形成された半導体装置の断面図及び部分的に内部を透視した平面図である。図５（ｂ）のＡ−Ａ′線に沿う部分の断面図が図５（ａ）に相当する。この実施例では、実施例１とは異なり、ＧＮＤ平面が配線基板に部分的に配置されていることと、半導体チップが配線基板にフリップチップ接続されていることに特徴がある。
図５の半導体装置は、半導体チップ２１と半導体チップ２１が搭載された多層の配線層を有する配線基板２２とから構成されている。半導体素子が形成された半導体チップ２１は、配線基板２２に半田ボール（接続端子）２４によりフリップチップ接続されている。配線基板２２の表面には表面に露出した配線パターンである接続電極２３、２３ａが形成され、半導体チップ２１と接続電極２３、２３ａとは半導体チップ２１表面の接続電極（図示しない）と配線基板２２上の接続電極２３、２３ａに接続された半田ボール２４により電気的に接続されている。配線基板２２内部には信号線２７やＧＮＤ平面２５を含む配線パターンが多層に形成されている。
配線基板２２の裏面には接続電極（図示しない）を介して半田ボールなどの外部接続端子２８、２８ａが形成されている。外部接続端子２８、２８ａは、配線基板２２内部の配線パターンを介して半導体チップ２１に形成された半導体素子と電気的に接続されている。例えば、外部接続端子のうち、ＧＮＤ端子２８ａは、配線基板２２内部に形成されたＧＮＤ平面２５を介して、配線基板２２表面の接続電極２３ａ及びこの接続電極２３ａに接続された半田ボール２４ａを通して半導体チップ２１の半導体素子に繋がっている。また、外部接続端子２８は、配線基板２２内部の配線パターンを構成する信号線２７を介して、配線基板２２表面の接続電極２３及び接続電極２３に接続された半田ボール２４を通して半導体チップ２１の半導体素子に繋がっている。
ここで、ＧＮＤ平面２５は、半導体チップ２１の直下の領域からは離れて配線基板２２一部に形成され、その一部にスリット２６が形成されている。そして、信号線２７がそのＧＮＤ平面２５に、少なくとも一部がスリット２６を横切るように、近接して対向している。信号線２７に近い位置にあるＧＮＤ平面に適切な寸法でスリット（不連続点）を形成することにより、信号線側に遅延素子そのものを設けなくても、図８で説明したように、ＧＮＤ平面側に信号伝播遅延を生じさせて等価的な遅延素子を信号線に容易に付加させることができる。図３は遅延素子の等価回路である。その遅延量は、スリット幅などのスリット形状により容易に調節でき、ＧＮＤ平面のパターンにより、所望の信号遅延量をもつ遅延素子を作成することが出来る。
次に、図６及び図７を参照して実施例３を説明する。
図６は、半導体装置内部の半導体チップあるいは配線基板に設けられた配線パターン及びＧＮＤ平面の配置を示す斜視図、図７は、ＧＮＤ平面が形成された多層配線層を有する半導体チップの断面図である。この実施例では、実施例１、２とは異なり、２つのＧＮＤ平面が互いに配線層の異なる層に形成され、その層間が間隙となって不連続点を形成していること及び半導体チップに形成された配線層に高速信号などの信号線と不連続点を有するＧＮＤ平面が形成されていることに特徴がある。
図６には、半導体装置を構成する半導体チップあるいは半導体装置を構成する配線基板、または半導体装置を搭載する実装基板に設けられた信号線を含む配線パターン及びＧＮＤ平面などの参照電位平面が配置されている。ＧＮＤ平面は、上層及び下層の異なる層に形成された第１のＧＮＤ平面５０及び第２のＧＮＤ平面６０からなり、第１及び第２のＧＮＤ平面５０、６０の間は、層間に間隙１２が存在している。これらＧＮＤ平面５０、６０の上には、これらＧＮＤ平面５０、６０に近接して信号線４０が配置されている。信号線４０も層間に跨がって形成されている。信号線４０は、上層の信号線４０ｂと下層の信号線４０ｃと、両者を繋ぐビアに形成された垂直な信号線４０ａからなり、垂直な信号線４０ａは、第１及び第２のＧＮＤ平面５０、６０の層間に形成された間隙１２に近接して形成されている。
信号線に近い位置にあるＧＮＤ平面に間隙などの不連続点を形成することにより、信号線側に遅延素子を設けなくともＧＮＤ平面側に信号伝播遅延を生じさせ、等価的な遅延素子を信号線に容易に付加することができる。そして、間隙幅などの形状の変化によって遅延量を変化させることができるので、信号線に所望の信号遅延量をもつ遅延素子を作成できる。
次に、図７を参照して、この実施例の信号線及びＧＮＤ平面により形成された遅延素子を半導体チップに形成された場合について説明する。このような遅延素子を有する構成（図６参照）は、半導体装置を構成する配線基板の配線パターンに組み込むことも可能である。
半導体チップを構成する半導体基板３１には、集積回路を構成するトランジスタが形成されている。そして、半導体基板３１表面には集積回路と電気的に接続された配線パターン３６が絶縁膜３５中に形成されている。トランジスタは、例えば、ＭＯＳトランジスタであり、ソース・ドレイン領域３２、ソース・ドレイン領域３２間上に形成されたゲート絶縁膜３３、ゲート絶縁膜３３上に形成されたゲート電極３４を備えている。半導体基板３１表面にはシリコン酸化膜などの絶縁膜３５が施され、絶縁膜３５中には多層のアルミニウムなどからなる配線パターン３６が形成されている。また、アルミニウムなどからなるＧＮＤ平面が絶縁膜３５中に形成されている。
ＧＮＤ平面は、第１のＧＮＤ平面３７が下層に形成配置され、第２のＧＮＤ平面３８が上層に形成され、両者間には層間の間隙３９が形成されている。一方、配線パターン３６にはＧＮＤ平面に沿うように、その上方に信号線が形成されている。信号線は、下層の信号線３６ｂ、上層の信号線３６ｃ及び両者の間にあって絶縁膜３５のビアに形成された垂直な信号線３６ａからなる。そして、第１のＧＮＤ平面３７が下層の信号線３６ｂに近接して対向し、第２のＧＮＤ平面３８が上層の信号線３６ｃに近接して対向し、ＧＮＤ面の層間の間隙３９が垂直な信号線３６ａに近接して対向している。
この様に、信号線３６ａ、３６ｂ、３６ｃに近い位置にあるＧＮＤ平面３７、３８に層間の間隙による不連続点を形成することにより、信号線側に遅延素子を設けなくともＧＮＤ平面側に信号伝播遅延を生じさせ、等価的な遅延素子を信号線に容易に付加することができる（図８参照）。そして、間隙幅などの形状の変化によって遅延量を変化させることができるので、信号線に所望の信号遅延量をもつ遅延素子を作成できる。
以上、実施例では、半導体装置を構成する半導体チップや配線基板に設けられた配線パターンの高速信号などの信号線と信号線に近接して対向するＧＮＤ平面とを説明したが、半導体装置が搭載されている実装基板に設けられた配線パターンの高速信号などの信号線と信号線に近接して対向するＧＮＤ平面との間にも等価的な遅延素子が形成されるものであり、本発明がこの場合にも適用されることは勿論である。
本発明の一実施例である実施例１の半導体装置内部の半導体チップあるいは配線基板に設けられた配線パターン及びＧＮＤ平面などの参照電位平面の配置を示す斜視図。 本発明の一実施例である実施例１の半導体装置内部の半導体チップあるいは配線基板に設けられた配線パターン及びＧＮＤ平面などの参照電位平面の配置を示す斜視図。 図１又は図２の参照電位平面に形成した間隙あるいはスリットの等価回路図。 信号線及び参照電位平面が形成された実施例１を説明する半導体装置の断面図及び部分的に内部を透視した平面図。 本発明の一実施例の実施例２を説明する信号線及び参照電位平面が形成された半導体装置の断面図及び部分的に内部を透視した平面図。 本発明の一実施例である実施例３の半導体装置内部の半導体チップあるいは配線基板に設けられた配線パターン及びＧＮＤ平面などの参照電位平面の配置を示す斜視図。 実施例３の参照電位平面が形成された多層配線層を有する半導体チップの断面図。 実施例１において参照電位平面に形成されたスリットの遅延効果を説明する配線基板の斜視図及び特性図。
符号の説明
１、２１・・・半導体チップ
２、２２・・・配線基板
３、３ａ、２３、２３ａ・・・接続電極
４、４ａ・・・ボンディングワイヤ
５、２０、２５、３０、３８、３９、５０、６０、７０・・・ＧＮＤ平面
６、２６・・・スリット
７、１０、２７、３６ａ、３６ｂ、３６ｃ、４０、４０ａ、４０ｂ、４０ｃ・・・信号線
８、２８、２８ａ・・・外部接続端子
１１、１２、３９・・・間隙
２４、２４ａ・・・半田ボール
３１・・・半導体基板
３６・・・配線パターン

Claims (5)

  1. 信号線と、
    前記信号線とは離隔し、且つこの信号線に対向する参照電位平面とを具備し、
    前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴とする半導体装置。
  2. 半導体チップと、
    前記半導体チップに電気的に接続された信号線と、
    前記信号線とは離隔し、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、
    前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴とする半導体装置。
  3. 半導体チップと、
    前記半導体チップを搭載する配線基板と、
    前記配線基板に形成され、前記半導体チップに電気的に接続された信号線と、
    前記信号線とは離隔して前記配線基板に形成され、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、
    前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴とする半導体装置。
  4. 半導体チップと、
    前記半導体チップ表面に形成され、前記半導体チップの内部回路とは電気的に接続された配線パターンに設けられた信号線と、
    前記信号線とは離隔して前記半導体チップ表面に形成され、且つこの信号線に対向し前記半導体チップに電気的に接続された参照電位平面とを具備し、
    前記参照電位平面の前記信号線直下に不連続点を設けることにより、この不連続点を遅延素子として前記信号線にこの遅延素子を付加することを特徴とする半導体装置。
  5. 前記参照電位平面は、第１の参照電位平面と前記第１の参照電位平面の上に離隔して配置された第２の参照電位平面とから構成され、前記不連続点は、前記第１及び第２の参照電位平面間の間隙により形成されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。



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