JP2006163933A

JP2006163933A - 制御データ記憶装置

Info

Publication number: JP2006163933A
Application number: JP2004355632A
Authority: JP
Inventors: Mamoru Ogura; 守小倉
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2004-12-08
Filing date: 2004-12-08
Publication date: 2006-06-22
Also published as: DE102005058690A1; US20060123205A1; CN1821976A

Abstract

【課題】データ更新可能回数を大幅に増加させ、更新回数が多い制御データの保存作業に適用することを可能にする。
【解決手段】フラッシュメモリ（登録商標）は、制御データを記憶するための制御データ記憶用ブロックＡ，Ｂを有し、ＣＰＵが、制御データ記憶用ブロックＡ，Ｂの中から制御データを記憶する制御データ記憶用ブロックを判定する。これにより、制御データの記憶可能領域が拡大することにより、データ更新可能回数を大幅に増加させ、更新回数が多い制御データの保存作業にも適用することができる。
【選択図】図２

Description

本発明は、電子制御装置が用いる調整値等の制御データを記憶する制御データ記憶装置に関する。

従来より、書き換えを必要とする調整値等の特定の制御データを保存するための記憶部を備える制御データ記憶装置が知られている（例えば、特許文献１を参照）。そして、このような制御データ記憶装置では、記憶部の１ブロック内に複数の保存領域を設定し、制御データを読み出す際は、制御データの書き込み済み領域の中で末尾の領域から制御データを読み出す。一方、制御データを書き込む際は、制御データ記憶装置は、制御データが書き込まれていない領域の中で先頭の領域に全ての制御データを書き込み、書き込み領域がない場合には、制御データの更新が不可である旨を表示装置に出力する。
特開２００２−８２８４１号公報

従来までの制御データ記憶装置は、記憶部の１ブロック内に設定した保存領域の数だけ制御データを更新できる構成となっているために、制御データの更新可能回数が限定される。従って、従来までの制御データ記憶装置は、更新回数が多い制御データの保存作業には適用することができない。また、一般に、記憶部内に記憶されているデータはブロック単位でしか消去することができないために、記憶部の１ブロック内に制御データを記憶している場合には、制御データを全て消去しない限り空き容量を形成することができない。なお、このような問題を解決するために、外部に記憶装置を設ける方法も考えられるが、このような方法によれば、制御データ記憶装置のコストが増加する。

本発明は、上記課題を解決するためになされたものであり、その目的は、データ更新可能回数を大幅に増加させ、更新回数が多い制御データの保存作業にも適用することが可能な制御データ記憶装置を提供することにある。

上記目的を達成するために、本発明に係る制御データ記憶装置は、制御データを記憶するための複数の制御データ記憶用ブロックを有する記憶部と、複数の制御データ記憶用ブロックの中から制御データを記憶する制御データ記憶用ブロックを判定する判定手段とを備える。これにより、データ更新可能回数を大幅に増加させ、更新回数が多い制御データの保存作業にも適用することができる。

なお、記憶部は、制御データ記憶用ブロックを２つ有し、判定手段は、２つの制御データ記憶用ブロック内の制御データ書込可能領域を判定し、一方の制御データ記憶用ブロック内に制御データ書込可能領域がない場合、他方の制御データ記憶用ブロック内の制御データ書込可能領域に制御データを記憶することが望ましい。これにより、データ更新可能回数を大幅に増加させることができる。

また、判定手段は、一方及び他方の制御データ記憶用ブロック内に制御データ書込可能領域がない場合、前回制御データが書き込まれた制御データ記憶用ブロックを判別し、前回制御データが書き込まれてない側の制御データ記憶用ブロック内に記憶されている制御データを消去することが望ましい。これにより、制御データ消去中に電源遮断等の原因によって制御データが消失しても、他方のブロック内に保存されている制御データを使用することにより、制御データを復旧することができる。

本発明は、例えば図１に示すような調整値等の制御データを用いる電子制御装置に適用することができる。以下、図面を参照して、本発明の一実施形態となる電子制御装置の構成について説明する。

〔電子制御装置の構成〕
本発明の実施形態となる電子制御装置１は、車両に搭載され、図１に示すように、電子制御装置１全体の動作を制御するＣＰＵ（Central Processing Unit）２と、制御プログラムや制御データ等の各種情報を記憶するフラッシュメモリ（Flash Electronically Erasable and Programmable Read Only Memory：登録商標）３と、電子制御装置１を制御する際のＣＰＵ２のワーキングエリアとして機能するＲＡＭ（Random Access Memory）４と、車両に搭載された各種センサやアクチュエータとの間の信号の入出力を制御する入出力インタフェイス部（Ｉ／Ｏ）５とを主な構成要素として備える。また、上記フラッシュメモリ（登録商標）３は、図２に示すように、制御データを記憶するための２キロバイト容量の制御データ記憶用ブロックＡ，Ｂを備え、各ブロックは、全ての制御データを書き込むことが可能な容量を有する複数の保存領域（Ａ１〜Ａ１６，Ｂ１〜Ｂ１６）を有する。そして、このような構成を有する電子制御装置１では、ＣＰＵ２が以下に示す読み出し／書き換え制御処理を実行することにより、データ更新可能回数を大幅に増加させ、更新回数が多い制御データの保存を可能にする。以下、図３に示すフローチャートを参照して、読み出し／書き換え制御処理を実行する際のＣＰＵ２の動作について詳しく説明する。

〔読み出し／書き換え制御処理〕
図３に示すフローチャートは、車両のイグニッションスイッチがオン状態になるのに応じて開始となり、読み出し／書き換え制御処理はステップＳ１の処理に進む。

ステップＳ１の処理では、ＣＰＵ２が、ＲＡＭ４及びレジスタ（図示せず）を初期化する。これにより、このステップＳ１の処理は完了し、この制御処理はステップＳ２の処理に進む。

ステップＳ２の処理では、ＣＰＵ２が、制御データが書き込み済みの保存領域の中で制御データが最後に書き込まれた保存領域を制御データを読み出す保存領域として判定する。これにより、このステップＳ２の処理は完了し、この制御処理はステップＳ３の処理に進む。

ステップＳ３の処理では、ＣＰＵ２が、ステップＳ２の処理において判定された保存領域の中から制御データを読み出し、読み出された制御データをＲＡＭ４に記憶する。これにより、このステップＳ３の処理は完了し、この制御処理はステップＳ４の処理に進む。

ステップＳ４の処理では、ＣＰＵ２が、ＲＡＭ４内に記憶されている制御データを用いて燃料噴射制御，自動変速機の変速制御等の通常制御を行う。これにより、このステップＳ４の処理は完了し、この制御処理はステップＳ５の処理に進む。

ステップＳ５の処理では、ＣＰＵ２が、学習データや故障情報等の制御データが存在し、制御データの更新要求が存在するか否かを判別する。そして、判別の結果、更新要求が存在しない場合、ＣＰＵ２はこの制御処理をステップＳ７の処理に進める。一方、更新要求が存在する場合には、ＣＰＵ２はこの制御処理をステップＳ６の処理に進める。

ステップＳ６の処理では、ＣＰＵ２が、新しい制御データを演算し、制御データの更新要求が存在することを示す更新要求フラグを１（オン状態）に設定する。これにより、このステップＳ６の処理は完了し、この制御処理はステップＳ７の処理に進む。

ステップＳ７の処理では、ＣＰＵ２が、イグニッションキーがオフ状態であるか否かを判別する。そして、イグニッションキーがオフ状態でない場合、ＣＰＵ２はこの制御処理をステップＳ４の処理に戻す。一方、イグニッションキーがオフ状態である場合には、ＣＰＵ２はこの制御処理をステップＳ８の処理に進める。

ステップＳ８の処理では、ＣＰＵ２が、更新要求フラグが１であるか否かを判別する。そして、判別の結果、更新要求フラグが１でない場合、ＣＰＵ２は一連の制御処理を終了する。一方、更新要求フラグが１である場合には、ＣＰＵ２はこの制御処理をステップＳ９の処理に進める。

ステップＳ９の処理では、ＣＰＵ２が、ステップ６の処理において演算された制御データを記憶する保存領域があるか否かを判定する。具体的には、ＣＰＵ２は、図４に示すように、書き込み可能領域が残り１つの状態を書き込み可能領域無しと判定し、書き込み可能領域が２つ以上の状態を書き込み領域有りと判定する。これにより、このステップＳ９の処理は完了し、この制御処理はステップＳ１０の処理に進む。

ステップＳ１０の処理では、ＣＰＵ２が、ステップＳ９の判定結果に従って書き込み領域があるか否かを判別する。そして、判別の結果、書き込み領域が存在する場合、ＣＰＵ２は、この制御処理をステップＳ１３に進める。一方、書き込み可能領域が存在しない場合には、ＣＰＵ２はこの制御処理をステップＳ１１の処理に進める。

ステップＳ１１の処理では、ＣＰＵ２が、全ての保存領域に制御データが書き込まれている制御データ記憶用ブロックを消去ブロックに設定する。これにより、このステップＳ１１の処理は完了し、この制御処理はステップＳ１２の処理に進む。

ステップＳ１２の処理では、ＣＰＵ２が、ステップＳ１１の処理において設定した消去ブロック内の制御データを消去する。これにより、このステップＳ１２の処理は完了し、この制御処理はステップＳ１３の処理に進む。

ステップＳ１３の処理では、ＣＰＵ２が、制御データ記憶用ブロックの書き込み可能領域に制御データを記憶する。これにより、このステップＳ１３の処理は完了し、一連の読み出し／書き換え制御処理は終了する。

以上の説明から明らかなように、本発明の実施形態となる電子制御装置１によれば、フラッシュメモリ（登録商標）３は、制御データを記憶するための制御データ記憶用ブロックＡ，Ｂを有し、ＣＰＵ２が、制御データ記憶用ブロックＡ，Ｂの中から制御データを記憶する制御データ記憶用ブロックを判定するので、制御データの記憶可能領域が拡大することにより、データ更新可能回数を大幅に増加させ、更新回数が多い制御データの保存作業にも適用することができる。

また、本発明の実施形態となる電子制御装置１によれば、ＣＰＵ２は、制御データ記憶用ブロックＡ，Ｂ内の制御データ書込可能領域を判定し、一方の制御データ記憶用ブロック内に制御データ書込可能領域がない場合、他方の制御データ記憶用ブロック内の制御データ書込可能領域に制御データを記憶するので、データ更新可能回数を大幅に増加させることができる。

また、本発明の実施形態となる電子制御装置１によれば、ＣＰＵ２は、制御データ記憶用ブロックＡ，Ｂ内に制御データ書込可能領域がない場合、前回制御データが書き込まれた制御データ記憶用ブロックを判別し、前回制御データが書き込まれてない側の制御データ記憶用ブロック内に記憶されている制御データを消去するので、制御データ消去中に電源遮断等の原因によって制御データが消失しても、他方のブロック内に保存されている制御データを使用することにより、制御データを復旧することができる。

本発明は、電子制御装置が用いる制御データの記憶処理に適用することができる。

本発明の実施形態となる電子制御装置の構成を示すブロック図である。図１に示すフラッシュメモリ（登録商標）の内部構成を示すブロック図である。本発明の一実施形態となる読み出し／書き換え制御処理の流れを示すフローチャート図である。書き込み可能領域が無い際のフラッシュメモリ（登録商標）の内部構成を示すブロック図である。

符号の説明

１：電子制御装置
２：ＣＰＵ
３：フラッシュメモリ（Flash Electronically Erasable and Programmable Read Only Memory：登録商標）
４：ＲＡＭ（Random Access Memory）
５：入出力インタフェイス部（Ｉ／Ｏ）
Ａ，Ｂ：制御データ記憶用ブロック
Ａ１〜Ａ１６，Ｂ１〜Ｂ１６：保存領域

Claims

電子制御装置が用いる制御データを記憶する制御データ記憶装置であって、
前記制御データを記憶するための複数の制御データ記憶用ブロックを有する記憶部と、
前記複数の制御データ記憶用ブロックの中から制御データを記憶する制御データ記憶用ブロックを判定する判定手段と
を備えることを特徴とする制御データ記憶装置。
請求項１に記載の制御データ記憶装置であって、
前記記憶部は、制御データ記憶用ブロックを２つ有し、
前記判定手段は、２つの制御データ記憶用ブロック内の制御データ書込可能領域を判定し、一方の制御データ記憶用ブロック内に制御データ書込可能領域がない場合、他方の制御データ記憶用ブロック内の制御データ書込可能領域に制御データを記憶すること
を特徴とする制御データ記憶装置。
請求項２に記載の制御データ記憶装置であって、
前記判定手段は、一方及び他方の制御データ記憶用ブロック内に制御データ書込可能領域がない場合、前回制御データが書き込まれた制御データ記憶用ブロックを判別し、前回制御データが書き込まれてない側の制御データ記憶用ブロック内に記憶されている制御データを消去することを特徴とする制御データ記憶装置。