JP2006149198A - 電源回路 - Google Patents

Abstract

【課題】スリープ状態時に電力消費を低減することができると共に、電源供給先のデバイスが該スリープ状態時に間欠的に動作する場合においても該デバイスに電源供給を行うことができる電源回路を得る。
【解決手段】ＣＰＵ１１が通常動作を行う場合は、ＤＣ−ＤＣコンバータ２を動作させることにより効率よく電源電圧ＶＤＤを電圧Ｖａに降圧した後、更にボルテージレギュレータ３によって降圧して安定した電圧ＶｂをＣＰＵ１１に供給し、ＣＰＵ１１がスリープ状態になると、ＤＣ−ＤＣコンバータ２は非活性化状態になって動作を停止して電力消費を抑えると共に、ＤＣ−ＤＣコンバータ２をスルーした電源電圧ＶＤＤをボルテージレギュレータ３のみで所望の電圧ＶｂにレギュレーションしてＣＰＵ１１に供給するようにした。
【選択図】図１

Description

本発明は、携帯電話等の各種電池を使用する機器等で使用される電源回路に関し、特に、低消費電力化を図ることができる電源回路に関する。

従来、直流電源から供給される直流電圧を所定の電圧に降圧する電源回路として、ボルテージレギュレータを使用したものと、ＤＣ−ＤＣコンバータを使用したものがあった。
図５は、ボルテージレギュレータを使用した電源回路の従来例を示した回路図である。図５のボルテージレギュレータ１００において、各種電池（２次電池も含む）等の直流電源１０１から電源電圧ＶＤＤが印加される電源端と接地との間にＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１０２、抵抗１０３及び１０４が直列に接続されている。

抵抗１０３及び１０４は出力電圧Ｖｏｕｔを分圧し、該分圧電圧と基準電圧発生回路１０５で生成して出力される所定の基準電圧Ｖｒｅｆとを電圧比較器１０６で比較し、該比較結果に応じてＰＭＯＳトランジスタ１０２の動作を制御して出力電圧Ｖｏｕｔが所望の値で一定になるようにしている。なお、図５では、ボルテージレギュレータ１００がＣＰＵ１０７に電源を供給している場合を例にして示している。

なお、負荷電流を供給する第１トランジスタと、出力電圧に応じてオン／オフする第２トランジスタと、該第２トランジスタによりオン／オフされて前記第１トランジスタをオン／オフし、かつオン時には定電流を供給する第３トランジスタと、電池の出力電圧を分割し前記第３トランジスタにベース電圧を与える分割抵抗と、前記第３トランジスタのコレクタと前記第２トランジスタのベース間に接続されたダイオードとからなり、電池の出力電圧が所定電圧に降下し前記ダイオードが導通することにより前記第１トランジスタがスイッチング・モードから連続オン・モードに移行して動作するスイッチング電源回路があった（例えば、特許文献１参照。）。
実開昭５８−５８６２２号公報

しかし、このようなボルテージレギュレータは、電源電圧ＶＤＤを所定の出力電圧Ｖｏｕｔに降圧する際、ＰＭＯＳトランジスタ１０１での電力消費が大きいという問題があった。例えば、電源電圧ＶＤＤを３.６Ｖとし、ボルテージレギュレータ１００で該３.６Ｖを２Ｖに降圧して出力する場合、ＣＰＵ１０７の消費電流を１００ｍＡとすると、ＰＭＯＳトランジスタ１０１で電力消費は０.１６Ｗとなる。このように、ＣＰＵの動作電圧値が下がっている近年では、電池電圧とＣＰＵ動作電圧の差分をボルテージレギュレータで消費させることになり、低消費電力を目指したシステムには不向きであった。

そこで、電源に電池を使用する機器では、ボルテージレギュレータの代わりに図６で示すようなＤＣ−ＤＣコンバータを電源回路として使用していた。なお、図６では、ＤＣ−ＤＣコンバータにＣＰＵが接続される場合を例にして示している。図６におけるＤＣ−ＤＣコンバータ１１０は、直流電源１０１から印加される電源電圧ＶＤＤを所望の出力電圧Ｖｏｕｔに降圧してＣＰＵ１０７に電源として供給している。

一方、電源に電池を使用した機器では、消費電力を極力減らして電池の消耗を抑制するために、必要に応じて、各部の動作を一時的に停止させて低消費電力状態にするスリープ機能を有している。このような場合、図６のＣＰＵ１０７が該スリープ状態になるとき、ＤＣ−ＤＣコンバータ１１０は、該スリープ状態での出力端を接地レベル、又はハイ（Ｈｉｇｈ）インピーダンス状態にすることで消費電流の軽減を図っていた。このことは、ＤＣ−ＤＣコンバータ１１０がダイレクトに電源供給先のデバイスであるＣＰＵ１０７の電源をコントロールするために配慮されたものである。

また、電源供給先のデバイスであるＣＰＵ１０７が、スリープ状態であるにもかかわらず自動的にオン／オフを繰り返して、必要に応じて機器の各部（図示せず）に対して間欠的に起動をかけるものであった場合、ＤＣ−ＤＣコンバータ１１０を常に活性化状態にして使用する必要があった。ＤＣ−ＤＣコンバータ１１０を常に活性化状態で使用する場合、ＤＣ−ＤＣコンバータ１１０自身での電力消費が機器の消費電力に与える影響が大きかった。また、電源に電池を使用した機器では、消費電力を極力減らして電池の消耗を抑制する必要があり、ＤＣ−ＤＣコンバータ１１０の代わりに、消費電力の大きいボルテージレギュレータを使用するには問題があった。

本発明は、上記のような問題を解決するためになされたものであり、電源供給先のデバイスがスリープ状態ではなく通常の電力消費を行う場合には、ＤＣ−ＤＣコンバータを動作させることにより効率よく電源電圧を降圧した後にボルテージレギュレータによって安定した電源を供給し、電源供給先のデバイスがスリープ状態で電力消費が小さい場合には、ＤＣ−ＤＣコンバータを非活性化状態にして電力消費を抑えると共に、ＤＣ−ＤＣコンバータをスルーした電源電圧をボルテージレギュレータのみで所望の電圧値にレギュレーションした電源を電源供給先のデバイスに供給するようにしたことから、スリープ状態時に電力消費を低減することができると共に、電源供給先のデバイスが該スリープ状態時に間欠的に動作する場合においても該デバイスに電源供給を行うことができる電源回路を得ることを目的とする。

この発明に係る電源回路は、直流電源からの電源電圧を所定の電圧に降圧して、所定の機能を有するシステム装置に電源供給を行う電源回路において、直流電源からの電源電圧を所定の電圧Ｖａに降圧して出力するＤＣ−ＤＣコンバータと、該ＤＣ−ＤＣコンバータからの出力電圧を少なくとも１つの所定の電圧Ｖｂに降圧して上記システム装置に電源供給を行うボルテージレギュレータとを備えるものである。

また、上記ＤＣ−ＤＣコンバータは、電源供給先のシステム装置から、低消費電力の動作モードを実行する際に出力される所定の信号が入力されると、非活性化状態となって動作を停止し、直流電源からの電源電圧を出力するようにしてもよい。

具体的には、上記ＤＣ−ＤＣコンバータは、直流電源からの電源電圧をスイッチングして出力するスイッチング回路部と、該スイッチング回路部から出力される脈流電圧を平滑してボルテージレギュレータに出力する平滑回路部と、該平滑回路部から出力された電圧を検出し、該検出した電圧に応じて、平滑回路部からの出力電圧が所定の電圧Ｖａになるようにスイッチング回路部におけるスイッチング動作の制御を行う制御部とを備え、制御部は、上記所定の信号が入力されると非活性化状態となり、スイッチング回路部に対して、スイッチング動作を停止させ直流電源からの電源電圧を常時平滑回路部に出力させるようにした。

一方、上記ＤＣ−ＤＣコンバータは、電源供給先の上記システム装置から、低消費電力の動作モードを実行する際に出力される所定の信号が入力されると、直流電源からの電源電圧を出力するようにしてもよい。

この場合、上記ＤＣ−ＤＣコンバータは、直流電源からの電源電圧をスイッチングして出力するスイッチング回路部と、該スイッチング回路部から出力される脈流電圧を平滑して上記ボルテージレギュレータに出力する平滑回路部と、該平滑回路部から出力された電圧を検出し、該検出した電圧に応じて、平滑回路部からの出力電圧が所定の電圧Ｖａになるようにスイッチング回路部におけるスイッチング動作の制御を行う制御部とを備え、制御部は、上記所定の信号が入力されると、スイッチング回路部に対して、スイッチング動作を停止させ直流電源からの電源電圧を平滑回路部に出力させるようにした。

更に、上記制御部は、電源供給先の上記システム装置から、低消費電力の動作モードを解除して通常動作を行う際に出力される所定の解除信号が入力され、平滑回路部からの出力電圧が所定の電圧Ｖａを超えていると、平滑回路部の出力端に負荷を接続し、該負荷に流れる電流を制御して平滑回路部から出力される電圧を所定の電圧Ｖａまで低下させるようにした。

具体的には、上記制御部は、負荷をなすトランジスタと、所定の解除信号が入力されると、平滑回路部から出力された電圧が所定の電圧Ｖａ以下であるか否かを判定し、該判定結果を出力する出力電圧判定回路と、所定の解除信号が入力されると、該出力電圧判定回路からの判定結果に応じて上記トランジスタの動作制御を行い、該トランジスタに流れる電流を制御する電流制御回路とを備えるものである。

また、上記電流制御回路は、出力電圧判定回路によって平滑回路部の出力電圧が所定の電圧Ｖａを超えていると判定された場合、上記トランジスタに流れる電流を所定の速さで増加させるようにした。

また、上記電流制御回路は、出力電圧判定回路によって平滑回路部の出力電圧が所定の電圧Ｖａになったと判定されてから、所定の時間ｔ２の間、引き続き上記トランジスタに流れる電流を所定の速さで増加させた後、所定の時間ｔ３の間、上記トランジスタに対して飽和電流が流れるように制御するようにした。

更に、上記電流制御回路は、所定の時間ｔ３経過後、上記トランジスタに流れる電流を所定の速さで減少させるものである。

また、上記制御部は、電源供給先の上記システム装置から、低消費電力の動作モードを実行する際に出力される上記所定の信号が入力されると、スイッチング回路部から出力される電流を検出し、該検出した電流値に応じてスイッチング回路部に対して出力電流の制御を行うようにしてもよい。

具体的には、上記制御部は、検出した電流値が所定値α未満のときは、スイッチング回路部に対して電源電圧を平滑回路部に出力させ、検出した電流値が所定値α以上のときは、該電流値が所定値α未満になるまでスイッチング回路部に対して出力電流を所定の方法で低下させるようにした。

一方、上記制御部は、電源供給先の上記システム装置から、低消費電力の動作モードを解除して通常動作を行う際に出力される所定の解除信号が入力されると、平滑回路部からの出力電圧が所定の電圧Ｖａに低下するまでの間、一定速度で低下する基準電圧Ｖｒ２と、平滑回路部からの出力電圧に応じた電圧とを比較し、該比較結果に応じてスイッチング回路部におけるスイッチング動作のデューティサイクルを制御するようにしてもよい。

この場合、上記制御部は、平滑回路部からの出力電圧が所定の電圧Ｖａまで低下すると、所定の基準電圧Ｖｒ１と、平滑回路部からの出力電圧に応じた電圧とを比較し、該比較結果に応じてスイッチング回路部におけるスイッチング動作のデューティサイクルを制御するものである。

本発明の電源回路によれば、ＤＣ−ＤＣコンバータで電源電圧を所定の電圧Ｖａに降圧した後、更にボルテージレギュレータによって所定の電圧Ｖｂに降圧してシステム装置に電源供給するようにした。このことから、ボルテージレギュレータによる消費電力を低減させることができるため、低消費電力化を図ることができ、各種電池（２次電池も含む）を電源とした機器において、電池の消耗を抑制することができる。

また、ＤＣ−ＤＣコンバータは、電源供給先のシステム装置から、低消費電力の動作モードを実行する際に出力される所定の信号が入力されると、非活性化状態となって動作を停止し、直流電源からの電源電圧を出力するようにした。このことから、電源供給先のシステム装置が低消費電力の動作モードを実行して一時的に動作を停止する際、ＤＣ−ＤＣコンバータを非活性化状態にして動作を停止させることができるため、更に低消費電力化を図ることができると共に、システム装置、例えばＣＰＵが低消費電力動作時において間欠的に動作する場合においも、電源の供給を行うことができる。

具体的には、ＤＣ−ＤＣコンバータにおいて、制御部は、システム装置から所定の信号が入力されると非活性化状態となり、スイッチング回路部に対して、スイッチング動作を停止させ直流電源からの電源電圧を常時平滑回路部に出力させるようにした。このことから、ＤＣ−ＤＣコンバータにおいて、簡単な構成で、非活性化状態時に直流電源からの電源電圧をボルテージレギュレータに出力することができる。

一方、上記ＤＣ−ＤＣコンバータは、電源供給先のシステム装置から、低消費電力の動作モードを実行する際に出力される所定の信号が入力されると、直流電源からの電源電圧を出力するようにした。このことから、電源供給先のシステム装置が低消費電力の動作モードを実行して一時的に動作を停止する際、ＤＣ−ＤＣコンバータにおける所定の電圧Ｖａを生成する動作を停止させることができるため、低消費電力化を図ることができると共に、システム装置、例えばＣＰＵが低消費電力動作時において間欠的に動作する場合においも、電源の供給を行うことができる。

この場合、ＤＣ−ＤＣコンバータにおいて、制御部は、上記所定の信号が入力されると、スイッチング回路部に対して、スイッチング動作を停止させ直流電源からの電源電圧を上記平滑回路部に出力させるようにした。このことから、ＤＣ−ＤＣコンバータにおいて、簡単な構成で、低消費電力の動作モード時に直流電源からの電源電圧をボルテージレギュレータに出力することができる。

更に、上記制御部は、低消費電力の動作モードが解除されたときに、平滑回路部からの出力電圧が所定の電圧Ｖａを超えていると、平滑回路部の出力端に負荷を接続し、該負荷に流れる電流を制御して平滑回路部から出力される電圧を所定の電圧Ｖａまで低下させるようにした。このことから、低消費電力の動作モードから通常動作に移行する際に、ＤＣ−ＤＣコンバータからボルテージレギュレータへの出力電圧に発生するアンダシュートを低減させることができる。

具体的には、上記制御部は、負荷をなすトランジスタと、所定の解除信号が入力されると、平滑回路部から出力された電圧が所定の電圧Ｖａ以下であるか否かを判定し、該判定結果を出力する出力電圧判定回路と、所定の解除信号が入力されると、該出力電圧判定回路からの判定結果に応じて上記トランジスタの動作制御を行い、該トランジスタに流れる電流を制御する電流制御回路とを備えるようにした。このことから、簡単な構成で、低消費電力の動作モードから通常動作に移行する際に、ＤＣ−ＤＣコンバータからボルテージレギュレータへの出力電圧に発生するアンダシュートを低減させることができる。

また、上記電流制御回路は、出力電圧判定回路が平滑回路部の出力電圧が所定の電圧Ｖａを超えていると判定した場合、上記トランジスタに流れる電流を所定の速さで増加させるようにした。このことから、低消費電力の動作モードから通常動作への移行時に、平滑回路部の出力電圧を電源電圧から所定の電圧Ｖａに次第に低下させることができるため、平滑回路部の出力電圧におけるアンダシュートを低減させることができる。

また、上記電流制御回路は、出力電圧判定回路が平滑回路部の出力電圧が所定の電圧Ｖａになったと判定してから、所定の時間ｔ２の間、引き続き上記トランジスタに流れる電流を所定の速さで増加させた後、所定の時間ｔ３の間、上記トランジスタに対して飽和電流が流れるように制御するようにした。このことから、平滑回路部の出力電圧が所定の電圧Ｖａになってから制御部がスイッチング回路部に対するスイッチング動作の制御を開始するまでの時間に、平滑回路部の出力端に急激な負荷電流の増加を防止することができ、平滑回路部の出力電圧におけるアンダシュートを低減させることができる。

更に、上記電流制御回路は、所定の時間ｔ３経過後、上記トランジスタに流れる電流を所定の速さで減少させるようにした。このことから、トランジスタに電流が流れている状態のときにボルテージレギュレータが動作を開始するようにすることができ、ボルテージレギュレータの動作開始時に、平滑回路部の出力端からの出力電流が急激に増加することによる、平滑回路部の出力電圧のアンダシュートを低減させることができる。

また、上記制御部は、電源供給先の上記システム装置から、低消費電力の動作モードを実行する際に出力される上記所定の信号が入力されると、上記スイッチング回路部から出力される電流を検出し、該検出した電流値に応じてスイッチング回路部に対して出力電流の制御を行うようにした。このことから、通常動作から低消費電力の動作モードへの移行時に、平滑回路部の出力電圧を所定の電圧Ｖａから電源電圧への急激な上昇を防止することができるため、平滑回路部の出力電圧におけるオーバシュートを低減させることができる。

具体的には、上記制御部は、検出した電流値が所定値α未満のときは、スイッチング回路部に対して電源電圧を平滑回路部に出力させ、検出した電流値が所定値α以上のときは、該電流値が所定値α未満になるまでスイッチング回路部に対して出力電流を所定の方法で低下させるようにした。このことから、通常動作から低消費電力の動作モードへの移行時に、平滑回路部の出力電圧を所定の電圧Ｖａから電源電圧への急激な上昇を確実に防止することができる。

一方、上記制御部は、電源供給先の上記システム装置から、低消費電力の動作モードを解除して通常動作を行う際に出力される所定の解除信号が入力されると、平滑回路部からの出力電圧が所定の電圧Ｖａに低下するまでの間、一定速度で低下する基準電圧Ｖｒ２と、平滑回路部からの出力電圧に応じた電圧とを比較し、該比較結果に応じてスイッチング回路部におけるスイッチング動作のデューティサイクルを制御するようにした。このことから、低消費電力の動作モードから通常動作に移行する際に、ＤＣ−ＤＣコンバータからボルテージレギュレータへの出力電圧に発生するアンダシュートをより一層低減させることができる。

この場合、平滑回路部からの出力電圧が所定の電圧Ｖａまで低下すると、所定の基準電圧Ｖｒ１と、平滑回路部からの出力電圧に応じた電圧とを比較し、該比較結果に応じてスイッチング回路部におけるスイッチング動作のデューティサイクルを制御するようにした。このことから、アンダシュートを低減させて平滑回路部の出力電圧を所定の電圧Ｖａにした後、低消費電力の動作モードから通常動作への移行が完了した時点で通常動作を行うことができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電源回路の構成例を示した図である。
図１において、電源回路１は、各種電池（２次電池も含む）等の直流電源１０から印加される電源電圧ＶＤＤを降圧して所定の電圧Ｖａを出力するＤＣ−ＤＣコンバータ２と、ＤＣ−ＤＣコンバータ２からの出力電圧を降圧して所定の電圧Ｖｂを出力するボルテージレギュレータ３とで構成されている。

電源電圧ＶＤＤが印加される電源端と接地との間には、ＤＣ−ＤＣコンバータ２が接続され、ＤＣ−ＤＣコンバータ２の出力端と接地との間にボルテージレギュレータ３が接続され、ボルテージレギュレータ３の出力端は、電源供給先のデバイスであるＣＰＵ１１の電源端に接続されている。なお、図１では、電源回路１から電源供給が行われるデバイスとしてＣＰＵ１１を例にして示しているが、ＣＰＵ１１以外にもＤＳＰやメモリ等があり、これらがシステム装置をなす。

ボルテージレギュレータ３は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）２１と、抵抗２２，２３と、基準電圧発生回路２４と、電圧比較器２５とで構成されている。ＤＣ−ＤＣコンバータ２の出力端と接地との間にＰＭＯＳトランジスタ２１、抵抗２２及び２３が直列に接続され、ＰＭＯＳトランジスタ２１と抵抗２２との接続部がボルテージレギュレータ３の出力端をなしている。また、抵抗２２と抵抗２３との接続部は、電圧比較器２５の一方の入力端に接続され、電圧比較器２５の他方の入力端には、基準電圧発生回路２４からの基準電圧Ｖｒｅｆが入力されている。電圧比較器２５の出力端は、ＰＭＯＳトランジスタ２１のゲートに接続されている。

抵抗２２及び抵抗２３は出力電圧Ｖｂを分圧し、該分圧電圧と基準電圧発生回路２４からの基準電圧Ｖｒｅｆを電圧比較器２５で比較する。電圧比較器２５は、該分圧電圧が基準電圧Ｖｒｅｆよりも大きい場合は、ＰＭＯＳトランジスタ２１から流れる電流が減少するようにＰＭＯＳトランジスタ２１の動作制御を行い、上記分圧電圧が基準電圧Ｖｒｅｆよりも小さい場合は、ＰＭＯＳトランジスタ２１から流れる電流が増加するようにＰＭＯＳトランジスタ２１の動作制御を行う。

このような構成において、ＣＰＵ１１は、各部の動作を一時的に停止させて低消費電力状態（以下、スリープ状態と呼ぶ）にする機能を有しており、該スリープ状態にするときは、ＤＣ−ＤＣコンバータ２に対して所定のスリープ信号ＳＬＰを出力する。ＤＣ−ＤＣコンバータ２は、ＣＰＵ１１がスリープ状態ではない通常状態の動作を行っているとき、すなわち所定のスリープ信号ＳＬＰがＣＰＵ１１から入力されていないときは、直流電源１０から入力される電源電圧ＶＤＤを降圧して生成した出力電圧Ｖａを、ボルテージレギュレータ３に対して電源電圧として出力する。

ボルテージレギュレータ３は、ＤＣ−ＤＣコンバータ２から電源電圧として印加される電圧Ｖａを降圧して生成した電圧ＶｂをＣＰＵ１１への電源電圧として供給する。このように、電源回路１は、直流電源１０からの電源電圧ＶＤＤを、ＤＣ−ＤＣコンバータ２で電圧Ｖａに降圧した後、更にボルテージレギュレータ３で電圧Ｖｂに降圧してＣＰＵ１１に電源電圧として供給する。例えば、電源電圧ＶＤＤを３.６Ｖの場合、ＤＣ−ＤＣコンバータ２の出力電圧Ｖａは２.０Ｖ、ボルテージレギュレータ３の出力電圧Ｖｂは１.８Ｖといったように、ボルテージレギュレータ３での電圧の降圧値を小さくすることができる。このようにすることによって、ボルテージレギュレータ３の消費電力を低減させることができる。

次に、ＣＰＵ１１は、スリープ状態の動作を行うスリープモードの場合、すなわちＤＣ−ＤＣコンバータ２に対して所定のスリープ信号ＳＬＰを出力した場合、ＤＣ−ＤＣコンバータ２は、非活性化状態となって動作を停止する。ＤＣ−ＤＣコンバータ２は、動作を停止すると、直流電源１０から印加されている電源電圧ＶＤＤをそのまま出力端から出力電圧Ｖａとして出力する。すなわち、ボルテージレギュレータ３に電源電圧ＶＤＤが電源電圧として印加されるが、ＣＰＵ１１はスリープモードで動作しており、該スリープモードで動作を停止している場合はほとんど電流が消費されない。このため、ボルテージレギュレータ３での電力消費はほとんどない。

一方、ＣＰＵ１１は、スリープモードの動作として、間欠的、例えば１秒ごとに動作を行う場合がある。しかし、このような間欠動作状態の場合、ＣＰＵ１１が動作するために必要な電源は、ボルテージレギュレータ３がＤＣ−ＤＣコンバータ２をスルーして印加される電源電圧ＶＤＤを出力電圧Ｖｂに降圧して得られる。しかし、このときのＣＰＵ１１によって消費される電流が小さいことから、ボルテージレギュレータ３におけるＰＭＯＳトランジスタ２１による消費電力は小さい。

次に、図２は、ＤＣ−ＤＣコンバータ２の内部構成例を示した図であり、図２を用いて、ＤＣ−ＤＣコンバータ２の具体的な内部構成について説明する。
図２において、ＤＣ−ＤＣコンバータ２は、直流電源１０から供給される電源をスイッチングして出力するスイッチング回路部３１と、該スイッチング回路部３１から出力される脈流電圧を平滑する平滑回路部３２と、スイッチング回路部３１のスイッチング動作の制御を行う制御部３３とで構成されている。

スイッチング回路部３１は、ＰＭＯＳトランジスタ４１で構成され、該ＰＭＯＳトランジスタ４１のドレインとソースとの間には寄生ダイオード４２が形成されている。ＰＭＯＳトランジスタ４１において、ソースには直流電源１０から電源電圧ＶＤＤが印加されており、ゲートは制御部３３に、ドレインは平滑回路部３２にそれぞれ接続されている。なお、ＰＭＯＳトランジスタ４１のサブストレートゲートはソースに接続されている。

平滑回路部３２は、平滑コイルをなすチョークコイル４５と、平滑コンデンサをなすコンデンサ４６、フライホイールダイオードをなすダイオード４７で構成されている。チョークコイル４５とコンデンサ４６は、ＰＭＯＳトランジスタ４１から入力される脈流電圧を平滑して出力するチョーク入力型の平滑回路を形成している。また、チョークコイル４５の入力端にカソードが接続されると共にアノードが接地されたダイオード４７がフライホイールダイオードとして設けられている。

平滑回路部３２で平滑された直流電圧は、制御部３３に出力されると共に出力電圧Ｖａとしてボルテージレギュレータ３に出力される。制御部３３は、ＣＰＵ１１から所定のスリープ信号ＳＬＰが入力されていないときは、あらかじめ設定された周波数、例えば数百ｋＨｚ〜１ＭＨｚのパルス信号をＰＭＯＳトランジスタ４１のゲートに出力する。

また、制御部３３は、平滑回路部３２から出力される出力電圧の監視を行い、該出力電圧があらかじめ設定された電圧Ｖａ、例えば２.０ＶになるようにＰＭＯＳトランジスタ４１のゲートに出力するパルス信号のデューティサイクルを制御する。具体的には、制御部３３は、出力電圧が設定電圧Ｖａよりも小さい場合は、デューティサイクルを小さくしてＰＭＯＳトランジスタ４１がオンする期間を長くし、出力電圧が設定電圧Ｖａよりも大きい場合は、デューティサイクルを大きくしてＰＭＯＳトランジスタ４１がオンする期間を短くする。更に、制御部３３は、出力電圧が設定電圧Ｖａになっている場合は、現状のデューティサイクルを維持するようにしてもよい。

一方、制御部３３は、ＣＰＵ１１から所定のスリープ信号ＳＬＰが入力されると、制御部３３は非活性化状態となって動作を停止し、ＰＭＯＳトランジスタ４１のゲートはロー（Ｌｏｗ）レベルとなる。このため、ＰＭＯＳトランジスタ４１はオンした状態となり、平滑回路部３２からの出力電圧は、直流電源１０からの電源電圧ＶＤＤと同じ電圧になる。

なお、上記説明では、ボルテージレギュレータ３は、１つの出力電圧Ｖｂを出力する場合を例にして説明したが、複数の異なる電圧を出力するようにしてもよい。また、ＤＣ−ＤＣコンバータ２におけるスイッチング回路部３１及び制御部３３、並びにボルテージレギュレータ３は１つのＩＣで形成することができる。

更に、図２では、平滑回路部３２にフライホイールダイオードを使用した場合を例にして説明したが、図３で示すように、フライホイールダイオードの代わりにＰＭＯＳトランジスタ４１のドレインと接地との間にＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）５１を接続し、該ＮＭＯＳトランジスタ５１の動作制御を制御部３３で行うようにしてもよい。

この場合、制御部３３において、ＰＭＯＳトランジスタ４１への制御信号Ｓ１とＮＭＯＳトランジスタ５１への制御信号Ｓ２の関係例は図４で示すようになる。図４で示しているように、制御部３３は、同時にオンすることがないようにＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ５１の制御を行う。また、ＮＭＯＳトランジスタ５１は、ＤＣ−ＤＣコンバータ２におけるスイッチング回路部３１及び制御部３３、並びにボルテージレギュレータ３と共に１つのＩＣ内に形成することができる。

このように、本第１の実施の形態における電源回路は、ＣＰＵ１１が通常動作を行う場合は、ＤＣ−ＤＣコンバータ２を動作させることにより効率よく電源電圧ＶＤＤを電圧Ｖａに降圧した後、更にボルテージレギュレータ３によって降圧して安定した電圧ＶｂをＣＰＵ１１に供給し、ＣＰＵ１１がスリープ状態になると、ＤＣ−ＤＣコンバータ２は非活性化状態になって動作を停止して電力消費を抑えると共に、ＤＣ−ＤＣコンバータ２をスルーした電源電圧ＶＤＤをボルテージレギュレータ３のみで所望の電圧ＶｂにレギュレーションしてＣＰＵ１１に供給するようにした。このことから、通常動作時におけるボルテージレギュレータによる電力消費を低減させることができると共に、電源供給先のＣＰＵ、ＤＳＰ及びメモリ等のデバイスがスリープ状態になると電力消費を低減することができ、該デバイス、例えばＣＰＵがスリープ状態時に間欠的に動作する場合においも、該デバイスに電源の供給を行うことができる。

第２の実施の形態．
上記第１の実施の形態では、ＤＣ−ＤＣコンバータ２は、スリープ状態になると非活性化状態となって動作を停止し、電源電圧ＶＤＤをスルーしてボルテージレギュレータ３に出力するようにした。しかし、このようにすると、スリープモードから通常動作に移行する際に、ＤＣ−ＤＣコンバータ２の出力電圧にアンダシュートが発生する可能性があると共に、通常動作からスリープモードに移行する際にＤＣ−ＤＣコンバータ２の出力電圧にオーバシュートが発生する可能性があった。このことから、ＤＣ−ＤＣコンバータにこのようなアンダシュート及びオーバシュートを防止する機能を付加するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。

なお、本発明の第２の実施の形態における電源回路の構成例を示した図は、ＤＣ−ＤＣコンバータ２をＤＣ−ＤＣコンバータ２ａにすると共に、電源回路１を電源回路１ａにする以外は図１と同じであることから省略する。また、本第２の実施の形態の説明では、スリープ信号ＳＬＰが、通常動作時にはローレベル、スリープモード時にはハイレベルになる場合を例にして説明すると共に、図２の場合を例にして説明し、図３の場合は同様であるのでその説明を省略する。

図７は、本発明の第２の実施の形態における電源回路のＤＣ−ＤＣコンバータの内部回路例を示した図であり、図７では、図２と同じものは同じ符号で示しており、ここではその説明を省略する。
図７において、ＤＣ−ＤＣコンバータ２ａは、スイッチング回路部３１、平滑回路部３２及びスイッチング回路部３１のスイッチング動作の制御を行う制御部３３ａとで構成されている。

制御部３３ａは、平滑回路部３２からの出力電圧Ｖｏが所定の電圧ＶａになるようにＰＭＯＳトランジスタ４１のゲートに出力するパルス信号のデューティサイクルを制御するデューティ制御回路部６１と、出力電圧Ｖｏのアンダシュートを防止するアンダシュート防止回路部６２と、出力電圧Ｖｏのオーバシュートを防止するオーバシュート防止回路部６３とで構成されている。なお、制御部３３ａに入力されたスリープ信号ＳＬＰは、デューティ制御回路部６１、アンダシュート防止回路部６２及びオーバシュート防止回路部６３にそれぞれ入力されるが、図７では省略している。

ここで、上述したように、スリープモード時には、ＰＭＯＳトランジスタ４１のゲートがローレベルとなることから、出力電圧Ｖｏは電源電圧ＶＤＤになっている。次に、スリープモードが解除されてもボルテージレギュレータ３は直ちに動作を開始することはできず、ボルテージレギュレータ３が動作を開始するまでには一定の時間を要する。このため、スリープモードが解除されてから一定の時間は、出力電圧Ｖｏが設定電圧Ｖａよりも大きい電源電圧ＶＤＤ近傍から低下しない。このことから、制御部３３ａは、ＰＭＯＳトランジスタ４１のゲートをハイレベルにし、ＰＭＯＳトランジスタ４１をオフさせて遮断状態にする。

このように、出力電圧Ｖｏが電源電圧ＶＤＤ近傍である状態でボルテージレギュレータ３が動作を開始してＤＣ−ＤＣコンバータ２ａに負荷が接続された状態になり、図８で示すように、平滑回路部３２から負荷電流ｉｏ（図８では、２００ｍＡの負荷電流ｉｏ）が流れ出すと、出力電圧Ｖｏが急激に低下してアンダシュートが発生し、出力電圧Ｖｏが一時的に設定電圧Ｖａを大きく下回る状態が発生する可能性がある。

これに対して、通常動作からスリープモードに移行した場合、ＰＭＯＳトランジスタ４１をオンさせて直ちに導通状態にすると、出力電圧Ｖｏが設定電圧Ｖａから電源電圧ＶＤＤに急激に上昇する。この場合、出力電圧Ｖｏには図８で示すようなオーバシュートが発生し、出力電圧Ｖｏが一時的に電源電圧ＶＤＤよりも大きく上回る場合が生じる可能性がある。アンダシュート防止回路部６２は、このような出力電圧Ｖｏのアンダシュートを防止するためのものであり、オーバシュート防止回路部６３は、このような出力電圧Ｖｏのオーバシュートを防止するためのものである。

デューティ制御回路部６１は、出力電圧Ｖｏの検出を行う出力電圧検出部７１と、該出力電圧検出部７１で検出された出力電圧Ｖｏに応じてＰＭＯＳトランジスタ４１のゲートへのパルス信号におけるデューティサイクルの制御を行うデューティ制御部７２とで構成されている。出力電圧検出部７１は、演算増幅器７３と、出力電圧Ｖｏを分圧して出力する分圧回路７４と、基準電圧Ｖｒ１を生成して出力するＶｒ１発生回路７５とで形成されている。分圧回路７４は、出力電圧Ｖｏと接地との間に直列に接続された抵抗７６，７７及びＮＭＯＳトランジスタ７８で構成され、ＮＭＯＳトランジスタ７８のゲートには、スリープ信号ＳＬＰの信号レベルをインバータ等（図示せず）で反転させた信号ＳＬＰＢが入力されている。

出力電圧検出部７１において、通常動作時には、スリープ信号ＳＬＰはローレベルであり、ＮＭＯＳトランジスタ７８はゲートにハイレベルの信号ＳＬＰＢが入力されオンして導通状態となり、出力電圧Ｖｏを抵抗７６及び７７で分圧した分圧電圧Ｖｄが出力される。該分圧電圧Ｖｄは、演算増幅器７３の反転入力端に出力され、Ｖｒ１発生回路７５からの基準電圧Ｖｒ１が演算増幅器７３の非反転入力端に入力される。演算増幅器７３は、入力された分圧電圧Ｖｄと基準電圧Ｖｒ１との比較を行い、該比較結果に応じた電圧をデューティ制御部７２に出力する。デューティ制御部７２は、入力された比較結果に応じたデューティサイクルのパルス信号を生成してＰＭＯＳトランジスタ４１のゲートに出力する。

また、スリープモードの動作を行うためにハイレベルのスリープ信号ＳＬＰがＣＰＵ１１から入力されると、出力電圧検出部７１の演算増幅器７３及びＶｒ１発生回路７５並びにデューティ制御部７２は、それぞれ動作を停止する。同時に、分圧回路７４において、ＮＭＯＳトランジスタ７８がオフして遮断状態となり出力電圧Ｖｏが分圧電圧Ｖｄとして出力される。デューティ制御部７２は、動作を停止すると出力端はオープンとなってハイインピーダンス状態になる。

次に、アンダシュート防止回路部６２は、平滑回路部３２の出力端から接地へ電流ｉａを流す負荷としての動作を行うＮＭＯＳトランジスタ８１と、分圧回路７４からの分圧電圧ＶｄとＶｒ１発生回路７５からの基準電圧Ｖｒ１との比較を行い、該比較結果に応じた２値の信号を出力する電圧比較器をなす演算増幅器８２とを備えている。更に、アンダシュート防止回路部６２は、該演算増幅器８２からの出力電圧に応じてＮＭＯＳトランジスタ８１の動作制御を行い平滑回路部３２の出力端から流れる電流ｉａの制御を行う電流制御回路８３を備えている。なお、演算増幅器８２は、出力電圧検出部６１の分圧回路７４及びＶｒ１発生回路７５と共に出力電圧判定回路をなしている。

アンダシュート防止回路部６２において、スリープモードの動作を行うためにハイレベルのスリープ信号ＳＬＰがＣＰＵ１１から入力されると、演算増幅器８２及び電流制御回路８３は、それぞれ動作を停止し、ＮＭＯＳトランジスタ８１はオフして遮断状態となる。スリープモード時においては、ＰＭＯＳトランジスタ４１がオンして導通状態であることから、出力電圧Ｖｏは、電源電圧ＶＤＤになっている。

次に、スリープモードから通常動作に切り替わると、演算増幅器８２及び電流制御回路８３はそれぞれ活性化状態となって動作を開始する。このとき、出力電圧Ｖｏは、設定電圧Ｖａよりも大きい電源電圧ＶＤＤであることから、制御部３３ａからはＰＭＯＳトランジスタ４１をオフさせるハイレベルのゲート電圧が出力されている。このため、基準電圧Ｖｒ１よりも分圧電圧Ｖｄの方が大きく、演算増幅器８２の出力端は、ローレベルとなる。

電流制御回路８３は、演算増幅器８２からローレベルの信号が入力されると所定の速さでＮＭＯＳトランジスタ８１のゲート電圧Ｖｇを上昇させ、図９で示すように、ＮＭＯＳトランジスタ８１には、入力されたゲート電圧Ｖｇに応じた電流ｉａが流れる。出力電圧Ｖｏは、電源電圧ＶＤＤから次第に低下し、設定電圧Ｖａまで低下する、すなわち分圧電圧Ｖｄが基準電圧Ｖｒ１よりも低下すると、演算増幅器８２の出力端はハイレベルになる。

電流制御回路８３は、演算増幅器８２からハイレベルの信号が入力されると所定の時間ｔ２の間は引き続きゲート電圧Ｖｇを上昇させ、所定の時間ｔ３の間ゲート電圧Ｖｇを電源電圧ＶＤＤで保持した後、所定の時間ｔ４をかけてＮＭＯＳトランジスタ８１のゲート電圧Ｖｇを電源電圧ＶＤＤから接地レベルまで低下させる。このとき、ＮＭＯＳトランジスタ８１に流れる電流ｉａは、図９のようになり、ゲート電圧Ｖｇは図１０のようになる。図１０で示すように、演算増幅器８２からハイレベルの信号が入力されてから所定の時間ｔ２の間引き続きｔ１間と同じ速度でゲート電圧Ｖｇを上昇させるようにしたのは、出力電圧Ｖｏが設定電圧Ｖａになってからデューティ制御部７２がＰＭＯＳトランジスタ４１に対する動作制御を開始するまでに一定の遅延時間が存在するためである。

なお、図１０では、電流制御回路８３が、ＮＭＯＳトランジスタ８１にゲート電圧Ｖｇの印加を開始して時間ｔ１後に、ゲート電圧Ｖｇを電源電圧ＶＤＤまで上昇させる前に演算増幅器８２からハイレベルの信号が入力された場合を示している。これに対して、演算増幅器８２からハイレベルの信号が入力された時点で、電流制御回路８３がゲート電圧Ｖｇを電源電圧ＶＤＤまで上昇させた場合、ゲート電圧Ｖｇの変化は図１１のようになる。図１１では、図１０の時間ｔ１が、該ｔ１よりも長い時間ｔ１’になり、電流制御回路８３は、時間ｔ２の間ゲート電圧Ｖｇを上昇させようとするが、すでにゲート電圧Ｖｇが電源電圧ＶＤＤになっていることから、結果的にゲート電圧Ｖｇは(ｔ２＋ｔ３)の間電源電圧ＶＤＤで保持されることになる。

また、電流制御回路８３がＮＭＯＳトランジスタ８１のゲート電圧を接地レベルまで低下させる間に、ボルテージレギュレータ３が動作を開始して平滑回路部３２からボルテージレギュレータ３に負荷電流ｉｏが流れるように、電流制御回路８３にＮＭＯＳトランジスタ８１のゲート電圧に関する各設定がなされている。すなわち、電流制御回路８３において、ＮＭＯＳトランジスタ８１のゲート電圧に対する、昇圧速度、電源電圧ＶＤＤで保持する時間ｔ２，ｔ３及び電源電圧ＶＤＤから接地レベルまで低下させる降圧速度がそれぞれ電流制御回路８３にあらかじめ設定されている。

一方、オーバシュート防止回路部６３は、通常動作時には非活性化状態になって出力端がオープンになりＰＭＯＳトランジスタ４１へのゲート電圧の印加を停止する。これに対して、スリープモード時には、オーバシュート防止回路部６３は、活性化状態になってＰＭＯＳトランジスタ４１から出力される電流の検出を行い、該検出した電流に応じてＰＭＯＳトランジスタ４１のゲート電圧の制御を行う。

スリープモード時において、オーバシュート防止回路部６３は、検出した電流が所定値α未満、例えば１Ａ未満のときはＰＭＯＳトランジスタ４１のゲートをローレベルにしてＰＭＯＳトランジスタ４１をオンさせ、出力電圧Ｖｏを電源電圧ＶＤＤに上昇させる。また、検出した電流が所定値α以上、例えば１Ａ以上のとき、オーバシュート防止回路部６３は、ＰＭＯＳトランジスタ４１から供給される電流を次第に低下させて所定値α未満になるように該検出した電流値に応じてＰＭＯＳトランジスタ４１に対するゲート電圧を順次上昇させていく。

このように各部が動作することにより、出力電圧Ｖｏは図１２で示すようになり、スリープモードから通常動作に移行した際に生じる出力電圧Ｖｏのアンダシュートを低減することができると共に、通常動作からスリープモードに移行した際に生じるオーバシュートを低減することができる。更に、オーバシュート防止回路部６３は、スリープモード時に、平滑回路部３２に接続された負荷が短絡した場合等にＰＭＯＳトランジスタ４１から過大な電流が流れることを防止する回路としての機能をも有する。このため、スリープモード時において、ＤＣ−ＤＣコンバータ２ａから異常電流が出力されることを防止することができ、信頼性の向上を図ることができる。

ここで、図７では、出力電圧検出部７１における演算増幅器７３は、基準電圧Ｖｒ１と分圧電圧Ｖｄとの比較結果を出力し、該比較結果に応じたデューティサイクルのパルス信号をＰＭＯＳトランジスタ４１のゲートに出力するようにした。このようにした場合、出力電圧Ｖｏ、分圧電圧Ｖｄ及び基準電圧Ｖｒ１は、図１３のようになる。なお、図１３では、１点鎖線で囲んだ部分は拡大して示している。スリープ解除時においては、ＤＣ−ＤＣコンバータ２ａは非活性化状態とほぼ同じ状態であるため、急に負荷がかかると出力電圧Ｖｏは、第１の実施の形態よりもアンダシュートは大幅に低減されるが、設定電圧Ｖａからある程度下がることが予想される。

これに対して、図１４で示すように、あらかじめ設定された電圧変化を行うように基準電圧Ｖｒ２を生成して出力するＶｒ２発生回路９１を設け、演算増幅器７３は、出力電圧Ｖｏが設定電圧Ｖａよりも高い場合にＶｒ２発生回路９１からの基準電圧Ｖｒ２を用いて比較を行うようにしてもよい。なお、図１４では、図７と同じものは同じ符号で示すと共に、ここではその説明を省略すると共に、図７との相違点のみ説明する。また、図１４では、制御部３３ａに入力されたスリープ信号ＳＬＰは、デューティ制御回路部６１ａ、アンダシュート防止回路部６２及びオーバシュート防止回路部６３にそれぞれ入力されるが、図７と同様省略している。

図１４における図７との相違点は、Ｖｒ２発生回路９１、入力された制御信号に応じて基準電圧Ｖｒ１又は基準電圧Ｖｒ２のいずれか一方を排他的に演算増幅器７３の非反転入力端に出力する切替回路９２と、分圧電圧Ｖｄに応じて切替回路９２の動作制御を行う演算増幅器９３とを設けたことにある。これに伴って、図７の出力電圧検出部７１を出力電圧検出部７１ａにし、図７のデューティ制御回路部６１をデューティ制御回路部６１ａにした。

図１４において、制御部３３ａは、デューティ制御回路部６１ａと、アンダシュート防止回路部６２と、オーバシュート防止回路部６３とで構成されている。更に、デューティ制御回路部６１ａは、出力電圧Ｖｏの検出を行う出力電圧検出部７１ａと、該出力電圧検出部７１ａで検出された出力電圧Ｖｏに応じてＰＭＯＳトランジスタ４１のゲートへのパルス信号におけるデューティサイクルの制御を行うデューティ制御部７２とで構成されている。

出力電圧検出部７１ａは、演算増幅器７３、分圧回路７４、Ｖｒ１発生回路７５、Ｖｒ２発生回路９１、切替回路９２及び演算増幅器９３で構成されている。スリープモード時には、図７の出力電圧検出部７１と同様に、演算増幅器７３及びＶｒ１発生回路７５はそれぞれ動作を停止すると共に、分圧回路７４は出力電圧Ｖｏが分圧電圧Ｖｄとして出力される。更に、Ｖｒ２発生回路９１、切替回路９２及び演算増幅器９３もそれぞれ動作を停止する。

次に、スリープモードから通常動作に切り替わるスリープ解除時に、出力電圧検出部７１ａの各部は動作を開始する。Ｖｒ２発生回路９１は、スリープ解除時に分圧電圧Ｖｄよりも低い所定の電圧Ｖｘから、あらかじめ設定された一定時間をかけて基準電圧Ｖｒ１まで低下するように、基準電圧Ｖｒ２を所定の速度で変化させて生成し出力する。

演算増幅器９３は、分圧電圧Ｖｄと基準電圧Ｖｒ１との比較を行い、分圧電圧Ｖｄが基準電圧Ｖｒ１よりも大きい場合、ローレベルの制御信号を切替回路９２に出力する。切替回路９２は、演算増幅器９３からローレベルの制御信号が入力されると、基準電圧Ｖｒ２を演算増幅器７３の非反転入力端に出力する。また、分圧電圧Ｖｄが基準電圧Ｖｒ１以下になると、演算増幅器９３は、ハイレベルの制御信号を切替回路９２に出力する。切替回路９２は、演算増幅器９３からハイレベルの制御信号を入力されると、基準電圧Ｖｒ１を演算増幅器７３の非反転入力端に出力する。

このようにすることによって、出力電圧Ｖｏ、分圧電圧Ｖｄ及び基準電圧Ｖｒ２は、図１５のようになり、スリープ解除時においては、ＤＣ−ＤＣコンバータ２ａは活性化状態にあることから、急に負荷がかかった場合の出力電圧Ｖｏにおける、設定電圧Ｖａからの低下、すなわちアンダシュートをより一層低減することができる。なお、図１５では、１点鎖線で囲んだ部分は拡大して示している。図１５において、出力電圧Ｖｏの電圧低下特性よりも緩やかに電圧が低下するように、基準電圧Ｖｒ２の電圧低下特性を設定するとよい。

このように、本第２の実施の形態における電源回路は、アンダシュート防止回路部６２及びオーバシュート防止回路部６３を追加したことにより、スリープモードから通常動作に移行する際に生じる出力電圧Ｖｏのアンダシュートを減少させることができると共に、通常動作からスリープモードに移行する際に生じる出力電圧Ｖｏのオーバシュートを減少させることができる。

更に、スリープモードから通常動作に移行した際、デューティ制御回路部６１ａは、出力電圧Ｖｏが所定の電圧Ｖａに低下するまでの間、所定の時間をかけて分圧電圧Ｖｄよりも低い所定の電圧Ｖｘから、あらかじめ設定された一定時間をかけて基準電圧Ｖｒ１まで低下するように変化させる基準電圧Ｖｒ２を用いてＰＭＯＳトランジスタ４１のゲート電圧のデューティ制御を行うようにした。このことから、スリープモードから通常動作に移行する際に生じる出力電圧Ｖｏのアンダシュートをより一層低減させることができる。

本発明の第１の実施の形態における電源回路の構成例を示した図である。 図１におけるＤＣ−ＤＣコンバータ２の内部構成例を示した図である。 図１におけるＤＣ−ＤＣコンバータ２の内部構成の変形例を示した図である。 図３の各トランジスタに対する制御部３３からの各制御信号の例を示したタイミングチャートである。 従来の電源回路の例を示した回路図である。 従来の電源回路の他の例を示した概略のブロック図である。 本発明の第２の実施の形態における電源回路のＤＣ−ＤＣコンバータの内部回路例を示した図である。 図７の出力電圧Ｖｏの特性例を示した図である。 図７のＮＭＯＳトランジスタ８１に流れる電流ｉａの特性例を示した図である。 ゲート電圧Ｖｇの特性例を示した図である。 ゲート電圧Ｖｇの他の特性例を示した図である。 図７における出力電圧Ｖｏの特性例を示した図である。 図７における出力電圧Ｖｏ、分圧電圧Ｖｄ及び基準電圧Ｖｒ１の各関係例を示した図である。 本発明の第２の実施の形態における電源回路のＤＣ−ＤＣコンバータの内部回路の他の例を示した図である。 図１４における出力電圧Ｖｏ、分圧電圧Ｖｄ、基準電圧Ｖｒ１及びＶｒ２の各関係例を示した図である。

符号の説明

１，１ａ 電源回路
２，２ａ ＤＣ−ＤＣコンバータ
３ ボルテージレギュレータ
１０ 直流電源
１１ ＣＰＵ
３１ スイッチング回路部
３２ 平滑回路部
３３，３３ａ 制御部
６１，６１ａ デューティ制御回路部
６２ アンダシュート防止回路部
６３ オーバシュート防止回路部
７１，７１ａ 出力電圧検出部
７２ デューティ制御部
７３，８２，９３ 演算増幅器
７４ 分圧回路
７５ Ｖｒ１発生回路
８１ ＮＭＯＳトランジスタ
８３ 電流制御回路
９１ Ｖｒ２発生回路
９２ 切替回路

Claims (14)

1. 直流電源からの電源電圧を所定の電圧に降圧して、所定の機能を有するシステム装置に電源供給を行う電源回路において、
   上記直流電源からの電源電圧を所定の電圧Ｖａに降圧して出力するＤＣ−ＤＣコンバータと、
   該ＤＣ−ＤＣコンバータからの出力電圧を少なくとも１つの所定の電圧Ｖｂに降圧して上記システム装置に電源供給を行うボルテージレギュレータと、
   を備えることを特徴とする電源回路。
2. 上記ＤＣ−ＤＣコンバータは、電源供給先の上記システム装置から、低消費電力の動作モードを実行する際に出力される所定の信号が入力されると、非活性化状態となって動作を停止し、直流電源からの電源電圧を出力することを特徴とする請求項１記載の電源回路。
3. 上記ＤＣ−ＤＣコンバータは、
   直流電源からの電源電圧をスイッチングして出力するスイッチング回路部と、
   該スイッチング回路部から出力される脈流電圧を平滑して上記ボルテージレギュレータに出力する平滑回路部と、
   該平滑回路部から出力された電圧を検出し、該検出した電圧に応じて、平滑回路部からの出力電圧が所定の電圧Ｖａになるように上記スイッチング回路部におけるスイッチング動作の制御を行う制御部と、
   を備え、
   上記制御部は、上記所定の信号が入力されると非活性化状態となり、上記スイッチング回路部に対して、スイッチング動作を停止させ直流電源からの電源電圧を常時上記平滑回路部に出力させることを特徴とする請求項１又は２記載の電源回路。
4. 上記ＤＣ−ＤＣコンバータは、電源供給先の上記システム装置から、低消費電力の動作モードを実行する際に出力される所定の信号が入力されると、直流電源からの電源電圧を出力することを特徴とする請求項１記載の電源回路。
5. 上記ＤＣ−ＤＣコンバータは、
   直流電源からの電源電圧をスイッチングして出力するスイッチング回路部と、
   該スイッチング回路部から出力される脈流電圧を平滑して上記ボルテージレギュレータに出力する平滑回路部と、
   該平滑回路部から出力された電圧を検出し、該検出した電圧に応じて、平滑回路部からの出力電圧が所定の電圧Ｖａになるように上記スイッチング回路部におけるスイッチング動作の制御を行う制御部と、
   を備え、
   上記制御部は、上記所定の信号が入力されると、上記スイッチング回路部に対して、スイッチング動作を停止させ直流電源からの電源電圧を上記平滑回路部に出力させることを特徴とする請求項１又は４記載の電源回路。
6. 上記制御部は、電源供給先の上記システム装置から、低消費電力の動作モードを解除して通常動作を行う際に出力される所定の解除信号が入力され、上記平滑回路部からの出力電圧が上記所定の電圧Ｖａを超えていると、上記平滑回路部の出力端に負荷を接続し、該負荷に流れる電流を制御して平滑回路部から出力される電圧を上記所定の電圧Ｖａまで低下させることを特徴とする請求項５記載の電源回路。
7. 上記制御部は、
   上記負荷をなすトランジスタと、
   上記所定の解除信号が入力されると、平滑回路部から出力された電圧が所定の電圧Ｖａ以下であるか否かを判定し、該判定結果を出力する出力電圧判定回路と、
   上記所定の解除信号が入力されると、該出力電圧判定回路からの判定結果に応じて上記トランジスタの動作制御を行い、該トランジスタに流れる電流を制御する電流制御回路と、
   を備えることを特徴とする請求項６記載の電源回路。
8. 上記電流制御回路は、出力電圧判定回路によって平滑回路部の出力電圧が所定の電圧Ｖａを超えていると判定された場合、上記トランジスタに流れる電流を所定の速さで増加させることを特徴とする請求項７記載の電源回路。
9. 上記電流制御回路は、出力電圧判定回路によって平滑回路部の出力電圧が所定の電圧Ｖａになったと判定されてから、所定の時間ｔ２の間、引き続き上記トランジスタに流れる電流を所定の速さで増加させた後、所定の時間ｔ３の間、上記トランジスタに対して飽和電流が流れるように制御することを特徴とする請求項８記載の電源回路。
10. 上記電流制御回路は、上記所定の時間ｔ３経過後、上記トランジスタに流れる電流を所定の速さで減少させることを特徴とする請求項９記載の電源回路。
11. 上記制御部は、電源供給先の上記システム装置から、低消費電力の動作モードを実行する際に出力される上記所定の信号が入力されると、上記スイッチング回路部から出力される電流を検出し、該検出した電流値に応じてスイッチング回路部に対して出力電流の制御を行うことを特徴とする請求項５、６、７、８、９又は１０記載の電源回路。
12. 上記制御部は、検出した電流値が所定値α未満のときは、上記スイッチング回路部に対して電源電圧を平滑回路部に出力させ、検出した電流値が所定値α以上のときは、該電流値が所定値α未満になるまで上記スイッチング回路部に対して出力電流を所定の方法で低下させることを特徴とする請求項１１記載の電源回路。
13. 上記制御部は、電源供給先の上記システム装置から、低消費電力の動作モードを解除して通常動作を行う際に出力される所定の解除信号が入力されると、上記平滑回路部からの出力電圧が所定の電圧Ｖａに低下するまでの間、一定速度で低下する基準電圧Ｖｒ２と、上記平滑回路部からの出力電圧に応じた電圧とを比較し、該比較結果に応じて上記スイッチング回路部におけるスイッチング動作のデューティサイクルを制御することを特徴とする請求項５、６、７、８、９、１０、１１又は１２記載の電源回路。
14. 上記制御部は、上記平滑回路部からの出力電圧が所定の電圧Ｖａまで低下すると、所定の基準電圧Ｖｒ１と、上記平滑回路部からの出力電圧に応じた電圧とを比較し、該比較結果に応じて上記スイッチング回路部におけるスイッチング動作のデューティサイクルを制御することを特徴とする請求項１３記載の電源回路。

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