JP2006147822A - 多層セラミック基板およびその製造方法 - Google Patents
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Abstract
【解決手段】 キャビティ4の内側面12に、キャビティ4の内底面8と平行方向に延びる長手の突出部13を形成し、接合材9が突出部13を越えて這い上がらないようにする。突出部13は、多層セラミック基板1を得るための焼成工程で焼結しない収縮抑制用無機材料粉末を含む層間拘束層14をキャビティ4の周囲領域に形成しておき、焼成工程において、この層間拘束層14に比べて、セラミック層2側をより大きく収縮させることによって形成される。
【選択図】 図1
Description
2 セラミック層
3 開口
4 キャビティ
7 電子部品
8 内底面
9 接合材
10 ワイヤ
12,12a,12b 内側面
13 突出部
14 層間拘束層
17 バンプ電極
21 生の積層体
22 基板用セラミックグリーン層
23,24 外側拘束層
L 張り出し長さ
Claims (14)
- 基板用セラミック材料粉末を含む、複数の積層された基板用セラミックグリーン層を備え、前記基板用セラミックグリーン層の積層方向における一方端側に開口を形成するキャビティを有し、さらに、前記基板用セラミックグリーン層間には、前記基板用セラミック材料粉末の焼結温度では実質的に焼結しない収縮抑制用無機材料粉末を含む、層間拘束層が、前記キャビティの周囲領域の少なくとも一部に位置するように形成されている、生の積層体を作製する工程と、
前記生の積層体を、前記基板用セラミック材料粉末が焼結するが前記収縮抑制用無機材料粉末が実質的に焼結しない温度で焼成する工程と
を備え、
前記焼成する工程では、前記層間拘束層より前記基板用セラミックグリーン層の方がより大きく収縮し、それによって、前記層間拘束層による長手の突出部が前記キャビティの内側面に形成される、
多層セラミック基板の製造方法。 - 前記生の積層体を作製する工程は、
前記基板用セラミックグリーン層となるべき複数の基板用セラミックグリーンシートを準備する工程と、
前記基板用セラミックグリーンシートの特定のものの上に、前記層間拘束層を形成する工程と、
前記層間拘束層が形成された基板用セラミックグリーンシートを含む前記基板用セラミックグリーンシートに、前記キャビティとなるべき貫通孔を設ける工程と、
前記貫通孔が設けられた基板用セラミックグリーンシートを含む前記基板用セラミックグリーンシートを積層しかつプレスする工程と
を備える、請求項1に記載の多層セラミック基板の製造方法。 - 前記基板用セラミックグリーンシート上に層間拘束層を形成する工程は、前記収縮抑制用無機材料粉末を含む無機材料ペーストを前記基板用セラミックグリーンシート上に塗布する工程を含む、請求項2に記載の多層セラミック基板の製造方法。
- 前記生の積層体において、前記層間拘束層は、前記キャビティの周囲領域にのみ位置するように形成されている、請求項1ないし3のいずれかに記載の多層セラミック基板の製造方法。
- 前記生の積層体において、前記層間拘束層は、前記キャビティの周囲領域の一部にのみ位置するように形成されている、請求項4に記載の多層セラミック基板の製造方法。
- 前記生の積層体を作製する工程は、前記生の積層体の少なくとも一方主面上に、前記基板用セラミック材料粉末の焼結温度では実質的に焼結しない収縮抑制用無機材料粉末を含む、外側拘束層を形成する工程を含む、請求項1ないし5のいずれかに記載の多層セラミック基板の製造方法。
- 前記焼成する工程の後、接合材を介して前記電子部品を前記キャビティの内底面に接合する工程をさらに備える、請求項1ないし6のいずれかに記載の多層セラミック基板の製造方法。
- 複数の積層されたセラミック層を備え、かつ前記セラミック層の積層方向における一方端側に開口を形成するキャビティを有する、多層セラミック基板であって、
前記キャビティの内側面には、前記キャビティの内底面と平行方向に延びる長手の突出部が形成されている、多層セラミック基板。 - 複数の前記突出部が、前記キャビティの内側面上での互いに高さ位置が異なる複数箇所に分布するように形成されている、請求項8に記載の多層セラミック基板。
- 前記突出部は、前記キャビティの内底面と平行方向に測定した張り出し長さが0.005〜0.2mmである、請求項9に記載の多層セラミック基板。
- 前記キャビティ内に収容される電子部品および前記キャビティの内底面と前記電子部品とを接合する接合材をさらに備え、前記接合材は、少なくとも前記開口に最も近い前記突出部を越えて前記キャビティの内側面に沿って這い上がることがないようにされている、請求項9または10に記載の多層セラミック基板。
- 前記突出部は、前記キャビティの内底面と平行方向に測定した張り出し長さが0.01〜0.2mmである、請求項8に記載の多層セラミック基板。
- 前記キャビティ内に収容される電子部品および前記キャビティの内底面と前記電子部品とを接合する接合材をさらに備え、前記接合材は、前記突出部によって、前記キャビティの内側面に沿って這い上がることが抑制されている、請求項8または12に記載の多層セラミック基板。
- 前記キャビティ内に収容される電子部品および前記キャビティの内底面と前記電子部品とを接合する接合材をさらに備え、前記キャビティは、4つの内側面によって規定される直方体状の空間を与えるものであり、前記突出部は、4つの前記内側面のうちの少なくとも1つの前記内側面には形成されていない、請求項8ないし13のいずれかに記載の多層セラミック基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004335524A JP4581643B2 (ja) | 2004-11-19 | 2004-11-19 | 多層セラミック基板の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004335524A JP4581643B2 (ja) | 2004-11-19 | 2004-11-19 | 多層セラミック基板の製造方法 |
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Application Number | Title | Priority Date | Filing Date |
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JP2010123868A Division JP4985821B2 (ja) | 2010-05-31 | 2010-05-31 | 多層セラミック基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006147822A true JP2006147822A (ja) | 2006-06-08 |
JP4581643B2 JP4581643B2 (ja) | 2010-11-17 |
Family
ID=36627163
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004335524A Expired - Fee Related JP4581643B2 (ja) | 2004-11-19 | 2004-11-19 | 多層セラミック基板の製造方法 |
Country Status (1)
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JP (1) | JP4581643B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009224624A (ja) * | 2008-03-17 | 2009-10-01 | Ngk Spark Plug Co Ltd | 部品内蔵配線基板の製造方法 |
JP2009267421A (ja) * | 2007-09-06 | 2009-11-12 | Murata Mfg Co Ltd | 回路基板及び回路モジュール |
WO2015056517A1 (ja) * | 2013-10-15 | 2015-04-23 | 株式会社村田製作所 | 部品内蔵基板の製造方法および部品内蔵基板 |
WO2020012598A1 (ja) * | 2018-07-12 | 2020-01-16 | 三菱電機株式会社 | 半導体装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59132633A (ja) * | 1983-01-20 | 1984-07-30 | Matsushita Electronics Corp | 半導体装置 |
JP2002261203A (ja) * | 2001-02-28 | 2002-09-13 | Kyocera Corp | バンプ付電子部品の実装構造 |
JP2003124381A (ja) * | 2001-10-17 | 2003-04-25 | Hitachi Kokusai Electric Inc | 半導体パッケージ |
JP2004095753A (ja) * | 2002-08-30 | 2004-03-25 | Murata Mfg Co Ltd | 多層セラミック基板の製造方法 |
-
2004
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59132633A (ja) * | 1983-01-20 | 1984-07-30 | Matsushita Electronics Corp | 半導体装置 |
JP2002261203A (ja) * | 2001-02-28 | 2002-09-13 | Kyocera Corp | バンプ付電子部品の実装構造 |
JP2003124381A (ja) * | 2001-10-17 | 2003-04-25 | Hitachi Kokusai Electric Inc | 半導体パッケージ |
JP2004095753A (ja) * | 2002-08-30 | 2004-03-25 | Murata Mfg Co Ltd | 多層セラミック基板の製造方法 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009267421A (ja) * | 2007-09-06 | 2009-11-12 | Murata Mfg Co Ltd | 回路基板及び回路モジュール |
JP2009224624A (ja) * | 2008-03-17 | 2009-10-01 | Ngk Spark Plug Co Ltd | 部品内蔵配線基板の製造方法 |
WO2015056517A1 (ja) * | 2013-10-15 | 2015-04-23 | 株式会社村田製作所 | 部品内蔵基板の製造方法および部品内蔵基板 |
CN105103664A (zh) * | 2013-10-15 | 2015-11-25 | 株式会社村田制作所 | 元器件内置基板的制造方法及元器件内置基板 |
JP5858203B2 (ja) * | 2013-10-15 | 2016-02-10 | 株式会社村田製作所 | 部品内蔵基板の製造方法および部品内蔵基板 |
US9730322B2 (en) | 2013-10-15 | 2017-08-08 | Murata Manufacturing Co., Ltd. | Production method of component-embedded substrate, and component-embedded substrate |
WO2020012598A1 (ja) * | 2018-07-12 | 2020-01-16 | 三菱電機株式会社 | 半導体装置 |
TWI725426B (zh) * | 2018-07-12 | 2021-04-21 | 日商三菱電機股份有限公司 | 半導體裝置 |
JPWO2020012598A1 (ja) * | 2018-07-12 | 2021-04-30 | 三菱電機株式会社 | 半導体装置 |
JP7080322B2 (ja) | 2018-07-12 | 2022-06-03 | 三菱電機株式会社 | 半導体装置 |
US11557554B2 (en) | 2018-07-12 | 2023-01-17 | Mitsubishi Electric Corporation | Semiconductor device |
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