JP2006121445A - 積層型フィルタ - Google Patents
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Abstract
【課題】複数のフィルタを含み、かつ積層する基板の層数の低減を図ることができる積層型フィルタを提供する。
【解決手段】積層型フィルタが、第1の端子と第2の端子との間に並列に接続される第1のインダクタンス素子および第1の容量素子と、第1の端子に直列に接続される第2のインダクタンス素子および第2の容量素子と、第2の端子に直列に接続される第3のインダクタンス素子および第3の容量素子と、を有する第1のフィルタ回路と第1のフィルタ回路と並列に配置され、第3の端子に一端が並列に接続される第4のインダクタンス素子および第4の容量素子と、第4のインダクタンス素子の他端と第4の端子との間に並列に接続される第5のインダクタンス素子および第5の容量素子と第3の端子に接続される第6の容量素子と、前記他端と接続される第7の容量素子と、第4の端子に接続される第8の容量素子と、を有する第2のフィルタ回路と、を具備する。第1、第2のフィルタ回路が並列に配列されることから基板の層数の削減が図られる。
【選択図】図3
【解決手段】積層型フィルタが、第1の端子と第2の端子との間に並列に接続される第1のインダクタンス素子および第1の容量素子と、第1の端子に直列に接続される第2のインダクタンス素子および第2の容量素子と、第2の端子に直列に接続される第3のインダクタンス素子および第3の容量素子と、を有する第1のフィルタ回路と第1のフィルタ回路と並列に配置され、第3の端子に一端が並列に接続される第4のインダクタンス素子および第4の容量素子と、第4のインダクタンス素子の他端と第4の端子との間に並列に接続される第5のインダクタンス素子および第5の容量素子と第3の端子に接続される第6の容量素子と、前記他端と接続される第7の容量素子と、第4の端子に接続される第8の容量素子と、を有する第2のフィルタ回路と、を具備する。第1、第2のフィルタ回路が並列に配列されることから基板の層数の削減が図られる。
【選択図】図3
Description
本発明は、例えば、携帯電話機、無線LAN等の無線機器の回路部品として用いられる積層型フィルタに関する。
無線通信等に利用する複数の周波数の信号を処理するために所望の周波数範囲(通過帯域)の信号を通過し、それ以外の周波数の信号を減衰させるフィルタとして積層型フィルタが用いられる。積層型フィルタは、導体層をパターニングした複数の基板を積層することで構成することができる。
なお、急峻な減衰特性と良好なスプリアス特性を有し、インピーダンス設計が容易でかつグランド側の接地状態が安定している積層型ローパスフィルタの技術が開示されている(特許文献1参照)。
特開2000−261271公報
なお、急峻な減衰特性と良好なスプリアス特性を有し、インピーダンス設計が容易でかつグランド側の接地状態が安定している積層型ローパスフィルタの技術が開示されている(特許文献1参照)。
ここで、信号処理に複数のフィルタを用いる場合がある。このような場合に、フィルタ毎に積層型フィルタを構成すると、部品点数の増大に繋がり好ましくない。
このため複数のフィルタを積層方向に配置して積層型フィルタを構成することが考えられる。このようにすることで、単一の積層型フィルタ中に複数のフィルタ回路を構成し、部品点数の減少を図ることができる。
しかしながら、この場合には積層する基板の層数が多くなり易い。
上記に鑑み、本発明は複数のフィルタを含み、かつ積層する基板の層数の低減を図ることができる積層型フィルタを提供することを目的とする。
このため複数のフィルタを積層方向に配置して積層型フィルタを構成することが考えられる。このようにすることで、単一の積層型フィルタ中に複数のフィルタ回路を構成し、部品点数の減少を図ることができる。
しかしながら、この場合には積層する基板の層数が多くなり易い。
上記に鑑み、本発明は複数のフィルタを含み、かつ積層する基板の層数の低減を図ることができる積層型フィルタを提供することを目的とする。
上記目的を達成するために、本発明に係る積層型フィルタは、第1の端子と第2の端子との間に並列に接続される第1のインダクタンス素子および第1の容量素子と、前記第1の端子に直列に接続される第2のインダクタンス素子および第2の容量素子と、前記第2の端子に直列に接続される第3のインダクタンス素子および第3の容量素子と、を有する第1のフィルタ回路と、前記第1のフィルタ回路と並列に配置され、第3の端子に一端が並列に接続される第4のインダクタンス素子および第4の容量素子と、前記第4のインダクタンス素子の他端と第4の端子との間に並列に接続される第5のインダクタンス素子および第5の容量素子と、前記第3の端子に接続される第6の容量素子と、前記他端と接続される第7の容量素子と、前記第4の端子に接続される第8の容量素子と、を有する第2のフィルタ回路と、を具備することを特徴とする。
積層型フィルタが、第1のフィルタ回路と、第1のフィルタ回路と並列に配置される第2のフィルタ回路と、を具備する。第1、第2のフィルタ回路が並列に配列されることから基板の層数の削減が図られる。
本発明によれば、複数のフィルタを含み、かつ積層する基板の層数の低減を図ることができる積層型フィルタを提供できる。
図1は本発明の一実施形態に係る積層型フィルタ10の回路構成を表す図である。
図1に示すように積層型フィルタ10は、端子T1,T2に接続されるローパスフィルタLPF1,端子T3,T4に接続されるローパスフィルタLPF2を備える。
端子T1,T3にはそれぞれ、第1,第2の信号が入力され、端子T2,T4から出力される。
図1に示すように積層型フィルタ10は、端子T1,T2に接続されるローパスフィルタLPF1,端子T3,T4に接続されるローパスフィルタLPF2を備える。
端子T1,T3にはそれぞれ、第1,第2の信号が入力され、端子T2,T4から出力される。
ローパスフィルタLPF1は、キャパシタ(コンデンサ:容量素子)C1〜C3,インダクタ(インダクタンス素子)L1〜L3を備える。端子T1,T2間にインダクタL1,キャパシタC1が並列に接続され、端子T1,T2それぞれに直列に接続されるインダクタL2,キャパシタC2およびインダクタL3,キャパシタC3は接地のための接地端子(「グランド端子」ともいう)Gを介して接地される。
ローパスフィルタLPF2は、キャパシタC4〜C8,インダクタL4,L5を備える。互いに並列接続されたインダクタL4,キャパシタC4およびインダクタL5,キャパシタC5が端子T3,T4間に直列に接続される。端子T3と,キャパシタC4,C5の中間と、端子T4それぞれに接続されるキャパシタC6〜C8は接地端子Gを介して接地される。
ローパスフィルタLPF2は、キャパシタC4〜C8,インダクタL4,L5を備える。互いに並列接続されたインダクタL4,キャパシタC4およびインダクタL5,キャパシタC5が端子T3,T4間に直列に接続される。端子T3と,キャパシタC4,C5の中間と、端子T4それぞれに接続されるキャパシタC6〜C8は接地端子Gを介して接地される。
図2は、本発明の第1の実施形態に係る積層型フィルタ10の外観を表す図である。
積層型フィルタ10は、基板11〜20を重ね合わせて構成される。基板11〜20に、例えば、ガラスセラミック(誘電率εr=7.9,tanδ=4.8×10-3)からなる2012(2.0mm×1.25mm)タイプの基板を用い、厚膜印刷により銀ペースト等を印刷した電極パターンが形成される。これらの基板11〜20を高さ0.95mm程度に積層することで積層型フィルタ10が構成される。
なお、基板11〜20は、ガラスセラミック以外のセラミック素材であっても良い。
積層型フィルタ10は、基板11〜20を重ね合わせて構成される。基板11〜20に、例えば、ガラスセラミック(誘電率εr=7.9,tanδ=4.8×10-3)からなる2012(2.0mm×1.25mm)タイプの基板を用い、厚膜印刷により銀ペースト等を印刷した電極パターンが形成される。これらの基板11〜20を高さ0.95mm程度に積層することで積層型フィルタ10が構成される。
なお、基板11〜20は、ガラスセラミック以外のセラミック素材であっても良い。
各基板11〜20の側辺には所定の端子となる切欠部31〜36が形成されている。この切欠部31〜36は、積層時に基板11〜20の積層方向で一致し、積層方向に延びる溝部を構成する。この溝部に銀ペーストを印刷することで、端子T1〜T4、および接地端子Gとして機能することとなる。
切欠部31〜34がそれぞれ端子T1〜T4に、切欠部35,36が接地端子Gに対応する。端子T1,T3間,および端子T2,T4間に、接地端子Gが配置されている。これは、端子T1,T3間,および端子T2,T4間を互いに遮蔽し、信号の干渉(混入)を防止するためである。
切欠部31〜34がそれぞれ端子T1〜T4に、切欠部35,36が接地端子Gに対応する。端子T1,T3間,および端子T2,T4間に、接地端子Gが配置されている。これは、端子T1,T3間,および端子T2,T4間を互いに遮蔽し、信号の干渉(混入)を防止するためである。
図3は、積層型フィルタ10を構成する基板11〜20を分離した状態を表す分解斜視図である。
積層型フィルタ10では、基板11〜19の左側が、ローパスフィルタLPF1として機能し、基板11〜17の右側がローパスフィルタLPF2として機能する。即ち、ローパスフィルタLPF1,LPF2が基板11〜20内に並列に配置される。このため、ローパスフィルタLPF1,LPF2を基板の積層方向に配置する場合に比して、基板の層数の低減が図られる。
積層型フィルタ10では、基板11〜19の左側が、ローパスフィルタLPF1として機能し、基板11〜17の右側がローパスフィルタLPF2として機能する。即ち、ローパスフィルタLPF1,LPF2が基板11〜20内に並列に配置される。このため、ローパスフィルタLPF1,LPF2を基板の積層方向に配置する場合に比して、基板の層数の低減が図られる。
基板11は、下面にランドパターン(実装用の電極のパターン)101a〜101f(図示せず)を有する。ランドパターン101a〜101dはそれぞれ、端子T1〜T4に,ランドパターン101e,101fは接地端子Gに対応する。
基板11は、上面に接地(アース)用の平板電極112,113および接続部114〜117の電極パターンを有する。平板電極112は、接続部114,115によって、接地端子Gに接続され、後述する平板電極121,122と静電的に結合すると共に、平板電極121,122を外部から遮蔽し、積層型フィルタ10の動作の安定化を図っている。平板電極113は、接続部116,117によって、接地端子Gに接続され、後述する平板電極123,124,132と静電的に結合すると共に、平板電極123,124,132を外部から遮蔽し、積層型フィルタ10の動作の安定化を図っている。
平板電極112,113は、その間に間隙が配置されており、一つの平板電極を分断したものと考えることもできる。平板電極112,113を一体的に構成していないのは、ローパスフィルタLPF1,LPF2間での干渉を防止するためである。なお、この詳細は後述する。
基板12は、キャパシタC2,C3,C6,C8用の平板電極121〜124および接続部125,126の電極パターンを有する。
平板電極121,122は、平板電極112と対応する位置に配置され、平板電極112および後述の平板電極131と静電的に結合し、キャパシタC2,C3として機能する。平板電極121,122は、後述のビア156,157と電気的に接続される。
平板電極123,124は、平板電極113と対応する位置に配置され、平板電極113と静電的に結合し、キャパシタC6,C8として機能する。平板電極123,124はそれぞれ、接続部125,126によって端子T3,T4と電気的に接続される。
平板電極121,122は、平板電極112と対応する位置に配置され、平板電極112および後述の平板電極131と静電的に結合し、キャパシタC2,C3として機能する。平板電極121,122は、後述のビア156,157と電気的に接続される。
平板電極123,124は、平板電極113と対応する位置に配置され、平板電極113と静電的に結合し、キャパシタC6,C8として機能する。平板電極123,124はそれぞれ、接続部125,126によって端子T3,T4と電気的に接続される。
基板13は、接地用,キャパシタC7,C4,C5用の平板電極131〜134および接続部135,136,137の電極パターンを有する。また、基板13には、基板13を上下に貫通するビア138,139が配置される。
平板電極131は、接続部135によって、接地端子Gに接続され、平板電極121,122と静電的に結合すると共に、平板電極121,122を外部から遮蔽し、積層型フィルタ10の動作の安定化を図っている。
平板電極132は、平板電極113と対応する位置に配置され、平板電極113と静電的に結合し、キャパシタC7として機能する。平板電極132は、後述のビア158と電気的に接続される。
平板電極133,134は、後述の平板電極143と対応する位置に配置され、平板電極143と静電的に結合し、キャパシタC4,C5として機能する。平板電極133,134はそれぞれ、接続部136,137によって端子T3,T4と電気的に接続される。
ビア138,139は、平板電極121,122とビア156,157とを電気的に接続するための層間接続部である。
平板電極131は、接続部135によって、接地端子Gに接続され、平板電極121,122と静電的に結合すると共に、平板電極121,122を外部から遮蔽し、積層型フィルタ10の動作の安定化を図っている。
平板電極132は、平板電極113と対応する位置に配置され、平板電極113と静電的に結合し、キャパシタC7として機能する。平板電極132は、後述のビア158と電気的に接続される。
平板電極133,134は、後述の平板電極143と対応する位置に配置され、平板電極143と静電的に結合し、キャパシタC4,C5として機能する。平板電極133,134はそれぞれ、接続部136,137によって端子T3,T4と電気的に接続される。
ビア138,139は、平板電極121,122とビア156,157とを電気的に接続するための層間接続部である。
基板14は、上面にキャパシタC2,C3用の平板電極141,142,キャパシタC7,C4,C5両用の平板電極143の電極パターンを有する。平板電極141〜143それぞれにビア144〜146が配置される。
平板電極141,142はそれぞれ平板電極131との間にキャパシタC2,C3を構成し、ビア144,145によってビア156,157と電気的に接続される。
平板電極143は、平板電極132〜134それぞれとの間にキャパシタC7,C4,C5を構成し、ビア146によってビア158と電気的に接続される。
平板電極141,142はそれぞれ平板電極131との間にキャパシタC2,C3を構成し、ビア144,145によってビア156,157と電気的に接続される。
平板電極143は、平板電極132〜134それぞれとの間にキャパシタC7,C4,C5を構成し、ビア146によってビア158と電気的に接続される。
基板15は、上面にインダクタL2〜L5用の線路151〜154の電極パターンを有する。線路153,154は接続部155で電気的に接続される。また線路151,152の一端および接続部155にビア156〜158が配置される。
線路151の両端が端子T1およびビア156と電気的に接続される。線路152の両端が端子T2およびビア157と電気的に接続される。
線路153の両端が後述のビア164およびビア158に接続される。線路154の両端が後述のビア165およびビア158に接続される。
線路151の両端が端子T1およびビア156と電気的に接続される。線路152の両端が端子T2およびビア157と電気的に接続される。
線路153の両端が後述のビア164およびビア158に接続される。線路154の両端が後述のビア165およびビア158に接続される。
基板16は、インダクタL1,L4,L5用の線路161〜163の電極パターンを有する。線路162,163の一端にビア164,165が設けられる。
線路161の両端は、端子T1および後述のビア174と電気的に接続される。また、線路162の両端は、ビア164および後述のビア175と電気的に接続される。線路163の両端は、ビア165および後述のビア176と電気的に接続される。
線路161の両端は、端子T1および後述のビア174と電気的に接続される。また、線路162の両端は、ビア164および後述のビア175と電気的に接続される。線路163の両端は、ビア165および後述のビア176と電気的に接続される。
基板17は、インダクタL1,L4,L5用の線路171〜173の電極パターンを有する。線路171〜173の一端にはビア174〜176が設けられる。
線路171の両端は、端子T2およびビア174と電気的に接続される。線路172の両端は、端子T3およびビア175と電気的に接続される。線路173の両端は、端子T4およびビア176と電気的に接続される。
線路171の両端は、端子T2およびビア174と電気的に接続される。線路172の両端は、端子T3およびビア175と電気的に接続される。線路173の両端は、端子T4およびビア176と電気的に接続される。
基板18は、キャパシタC1用の平板電極181および接続部182の電極パターンを有する。平板電極181は、後述の平板電極191と静電的に結合してキャパシタC1を構成する。平板電極181は、接続部182によって、端子T2と電気的に接続される。
基板19は、キャパシタC1用の平板電極191および接続部192の電極パターンを有する。平板電極191は、平板電極181と静電的に結合してキャパシタC1を構成する。平板電極191は、接続部192によって、端子T1と電気的に接続される。
基板20は、特段のパターンを有せず、主として基板19を保護するためのものである。
基板19は、キャパシタC1用の平板電極191および接続部192の電極パターンを有する。平板電極191は、平板電極181と静電的に結合してキャパシタC1を構成する。平板電極191は、接続部192によって、端子T1と電気的に接続される。
基板20は、特段のパターンを有せず、主として基板19を保護するためのものである。
(比較例1)
図4は、比較例1たる積層型フィルタ50を構成する基板51〜66を分離した状態を表す分解斜視図である。積層型フィルタ50の回路は積層型フィルタ10と同様、図1で表される。基板51〜57、基板58〜66がそれぞれローパスフィルタLPF1,LPF2に対応する。
図4は、比較例1たる積層型フィルタ50を構成する基板51〜66を分離した状態を表す分解斜視図である。積層型フィルタ50の回路は積層型フィルタ10と同様、図1で表される。基板51〜57、基板58〜66がそれぞれローパスフィルタLPF1,LPF2に対応する。
線路521,522,531,532,541,542それぞれが、積層型フィルタ10の線路172,173,162,163,153,154に対応する。平板電極551,561,571それぞれが、積層型フィルタ10の平板電極143,132,113と対応する。
平板電極562,563それぞれが、積層型フィルタ10の平板電極133,134および平板電極123,124の双方と対応する。即ち、平板電極562,563に積層型フィルタ10の平板電極133,134および平板電極123,124の役割を兼務させることで、基板の層数の削減を図っている。
平板電極562,563それぞれが、積層型フィルタ10の平板電極133,134および平板電極123,124の双方と対応する。即ち、平板電極562,563に積層型フィルタ10の平板電極133,134および平板電極123,124の役割を兼務させることで、基板の層数の削減を図っている。
線路621,622,651,661それぞれが、積層型フィルタ10の線路151,152,161,171に対応する。
平板電極581,582は、併せて平板電極112に対応する。平板電極591,592,601,611,612,631,641はそれぞれ、積層型フィルタ10の線路121,122,131,141,142,181,191に対応する。
平板電極581,582は、併せて平板電極112に対応する。平板電極591,592,601,611,612,631,641はそれぞれ、積層型フィルタ10の線路121,122,131,141,142,181,191に対応する。
積層型フィルタ50の回路は積層型フィルタ10と同様であるが、ローパスフィルタLPF1,LPF2が上下に配置されているため、基板の層数が積層型フィルタ10に比して多くなっている。
(比較例2)
図5は、比較例2たる積層型フィルタ60を構成する基板11xを表す斜視図である。積層型フィルタ60は、上記実施形態に係る積層型フィルタ10を構成する基板11を基板11xで置き換えたものであり、その回路は積層型フィルタ10と同様、図1で表される。
積層型フィルタ60の基板11xは、上面に接地(アース)用の平板電極112xおよび接続部114x、115xの電極パターンを有する。平板電極111xは、基板11の平板電極112,113を一体的に構成したものに相当する。また接続部114x,115xはそれぞれ、基板11の接続部114,116および接続部115,117を一体的に構成したものに相当する。
図5は、比較例2たる積層型フィルタ60を構成する基板11xを表す斜視図である。積層型フィルタ60は、上記実施形態に係る積層型フィルタ10を構成する基板11を基板11xで置き換えたものであり、その回路は積層型フィルタ10と同様、図1で表される。
積層型フィルタ60の基板11xは、上面に接地(アース)用の平板電極112xおよび接続部114x、115xの電極パターンを有する。平板電極111xは、基板11の平板電極112,113を一体的に構成したものに相当する。また接続部114x,115xはそれぞれ、基板11の接続部114,116および接続部115,117を一体的に構成したものに相当する。
比較例2に係る積層型フィルタ60では、ローパスフィルタLPF1,LPF2が共通する平板電極112xを有することとなり、ローパスフィルタLPF1,LPF2間での干渉が増大することになる。
これに対して、本発明の実施形態に係る積層型フィルタ10では、ローパスフィルタLPF1,LPF2それぞれに対応して平板電極112,113が分離して配置される。このため、平板電極112,113が接地端子Gで電気的に接続されていても、ローパスフィルタLPF1,LPF2間での信号の干渉の低減が図られ、積層型フィルタ60よりも良好な特性を得ることが容易である。なお、この詳細は後述する。
これに対して、本発明の実施形態に係る積層型フィルタ10では、ローパスフィルタLPF1,LPF2それぞれに対応して平板電極112,113が分離して配置される。このため、平板電極112,113が接地端子Gで電気的に接続されていても、ローパスフィルタLPF1,LPF2間での信号の干渉の低減が図られ、積層型フィルタ60よりも良好な特性を得ることが容易である。なお、この詳細は後述する。
(積層型フィルタの特性)
積層型フィルタ10の特性をシミュレーションで求めた結果につき説明する。
図6〜9は、本発明の一実施形態に係る積層型フィルタ10の透過率T1および反射率R1、透過率T2および反射率R2、分離度I13およびI14、分離度I23およびI24の周波数特性を表したグラフである。図6〜9の横軸が高周波信号の周波数f[GHz]、縦軸が透過率T[dB]、反射率R[dB]、分離度I[dB]に対応する。
積層型フィルタ10の特性をシミュレーションで求めた結果につき説明する。
図6〜9は、本発明の一実施形態に係る積層型フィルタ10の透過率T1および反射率R1、透過率T2および反射率R2、分離度I13およびI14、分離度I23およびI24の周波数特性を表したグラフである。図6〜9の横軸が高周波信号の周波数f[GHz]、縦軸が透過率T[dB]、反射率R[dB]、分離度I[dB]に対応する。
透過率T1は、端子T1から信号を入力したときにおける端子T1での信号強度W1と端子T2から出力される信号強度W12の比(T1=W12/W1)である。反射率R1は、端子T1から信号を入力したときにおける端子T1での高周波信号の信号強度W1と反射されて端子T1に戻った信号強度W11の比(R1=W11/W1)である。
透過率T2は、端子T3から信号を入力したときにおける端子T3での信号強度W3と端子T4から出力される信号強度W34の比(T2=W34/W3)である。反射率R2は、端子T3から信号を入力したときにおける端子T3での信号強度W3と反射されて端子T3に戻った信号強度W33の比(R2=W33/W3)である。
透過率T2は、端子T3から信号を入力したときにおける端子T3での信号強度W3と端子T4から出力される信号強度W34の比(T2=W34/W3)である。反射率R2は、端子T3から信号を入力したときにおける端子T3での信号強度W3と反射されて端子T3に戻った信号強度W33の比(R2=W33/W3)である。
分離度I31,I41はそれぞれ、端子T3,T4から信号を入力したときにおける端子T3,T4での信号の信号強度W3,W4と端子T1から出力される信号強度W31,W41の比(I31=W31/W3,I41=W41/W4)である。
分離度I32,I42はそれぞれ、端子T3,T4から信号を入力したときにおける端子T3,T4での信号の信号強度W3,W4と端子T2から出力される信号強度W32,W42の比(I32=W32/W3,I42=W42/W4)である。
分離度I32,I42はそれぞれ、端子T3,T4から信号を入力したときにおける端子T3,T4での信号の信号強度W3,W4と端子T2から出力される信号強度W32,W42の比(I32=W32/W3,I42=W42/W4)である。
図6〜9に示すように、ローパスフィルタLPF1,LPF2はそれぞれ、通過帯域0.824〜0.915GHz,通過帯域1.710〜1.910GHzにおいて、十分大きく、それ以外の領域で十分小さな透過率T1,T2を有している。また、分離度I31,I41,I32,I42は周波数6GHz以下の全領域で−30dBを下回る良好な特性を有する。
図10,11は、比較例2に係る積層型フィルタ60の分離度I31,I32,I41,I42をシミュレーションで求めた結果を表すグラフであり、それぞれ図8,9に対応する。
図10,11を図8,9と比較すると、分離度I31,I32,I41,I42のいずれも、上記実施形態に係る積層型フィルタ10での方より比較例2に係る積層型フィルタ60が大きい傾向にある。これは、ローパスフィルタLPF1,LPF2間で平板電極11xが共通することで、ローパスフィルタLPF1,LPF2間での信号の干渉が増大していることによるものと考えられる。
図10,11を図8,9と比較すると、分離度I31,I32,I41,I42のいずれも、上記実施形態に係る積層型フィルタ10での方より比較例2に係る積層型フィルタ60が大きい傾向にある。これは、ローパスフィルタLPF1,LPF2間で平板電極11xが共通することで、ローパスフィルタLPF1,LPF2間での信号の干渉が増大していることによるものと考えられる。
10…積層型フィルタ
LPF…ローパスフィルタ
HPF…ハイパスフィルタ
T1…アンテナ端子
T2…低周波側端子
T3…高周波側端子
接地端子…G
インダクタ…L1〜L3
キャパシタ…C1〜C7
LPF…ローパスフィルタ
HPF…ハイパスフィルタ
T1…アンテナ端子
T2…低周波側端子
T3…高周波側端子
接地端子…G
インダクタ…L1〜L3
キャパシタ…C1〜C7
Claims (3)
- 第1の端子と第2の端子との間に並列に接続される第1のインダクタンス素子および第1の容量素子と、前記第1の端子に直列に接続される第2のインダクタンス素子および第2の容量素子と、前記第2の端子に直列に接続される第3のインダクタンス素子および第3の容量素子と、を有する第1のフィルタ回路と、
前記第1のフィルタ回路と並列に配置され、第3の端子に一端が並列に接続される第4のインダクタンス素子および第4の容量素子と、前記第4のインダクタンス素子の他端と第4の端子との間に並列に接続される第5のインダクタンス素子および第5の容量素子と、前記第3の端子に接続される第6の容量素子と、前記他端と接続される第7の容量素子と、前記第4の端子に接続される第8の容量素子と、を有する第2のフィルタ回路と、
を具備することを特徴とする積層型フィルタ。 - 前記第1のフィルタ回路が、
第1の平面上に配置される接地のための接地電極と、
第2の平面上に配置され、前記接地電極との間に前記第2,第3の容量素子を構成する第1、第2の平板電極と、
第3の平面上に配置され、前記第1、第2の平板電極と電気的に接続され、かつ前記第2,第3のインダクタンス素子として機能する第1、第2の線路と、
第4の平面上に配置され、第1のインダクタンス素子として機能する第3の線路と、
第5、第6の平面上それぞれに配置され、互いの間に第1の容量素子を構成する第3、第4の平板電極と、を有する
ことを特徴とする請求項1記載の積層型フィルタ。 - 前記第2のフィルタ回路が、
第1の平面上に配置される接地のための接地電極と、
第2の平面上に配置され、前記接地電極との間に前記第6,第8の容量素子を構成する第1、第2の平板電極と、
第3の平面上に配置され、かつ前記接地電極との間に前記第7の容量素子を構成する第3の平板電極と、
前記第3の平面上に配置される第4、第5の平板電極と、
第4の平面上に配置され、前記第3の平板電極と電気的に接続され、かつ前記第4、第5の平板電極それぞれとの間に前記第4、第5の容量素子を構成する第6の平板電極と、
第5の平面上に配置され、前記第6の平板電極と電気的に接続され、かつ前記第4、第5のインダクタンス素子として機能する第1、第2の線路と、を有する
ことを特徴とする請求項1記載の積層型フィルタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004307375A JP2006121445A (ja) | 2004-10-21 | 2004-10-21 | 積層型フィルタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004307375A JP2006121445A (ja) | 2004-10-21 | 2004-10-21 | 積層型フィルタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006121445A true JP2006121445A (ja) | 2006-05-11 |
Family
ID=36538909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004307375A Withdrawn JP2006121445A (ja) | 2004-10-21 | 2004-10-21 | 積層型フィルタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006121445A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022515134A (ja) * | 2018-12-20 | 2022-02-17 | エイブイエックス コーポレイション | 高周波数多層フィルタ |
-
2004
- 2004-10-21 JP JP2004307375A patent/JP2006121445A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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