JP2006114034A - プロセッサ動作電圧の自動動的制御 - Google Patents

Abstract

【課題】１つのプロセッサの動作電圧を動的に調整する一方で、前記プロセッサが前記プロセッサの前記コア／バス周波数比との関係において有害である１つの動作電圧状態に１人のユーザによって置かれることを防止するための手法を提供する。
【解決手段】プロセツサのコアクロツクを設定する１つの周波数と、バスを設定する１つの周波数との間の比を求める第１の手段と、プロセツサの動作電圧をプロセツサのコアおよびバスのクロツク周波数の変化に応じて調整する第２の手段を備える。
【選択図】 図４

Description

本発明の複数の実施態様は、複数のマイクロプロセッサおよび複数のマイクロプロセッサシステムに関する。より具体的には、本発明の複数の実施態様は、プロセッサのコア／バス周波数に基づき１つのマイクロプロセッサの動作電圧を動的に制御する方法に関する。

マイクロプロセッサによっては、１つの動作電圧を１つのプロセッサのコアクロック速度に応じて調整できるもの、プロセッサが１つのコンピュータシステム内の他の複数の装置と通信するための外部バス（以降「バス」と呼ぶ）の速度に応じて調整できるもの、または、コアクロックおよびバスクロックの両速度のある数学的組み合わせ（たとえば１つの比あるいは１つの積）に応じて調整できるものもある。一部のコンピュータシステムにおいては、バスは１つの「フロントサイドバス」として公知であるが、他の複数のコンピュータシステムにおいては、たとえば１つのポイントツーポイント相互接続内では、バスは１つの「リンク」として公知である。

プロセッサの動作電圧をバスおよび／あるいはコア周波数の１つの関数として調整する従来技術の手法では、動作電圧の設定は、オペレーティングシステムおよび／あるいはベーシック入出力ソフトウェア（ＢＩＯＳ）により、通常、１つのマシン固有レジスタを介して設定されてきた。たとえば、少なくとも１つの従来技術の実装では、複数の許容動作電圧および複数のバス／コア周波数比対を含む１つのテーブルをハードウェアメモリあるいはシステムメモリのどちらかに生成して、このテーブルに従ってプロセッサの電源を調整しなければならない。

これら複数の従来技術の手法では、１人のユーザが動作電圧および／あるいは複数のバスおよび／あるいはコアクロック周波数をそれぞれ個別に変更できるので、動作電圧とコア／バス周波数との組み合わせによってはプロセッサの損傷あるいはプロセッサの動作の信頼性低下を引き起こしうるので都合が悪い。

本発明の複数の実施形態は、１つのマイクロプロセッサ内の電源制御に関する。より具体的には、本発明の複数の実施形態は、プロセッサの動作電圧をプロセッサのバスおよび／あるいはコアクロック周波数の１つの関数として制御するための１つの手法に関する。

本発明の複数の実施形態は、プロセッサのコアおよび／あるいはバスクロック周波数の１つの変化に応じて、１つのプロセッサの動作電圧の計算及び調整を行う。さらに、本発明の複数の実施形態において、プロセッサの動作電圧を自動的に調整する方法は、コアおよび／あるいはバス周波数の１つの変化に応じてプロセッサが適切な動作電圧を設定できることによるので、ユーザが動作電圧を変更しなくてすむ。本発明の１つの実施形態は、プロセッサのバス／コア周波数比（Ｒ）の１つの変化に応じて、１つのプロセッサの動作電圧を計算及び調整する。さらに、少なくとも１つの実施形態は、１つの最小許容動作電圧／Ｒ点と１つの最大許容動作電圧／Ｒ点との間の１つの曲線から求められた１つの動作電圧値「Ｖｉｄ」に応じて１つのプロセッサの動作電圧を調整する。

個々の図面を参照しながら本願明細書で説明するいくつかの実施形態は、１つのプロセッサコア／バス周波数比に応じて１つのプロセッサの１つの動作電圧をどのように変えることができるかを示すが、他の複数の実施形態では、プロセッサのコア周波数だけに応じてプロセッサの動作電圧を変えてもよい。さらに、他の複数の実施形態では、バス周波数に応じてプロセッサの動作電圧を変えてもよく、また他の複数の実施形態では、コアおよびバス周波数の他の何らかの数学的組み合わせ（たとえば積）に応じて動作電圧を変えてもよい。

図１は、１つのプロセッサの動作電圧Ｖｉｄをコア／バス周波数比Ｒの１つの関数として示す１つのグラフである。本発明の１つの実施形態では、曲線１０１の勾配およびｙ軸切片１０５を求めることによって、１つの所与のＲ値に対して適切な図１のＶｉｄが計算される。ｙ軸切片は、プロセッサの最小許容動作電圧に対応して、さまざまなプロセッサ間で異なりうる。少なくとも１つの実施形態においては、Ｖｉｄ範囲をコア／バス比範囲で割ることによって図１の曲線の勾配を計算する。Ｖｉｄ範囲は、最小許容コア／バス周波数比に対応するプロセッサの最小許容動作電圧と、最大許容コア／バス周波数比１１０に対応するプロセッサの最大許容電圧範囲との間の差である。

図１の曲線の勾配が計算されると、一次方程式Ｖｉｄ＝ｍＲ＋ＶｉｄＭｉｎによって１つの所与のコア／バス周波数比から何れの動作電圧Ｖｉｄでも計算しうる。式中のｍは曲線の勾配であり、Ｒは１つの特定のコア／バス比に相当するｘ軸上の一点であり、ＶｉｄＭｉｎは図１のｙ軸切片に相当するプロセッサの最小許容動作電圧である。

１つのコア／バス比Ｒが与えられると、図１の曲線から何れの動作電圧Ｖｉｄでも求めうる。１つの実施形態においては、Ｒに１つの変化があるたびに、プロセッサの動作中にプロセッサをリブートしなくても動作電圧が動的に切り替わる。本発明の１つの実施形態においては、コア／バス周波数比の１つの変化を検出して、図１の曲線に応じて１つの新しいＶｉｄ値を計算することによって動作電圧の動的切り替えを容易にすることができる。さらに、プロセッサのコア／バス周波数比だけを構成することによってプロセッサにＶｉｄを自動的に選択させうるので、従来技術のようにオペレーティングシステムあるいはＢＩＯＳがコア／バス周波数比および複数のＶｉｄ値の両方を１つのマシン固有レジスタに書き込まなくてよい。この方法では、プロセッサの動作電圧の切り替えが動的に行われるばかりでなく、従来技術に比べより安全に行われるが、この理由はプロセッサが複数のユーザによってプロセッサの損傷あるいはプロセッサの動作の信頼性低下を引き起こしうるＶｉｄ／Ｒの１つの組み合わせに置かれる可能性がなくなるからである。

一般に、最大許容コア／バス周波数比および最小許容コア／バス周波数比は、プロセッサ内に格納されている、対応する１つの二進値を通じて検出できる。さらに、１つのプロセッサが動作する１つのコア／バス周波数比は、１つのマシン固有レジスタ（ＭＳＲ）などの１つのマシンレジスタ内の１つの対応値を読み取ることによって検出できる。ただし、得られたＶｉｄを１つのＭＳＲに書き込まなくてもよく、代わりにプロセッサがＶｉｄを自動的に計算し、結果として得られた値を用いてプロセッサの電源制御装置を構成しうるので、ユーザによるＶｉｄの直接の変更の危険性および可能性を回避しうる。

１つの実施形態においては、プロセッサ内の一般に「マイクロコード」として公知の複数のコンピュータ読み取り可能マイクロアーキテクチャ命令によって、図１の曲線のような１つの曲線に応じて１つの特定のコア／バス周波数比に対応する動作電圧を計算することができる。さらに、他の複数の実施形態においては、プロセッサのロジックによって、あるいはプロセッサのロジックとマイクロコードとの１つの組み合わせによって、複数のＶｉｄ計算をすることができる。他の複数の実施形態においては、システムのニーズに応じて、マイクロコード以外の他のソフトウェアを用いてこれら複数の計算を実行してもよい。

図２は、本発明の１つの実施形態による複数の工程を示す１つのフローチャートである。図２においては、プロセッサの複数の状態遷移を制御するプロセッサのロジックあるいはマイクロコードなどのソフトウェアを用いて、プロセッサの動作電圧およびコア／バス周波数比を変更することができる。たとえば、工程２０１においては、１つの値を１つのＭＳＲレジスタに書き込むコマンドなどの１つのコマンドの宛先が、プロセッサの動作電圧および／あるいはコア／バス周波数比を制御する１つのマシンレジスタであるかどうかを判定する。そうである場合は、次に工程２０５において、要求されたコア／バス比がプロセッサの許容範囲内であるかどうかを判定する。そうでない場合は、工程２０７において、１つの障害条件を通知する。そうである場合は、図１に一例として示したＶｉｄ／Ｒ曲線の勾配を工程２１０で計算することができ、さらに工程２１５で要求されたコア／バス比に対応する目標Ｖｉｄを計算できる。次に工程２２０において、この目標Ｖｉｄを使用してプロセッサの可変電源をプログラミングしうる。

図３は、本発明の１つの実施形態を使用しうる１つのフロントサイドバス（ＦＳＢ）コンピュータシステムを示す。プロセッサ３０５は、レベル１（Ｌ１）の１つのキャッシュメモリ３１０およびメインメモリ３１５のデータにアクセスする。本発明の他の複数の実施形態においては、このキャッシュメモリは、１つのコンピュータシステムの１つのメモリ階層内のレベル２（Ｌ２）の１つのキャッシュメモリあるいは他のメモリでもよい。さらに、実施形態によっては、図３のコンピュータシステムに１つのＬ１キャッシュと１つのＬ２キャッシュとを含めてもよく、この場合は、コヒーレンシーデータをＬ１キャッシュとＬ２キャッシュとの間で共有するための１つの包含的キャッシュ階層を含む。

図３のプロセッサ内に、本発明３０６の１つの実施形態が示されている。ただし、本発明の他の複数の実施形態は、このシステム内の他の複数の装置内、たとえば１つの個別バスエージェント内、に実装してもよく、あるいはシステム全体のハードウェア、ソフトウェア、またはこれらの組み合わせに分散させてもよい。

メインメモリは、動的ランダムアクセスメモリ（ＤＲＡＭ）などの各種メモリソース、１つのハードディスクドライブ（ＨＤＤ）３２０、あるいはさまざまな複数の記憶装置および複数の技術を含むネットワークインタフェース３３０を介してコンピュータシステムから離れた場所にある１つのメモリソースに実装してもよい。キャッシュメモリは、プロセッサ内あるいはプロセッサの近傍、たとえばプロセッサのローカルバス３０７上に配置してもよい。さらに、キャッシュメモリは、１つの６トランジスタ（６Ｔ）セルなど比較的高速な複数のメモリセル、あるいはアクセス速度がほぼ同じかより速い他のメモリセルを含んでもよい。

図３のコンピュータシステムは、ポイントツーポイント（ＰｔＰ）ネットワーク上の各エージェント専用の複数のバス信号を介して通信する、複数のマイクロプロセッサなどの複数のバスエージェントから成る１つのＰｔＰネットワークでもよい。複数の格納動作が複数のバスエージェント間で１つの迅速な方法で行われるように、発明３０６の少なくとも１つの実施形態は、各バスエージェント内に存在するか、あるいは各バスエージェントに少なくとも対応付けられる。

図４は、１つのポイントツーポイント（ＰｔＰ）構成に構成された１つのコンピュータシステムを示す。特に、図４は、複数のプロセッサ、メモリ、および複数の入出力装置がいくつかのポイントツーポイントインタフェースによって相互接続されている１つのシステムを示す。

図４のシステムは、いくつかのプロセッサをさらに含みうるが、明確にする目的で、そのうちの２つのプロセッサ４７０、４８０だけが図示されている。複数のプロセッサ４７０、４８０は、メモリ２２、２４と接続するべく、それぞれ１つのローカルメモリコントローラハブ（ＭＣＨ）４７２、４８２を含みうる。複数のプロセッサ４７０、４８０は、複数のＰｔＰインタフェース回路４７８、４８８を使用して、１つのポイントツーポイント（ＰｔＰ）インタフェース４５０経由でデータを交換してもよい。複数のプロセッサ４７０、４８０は、複数のポイントツーポイントインタフェース回路４７６、４９４、４８６、４９８をそれぞれ使用して、個々のＰｔＰインタフェース４５２、４５４経由で１つのチップセット４９０とデータを交換してもよい。チップセット４９０もまた、１つの高性能グラフィックスインタフェース４３９経由で１つの高性能グラフィックス回路４３８とデータを交換してもよい。

本発明の少なくとも１つの実施形態は、図４の複数のＰｔＰバスエージェントのそれぞれの内部にある複数のＰｔＰインタフェース回路内に配置してもよい。ただし、本発明の他の複数の実施形態は、図４のシステム内の他の複数の回路、複数の論理演算ユニット、あるいは複数の装置に存在してもよい。さらに、本発明の他の複数の実施形態を、図４に示すいくつかの回路、いくつかの論理演算装置、あるいはいくつかの装置に分散させてもよい。

複数の実施例を参照しながら本発明を説明してきたが、この説明は本発明を限定するためのものではない。上記複数の実施例のさまざまな変更、並びに他の複数の実施形態が本発明の精神と範囲に含まれることは、本発明に関係する業界の当業者には明らかであろう。

本発明の複数の実施形態を複数の添付図面の複数の図に示すが、これは例示を目的としたものであり、本発明の範囲を限定するものではない。これらの添付図面において同様の参照符号は同様の要素を示す。
本発明の１つの実施形態による１つのプロセッサの動作電圧を該プロセッサのバス／コア周波数比の１つの関数として示す１つのグラフである。 本発明の少なくとも１つの実施形態で用いられる複数の工程を示す１つのフローチャートである。 本発明の少なくとも１つの実施形態を実装しうる１つのフロントサイドバスコンピュータシステムである。 本発明の１つの実施形態を使用しうる１つのポイントツーポイント（ｐ２ｐ）コンピュータシステムを示す。

Claims (30)

1. １つの装置であって、１つのプロセッサの動作電圧を前記プロセッサのコアおよび／あるいはバスのクロック周波数の１つの変化に応じて調整する第２の手段であって、前記動作電圧が１人のユーザによって前記コアおよび／あるいはバスのクロック周波数とは無関係に調整されることを防止する第２の手段を含む装置。
2. 請求項１の装置であって、前記プロセッサのコアクロックを設定する１つの周波数と、前記プロセッサに結合された前記バスを設定する１つの周波数との間の１つの比（コア／バス比）を求める１つの第１の手段をさらに含む装置。
3. 請求項２の装置であって、前記第２の手段が、前記コア／バス比を１つの変数とする１つの一次方程式に従って前記動作電圧を調整する装置。
4. 請求項３の装置であって、前記一次方程式の１つの勾配が前記プロセッサの１つの最大および最小許容動作電圧および前記プロセッサの１つの最大および最小許容コア／バス比の間の前記差の１つの比に依存する装置。
5. 請求項１の装置であって、前記第２の手段が前記プロセッサの前記動作電圧を自動的に複数回調整し、前記プロセッサをリブートしなくても前記プロセッサが各動作電圧で機能できる装置。
6. 請求項５の装置であって、前記第２の手段が前記プロセッサ内に格納され、１人のユーザが利用できない複数のマイクロアーキテクチャ命令を含み、前記複数のマイクロアーキテクチャ命令が前記プロセッサによって実行されると、前記第１の手段によって求められた前記コア／バス比に応じて前記プロセッサの動作電圧が調整される装置。
7. 請求項４の装置であって、前記第２の手段が、前記一次方程式を実装するためのプロセッサロジックを含む装置。
8. 請求項４の装置であって、前記一次方程式を実装するために、前記第２の手段が複数のコンピュータ読み取り可能マイクロアーキテクチャ命令とプロセッサロジックとの１つの組み合わせを含む装置。
9. １つの方法であって、
   １つのプロセッサのコアクロック周波数と、前記プロセッサが１つのコンピュータシステム内の他の複数のエージェントとの通信に使用する１つのバスの１つの周波数との間の１つの比（コア／バス比）の１つの変化を検出する工程と、
   前記コア／バス比の前記変化の検出に応じて、前記コア／バス比を１つの変数とする１つの一次方程式に従って前記プロセッサの動作電圧を動的に調整する工程と、を含む方法。
10. 請求項９の方法であって、前記検出工程が、前記コア／バス比を制御するための１つのマシンレジスタに書き込まれる１つのコマンドを解釈する工程を含む方法。
11. 請求項１０の方法であって、前記検出工程が、前記変更後のコア／バス比が前記プロセッサの１つの許容範囲内にあるかどうかを識別する工程を含む方法。
12. 請求項１１の方法であって、前記変更後のコア／バス比が前記プロセッサの１つの許容範囲内にあり、前記コマンドが前記コア／バス比を制御するための１つのマシンレジスタに書き込まれた場合は、前記プロセッサの１つの最大および最小許容動作電圧および前記プロセッサの１つの最大および最小許容コア／バス比の間の前記差に応じて前記一次方程式の前記勾配を計算する方法。
13. 請求項１２の方法であって、前記電源が１人のユーザによって前記コアあるいはバスのクロック周波数とは無関係に調整されないように、１つの値を前記プロセッサの電源にプログラミングすることによって前記プロセッサの動作電圧を調整する方法。
14. 請求項１３の方法であって、前記プロセッサの電源を、前記プロセッサをリブートしなくても前記プロセッサが動作できる１つの許容範囲内の複数の動作電圧間で調整する方法。
15. 請求項１４の方法であって、複数のマイクロアーキテクチャ命令を前記プロセッサ内で実行することによって、前記一次方程式を実装する方法。
16. 請求項１４の方法であって、プロセッサの論理回路を介して前記一次方程式を実装する方法。
17. 請求項１４の方法であって、プロセッサロジックと前記プロセッサ内の複数のマイクロアーキテクチャ命令との１つの組み合わせによって前記一次方程式を実装する方法。
18. １つのシステムであって、
    複数の装置間で情報を伝達するための１つのバスと、
    前記バスに結合された１つのプロセッサであって、前記プロセッサが機能する前記電圧（動作電圧）を、前記プロセッサのコア周波数と前記バス周波数との前記比（コア／バス比）の１つの変化に応じて、前記プロセッサをリブートせずに動的に切り替え、前記コア／バス周波数と動作電圧との組み合わせが１人のユーザによって前記プロセッサを損傷しうる組み合わせにされることを防止するためのロジックを含むプロセッサと、を含むシステム。
19. 請求項１８のシステムであって、１つの電圧識別値（Ｖｉｄ）を前記プロセッサに結合された１つの可変電源にプログラミングすることによって前記動作電圧を調整するシステム。
20. 請求項１９のシステムであって、前記Ｖｉｄが前記コア／バス比の１つの線形関数であるシステム。
21. 請求項２０のシステムであって、前記線形関数を実行するためにプロセッサのマイクロコードを用いるシステム。
22. 請求項２０のシステムであって、前記線形関数を実行するためにプロセッサのロジックを用いるシステム。
23. 請求項２１のシステムであって、前記線形関数に対応する１つの曲線の前記勾配が前記プロセッサの１つの最大および最小許容動作電圧および前記プロセッサの１つの最大および最小許容コア／バス比の間の前記差の１つの比に依存するシステム。
24. 請求項２３のシステムであって、前記バスに結合された複数の命令を格納するための１つのメモリと前記バスに結合された１つのオーディオ装置とをさらに含むシステム。
25. １つのプロセッサであって、
    前記プロセッサのコアクロックを設定する１つの周波数と、前記プロセッサに結合された１つのバスを設定する１つの周波数との間の比（コア／バス比）を求めるための第１のロジックと、
    前記第１のロジックによって求められた前記コア／バス比に応じて前記プロセッサの動作電圧を調整し、前記プロセッサの動作電圧が１人のユーザによって調整されることを防止するための第２のロジックと、を含むプロセッサ。
26. 請求項２５のプロセッサであって、ユーザが利用可能な１つのマシンレジスタを使わずに、前記プロセッサの電源を構成することによって前記第２のロジックが前記動作電圧を調整するプロセッサ。
27. 請求項２５のプロセッサであって、前記コア／バス比を１つの変数とする１つの一次方程式に従って前記第２のロジックが前記動作電圧を調整するプロセッサ。
28. 請求項２７のプロセッサであって、前記一次方程式の１つの勾配が前記プロセッサの１つの最大および最小許容動作電圧および前記プロセッサの１つの最大および最小許容コア／バス比の間の前記差の１つの比に依存するプロセッサ。
29. 請求項２５のプロセッサであって、前記プロセッサの前記動作電圧が前記第２のロジックによって複数回調整され、リブートなしに各動作電圧で機能可能なプロセッサ。
30. 請求項２９のプロセッサであって、前記第２のロジックが前記プロセッサ内に格納されている、１人のユーザが利用できない複数のマイクロアーキテクチャ命令を実行し、前記第２のロジックによって前記複数のマイクロアーキテクチャ命令が実行されると、前記第１のロジックによって求められた前記コア／バス比に応じて前記プロセッサの動作電圧が調整されるプロセッサ。

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