JP2004096534A - 携帯電話器およびその制御方法 - Google Patents

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Abstract

【課題】携帯情報端末の表示部の動作クロックを低下させ、低速クロックによりバス経由でメモリにアクセスすることで消費電力を低減する手段を提供する。
【解決手段】ＣＰＵ１と表示部コントローラ８がバスを介してＲＡＭ３を共有する携帯電話装置に対し、一定時間無制御状態が継続すると、割り込み処理によってＣＰＵ１の動作クロックを通常のものから表示部１０を動作させる低速なペリフェラルクロックに変更することで、何らの処理も行わない時におけるＣＰＵ１の動作による消費電力を低下させる一方、表示部１０への画面のリフレッシュは通常どおりに行わせることで、表示部１０は通常どおりに表示を行わせることを可能にする。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、高周波数の同期クロックと低周波数の同期クロックを有する携帯電話装置における不使用時の消費電力の低減に関する。
【０００２】
【従来の技術】
携帯電話装置は、本体に電池を内蔵し、電子回路が必要とする動作電力を供給する電池駆動型の電子通信機器である。
【０００３】
携帯電話装置の分野においては、従来のＰＤＣ方式に代表される第２世代携帯電話からＷ―ＣＤＭＡ方式等の第３世代携帯電話への移行が行われつつある。メーカーに割り当てられた周波数を一定の帯域（チャンネル）に分割し、かつ１つのチャンネルを時分割することで同時接続性を担保する第二世代携帯電話と相違し、第３世代携帯電話はより多重化を図る目的で、拡散符号によって拡散された広い周波数帯を１チャンネルとして通信する符号分割多重方式を採用し、かつ、フェージングによる通話品質の低下防止のために複数のフィンガー受信機から構成されるＲＡＫＥ受信が用いられていることから、第２世代携帯電話に比べ電力消費が著しく高く、いわゆる待ち受け時間が短いという欠点が存在する。
【０００４】
また、携帯電話装置一般では、端末に着呼やメールの受信が発生すると、鳴動装置によって操作者にその旨を伝達すると共にＬＣＤ（リキッドクリスタルディスプレイ）には発呼側の電話番号等の情報を表示し、将来操作者がＬＣＤを見ることを期待して、「メール着信あり」等のステータスを表示することが一般的である。近時においては、単なる通話機能だけではなくＬＣＤを主なインターフェイスとして動作するメーラやスケジューラ機能の付加、ＪＡＶＡ（ＴＭ）ヴァーチャルマシン、デジタルカメラの搭載、と言った高機能化により携帯電話装置のＬＣＤへの依存性は増加する一方で、ＬＣＤ自身のカラー化とも相まってその表示による電力消費量が大きくなっている。
【０００５】
携帯電話装置に搭載されるＬＣＤには、ＬＣＤのコントローラ専用の表示用メモリを用意するのが一般的であり、表示データの更新が無い限りＬＣＤにデータを転送しない構成を取る。しかし、かかる構成はメモリ総量が大きくなり、原価を押し上げるため、最近ではＬＣＤモジュールにメモリを搭載せず、ＣＰＵが直接アクセス可能なメモリをＬＣＤと共用する方式に移行しつつある。このような表示構成の場合、ＬＣＤコントローラを介して一定周期でメモリからＬＣＤにデータを転送する。携帯電話装置のように、実際に操作するよりも放置する時間の方が圧倒的に長い装置においては、放置時にＬＣＤの駆動に用いるクロックよりはるかに高速なシステムクロックを用いてバスを動作させるのは電力消費量の面できわめて不利である。
【０００６】
さらに、携帯用ゲーム器等の不使用時には電源を切断する電子機器と異なり、携帯電話装置は他者からの送話の待ち受けを行うため、不使用時でも基本的には電源が投入されつづける。また、カーナビゲーションシステムのように外部電源に頼ることもできず、電力消費量の問題は他の機器に比して深刻である。
【０００７】
これらの電力消費量の低減要請に応えるために、色々な解決方法が従来提案されている。
【０００８】
例えば、折り畳み型携帯電話装置については、筐体が折り畳まれた状態ではＬＣＤを確認する事は出来ないことから、ＬＣＤへの電力の供給をストップし、筐体を開けて始めてＬＣＤの表示を開始することで、表示機会そのものを減少させる方法が一般的である。
【０００９】
また、特開２００１−３４５９２８号公報には、表示階調数を制御することでＬＣＤや表示メモリへのデータ転送量を削減する方法が開示されている。
【００１０】
更に、ＬＣＤ側とＣＰＵ側の両方にメモリを搭載し、高速に描画が必要な場合には、ＣＰＵ側のメモリを表示用メモリとして、高速な描画を要求しない場合にはＬＣＤ側のメモリを使用すると言うようなＬＣＤが提案されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、筐体の開閉による表示画面のＯｎ／Ｏｆｆは、物理的形状をスイッチとする折り畳み型携帯電話装置以外には転用の余地は狭く、スライド型携帯電話に適用余地を残す程度である。
【００１２】
また、特開２００１−３４５９２８号公報記載の方法では、表示階調数を変更することは、ソフトウェアの変更が多くなると言う設計上の欠点がある。
【００１３】
更に、ＬＣＤ側とＣＰＵ側の両方にメモリを搭載すると表示用のメモリが２倍必要になり製品原価を押し上げると言う欠点が解消されず、また、ＬＣＤの動作クロック（ビデオクロック）のみの低下はシステム全体の消費電力に対して大きな効果を出すことは出来なかった。
【００１４】
【課題を解決する手段】
本発明に係る携帯電話装置は、バスを介して揮発性記憶素子を共用するＣＰＵと表示制御部、固定同期信号、可変同期信号を含み、前記ＣＰＵは可変同期信号によって同期を取って動作し、前記表示部は表示制御部を含み、固定同期信号によって同期を取って動作し、前記揮発性記憶素子は固定同期信号及び可変同期信号のいずれにも同期させないことで、表示制御部からの一定周期の前記揮発性記憶素子へのアクセスを安定的に行わせることを特徴とする。
【００１５】
本発明に係る表示制御部は、表示データを記憶する揮発性記憶素子を有さず、前記揮発性記憶素子に前記表示データを記憶する。
【００１６】
本発明に係る前記可変同期信号は、操作者の操作や着呼が一定期間無いと低周波数にし、低周波数の状態で操作者の操作や着呼があると高周波数に変化する。
【００１７】
本発明に係る前記表示制御部は一定周期で自発的に前記揮発性記憶素子のデータを読み出す。
【００１８】
本発明に係る前記表示部を照射する照射手段及び前記照射手段を制御する照射制御手段のうち、前記照射制御手段は一定期間経過後に照射手段の消灯を行う手段を含む。
【００１９】
本発明に係る携帯電話装置の表示画面制御方法は、アプリケーション処理を行う通常処理ステップと、画面表示をリフレッシュする画面表示ステップと、外部入力の有無を判断する入力監視ステップと、前記入力監視ステップが外部入力アプリケーション処理を行う際の基準とする可変同期信号を変更する可変同期信号調整ステップと、前記通常処理ステップと前記画面表示ステップとが競合した時いずれが優先してバスを利用するか調整するアービトレーションステップとを含み、バスを介して前記画面表示ステップが揮発性記憶素子に記憶された表示データを利用して画面表示処理を行う。
【００２０】
本発明に係るアービトレーションステップは、画面表示ステップ実行中入力監視ステップによって外部入力があったことを認識しても画面表示ステップを優先する。
【００２１】
本発明に係るアービトレーションステップは、通常処理ステップ実行中画面表示ステップとの競合が発生したことを認識し場合画面表示ステップを優先する。
【００２２】
本発明に係るアービトレーションステップは、画面表示ステップ実行中との通常処理ステップ競合が発生したことを認識し場合画面表示ステップを優先する。
【００２３】
本発明に係る可変同期信号調整ステップは、可変同期信号が高速の際前記入力監視ステップが一定期間外部入力無きことを認識すると可変同期信号を低速にし、可変同期信号が低速の際前記入力監視ステップによって外部入力があったことを認識すると可変同期信号を高速にする。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について図１から図３を参照して詳細に説明する。なお、本文において表示部を制御する信号を、ページヘッダ（表示データの先頭を意味する）、ＶＳＹＮＣ（走査線の先頭を表す）、ＨＳＹＮＣ（画素１ドット毎のデータを意味する）と記載している個所があるが、表示データの先頭を意味する信号をＶＳＹＮＣ、走査線の先頭を表す信号をＨＳＹＮＣ、画素１ドット毎のデータを意味する信号をピクセルクロックとする表記が一般的である。したがって、本文を読む際には注意されたい。
【００２５】
図１は本発明に係る携帯電話装置の第１の実施の形態に係るブロック図である。なお本発明は画面表示に関するものであり、ベースバンド部、無線部、アンテナ部は周知の回路を使用するため、本図では省略している。
【００２６】
ＣＰＵ１は携帯電話装置の制御を行う箇所であり、ＲＯＭ４からプログラムをバス２経由で読み出し、ＲＡＭ３をワークエリアとして、携帯電話装置全体の制御を行う。また、割込信号線１７から伝えられる割込要求信号に対応する形で、割込処理を実施する。
【００２７】
バス２は、ＣＰＵ１と他のモジュールとの間、モジュール同士でデータを送受信する為の共用インターフェイスである。バス２のコントロールを握ったモジュール（以下バスマスターと言う）はアクセス対象となるモジュール（以下スレイブと言う）に対し、バス２を介してデータの書き込み（読み出し）を行う。
【００２８】
本発明ではＣＰＵ１と表示部コントローラ８がバスマスターになり得る。なおバス２の構成は同一のバス信号線をアドレス・データで共有しても良く、また、アドレス用の信号線とデータ用の信号線に分けても良い。更に、本発明においては、携帯電話装置の状況に応じてバスのクロックを低速にすることで電力を低減することを目的とするが、この際に変化させるクロック信号線（以下同期クロック）もバス２の中に含まれる。ＣＰＵ１はこの同期クロックに同期して動作するが、同期クロックの変化に対応して動作する技術は周知に付き、本発明の構成ではその手法はこだわらない。産業上の利用分野は異なるが、Ｉｎｔｅｌ（インテル）社のＳｐｅｅｄＳｔｅｐテクノロジー（ＴＭ）で用いられている、ＣＰＵを動作させるクロックの変更はこれにあたる。なお、ここで述べる同期クロックは必ずしもすべてのモジュールに供給されるわけではなく、タイマ６や表示部コントローラ８といった同期クロックが可変ではその機能に支障をきたすものに対しては供給されず、ペリフェラルクロックによって動作するが、本図では表示部コントローラ８へ供給されるペリフェラルクロック信号２０以外は省略している。
【００２９】
ＲＡＭ３はＣＰＵ１及び表示部コントローラ８のワークエリアとなる揮発性メモリであり、ＣＰＵ１のワークエリアとしてや一時的なデータの格納に用いられる。ＲＡＭ３は通常、同期クロックと同期することなく動作し、本発明においても同期の有無は問わない。
【００３０】
ＲＯＭ４はＣＰＵ１が実行するプログラムが静的に格納されているメモリであり、電源を供給しない若しくは極めて小さい電力でデータの内容を維持できるＦｌａｓｈ　ＲＯＭやＥＥＰＲＯＭを適用することも可能である。
【００３１】
割り込みコントローラ５は各デバイスからのＨ／Ｗ割込を管理し、現在実行されている処理よりも、処理順位の高い処理のリクエストが来た際には、割り込み要求信号をＣＰＵ１に対して出力する。
【００３２】
タイマ６は携帯電話装置の動作時間の計測や、処理毎にカウントダウンするタイマ処理を行うモジュールである。特記なき限り、本発明の実施の形態では、タイマ６の動作前にタイマ６のレジスタに対し減算値を書き込んだ後、タイマ６を動かして減算値が０になった時に割り込み信号を割り込みコントローラ５を介してＣＰＵ１に発生させる。なおタイマ６に供給するクロックは一定でなければ、正確な時間を計算するため一定でなければならない。
【００３３】
キーボードコントローラ７は入力されたキーボード１４のキーの入力から入力データを導出すると共に、割り込みコントローラ５を介しＣＰＵ１に割り込み要求を行いＣＰＵ１からの読み出しに対し前記入力データを渡す役割を果たす。
【００３４】
表示部コントローラ８は表示部１０にペリフェラルクロックを供給し、これに同期するかたちで表示部１０のリフレッシュを行う。またＲＡＭ３に記載された表示データを読み出し表示部１０に表示データを出力する際の中継を行う。表示部コントローラ８はペリフェラルクロックに同期して動作する低速な表示部１０を制御するため、表示部１０同様低速のペリフェラルクロックで動作する。したがって、前述するタイマ６へ供給するクロックはペリフェラルクロックであることが望ましい。
【００３５】
バックライトコントローラ９は表示部１０を照射するバックライト１１のＯｎ／Ｏｆｆを行う。実際の機器では表示部コントローラ９に含まれることが多い。バックライト１１のＯｎ／Ｏｆｆはバックライトコントローラ９内のレジスタを設定することで行う。
【００３６】
表示部１０は、携帯電話装置のステータス等を表示する箇所である。携帯電話装置では表示部１０としてＬＣＤが使われることが多く、本発明の実施の形態でもＬＣＤを使用するものと想定する。表示部１０は低速で動作するため、表示部コントローラ８からペリフェラルクロックの供給を受ける。
【００３７】
バックライト１１は表示部１０たるＬＣＤを照射し、操作者に表示部１０の表示内容を操作者に明確に提示するためのものである。本発明の実施の形態では、ＣＰＵ１がバックライトコントローラ９のレジスタ（図示せず）を操作することで直接的に点灯・消灯を操作する設計とする。
【００３８】
表示部コントローラ８内のタイミング生成回路１２は、ペリフェラルクロックを用いて、本図には記載しないページヘッダ信号７１、垂直同期信号（ＶＳＹＮＣ）７２と水平同期信号（ＨＳＹＮＣ信号）７３を生成し、表示部１０へ供給し、ＲＡＭ３から送られる表示データの仲介を行う。
【００３９】
表示部コントローラ８内のレジスタ１３は、省電力モードまでの移行周期を表わすレジスタであり、本レジスタを参照して、ＣＰＵ１は省電力モードへの移行動作を行う。なお、携帯電話装置はパーソナルコンピュータと異なり絶えず電力供給を受けていることを前提とするので、ＲＡＭ３やＲＯＭ４として使うＦｌａｓｈ　ＲＯＭに記憶内容を記憶させる際には特に必要ない。
【００４０】
キーボード１４はユーザーインターフェイスの１つであり、キー入力により、電話番号の入力等を行う。
【００４１】
キーボード割込信号１５とタイマ割込信号１６は割込コントローラ５に入力され、実行中の処理順位より割り込みで要求される処理の方が高い処理順位であれば、割込コントローラ出力信号１７を介してＣＰＵ１に割込信号が伝達される。
【００４２】
バスクロックコントローラ１８は、バスのマスター・スレイブの状況をコントロールするだけでなく、本発明では、ＣＰＵ１等に、バス２の同期クロックを逓倍回路で周波数を上昇させ供給する。またバス２の占有権をＣＰＵ１か表示部コントローラ８のいずれが握っているかを調整するバスアービターに関する機能も含まれる。
【００４３】
クロック１９は携帯電話装置が動作している時に同期を取る為の基礎となるクロックである。本実施例においてはクロック１９に低速な水晶発振子を利用し、これを逓倍して高周波数を作りだし通常モードにおける同期クロックとし、省電力モードでは逓倍比を落とすことで同期クロックを変化させるだけでなく、表示部１０を動かすペリフェラルクロックにはクロック１９の出力をそのまま使用する。他の手段としてクロック１９に高周波数の水晶発振子を使用し、分周することで低速のペリフェラルクロックを作り出しても良く、いずれを選択するかは設計事項である。
【００４４】
ペリフェラルクロック信号線２０は、表示部１０に供給されるペリフェラルクロックの供給信号線であり、これを基礎として、表示部コントローラ８がＶＳＹＮＣやＨＳＹＮＣを生成する。同期クロックが変化しても、このペリフェラルクロックは変化しない。したがって、タイマ６に供給するクロックとして使用可能である。
【００４５】
ペリフェラルコントローラ２１はタイマ６、キーボードコントローラ７、表示部コントローラ８、バックライトコントローラ９を総称する呼称である。特に個別に記載する理由がない限り一括して表現される。
【００４６】
バス・ビジー信号線２２は、バス２が使用されているか否かを表わすバス・ビジー信号を伝達する信号線であり、バスマスターと成りうるモジュールに対して伝達される。したがって、本実施例ではＣＰＵ１と表示部コントローラ８にバス・ビジー信号２２は接続される。
【００４７】
なお、本発明は必ずしも上記構成に拘泥するものではない。例えば、前述の表示部コントローラ８内のレジスタ１３は特に動作に関係ないので、ＲＡＭ３に書き込むことやＲＯＭ４に静的に記憶させておくことも可能である。
【００４８】
次に、図２を用いて、表示部コントローラ８のタイミング生成回路１２の構成について説明する。なお、タイミング生成回路１２は、表示部１０同様低速のペリフェラルクロックで動作する。
【００４９】
ページヘッダ比較器５１はタイミング生成回路１２の処理の開始を判断する内部モジュールであり、ペリフェラルクロック信号線２０及びバス・ビジー信号線２２が接続され入力される。また、ページヘッダ信号線７１が表示部１０と接続され、ＶＳＹＮＣマスク信号線５６がＶＳＹＮＣ比較器５２と接続される。
【００５０】
ページヘッダ比較器５１は入力されるペリフェラルクロック２０をカウントし、一定時間が経過ごとに表示部１０の表示を変更すべく、ページヘッダ信号線７１にページヘッダ信号を出力する。またページヘッダ信号の立下りでＶＳＹＮＣマスク信号線５６上にＶＳＹＮＣマスク信号を出力し、ＶＳＹＮＣマスク信号はＶＳＹＮＣ比較器５２が出力するＶＳＹＮＣ信号の立下りのタイミングでリセットされる。
【００５１】
ＶＳＹＮＣ比較器５２は表示部の１ライン毎に出力される垂直同期信号（ＶＳＹＮＣ信号）を出力する内部モジュールである。本モジュールはペリフェラルクロックで同期動作を行う。ページヘッダ比較器５１からＶＳＹＮＣマスク信号線５６が接続され、ＨＳＹＮＣ比較器５３へＨＳＹＮＣマスク信号線５７が出力される。
【００５２】
ＶＳＹＮＣマスク信号線５６がアクティブの際には、ＶＳＹＮＣ信号線７２を介してＶＳＹＮＣ信号を表示部１０及びページヘッダ比較器５１に出力する。またＶＳＹＮＣ信号の立下りタイミングで、ＨＳＹＮＣマスク信号線５７を介してＨＳＹＮＣマスク信号を出力する。
【００５３】
ＨＳＹＮＣ比較器５３は表示部の１ドット毎に出力される水平同期信号を出力する内部モジュールである。本モジュールもペリフェラルクロック２０で同期動作を行う。ＶＳＹＮＣ比較器５２からＨＳＹＮＣマスク信号線５７を入力し、表示部１０及びアドレスデコーダ５５に対しＨＳＹＮＣ信号線７４を出力し、ＶＳＹＮＣ比較器５２にＨＳＹＮＣマスクリセット信号線５８を出力する。またＨＳＹＮＣ比較器５３中にはＨＳＹＮＣ信号の出力回数をカウントするカウンタを内包する。
【００５４】
ＨＳＹＮＣマスク信号線５７がアクティブの際には、ＨＳＹＮＣ信号線７３を介してＨＳＹＮＣ信号を表示部１０及びアドレスデコーダ５５に出力する。ＨＳＹＮＣ信号はＶＳＹＮＣ信号と異なり継続的に出力されるため、ＨＳＹＮＣ比較器５３中のカウンタが一定の値（表示部１０の走査線１ラインのドット数）をカウントして初めてＨＳＹＮＣマスク信号をリセットすべく、ＨＳＹＮＣマスクリセット信号線５８を介してＨＳＹＮＣマスク信号が出力する点でＶＳＹＮＣ比較器５２と動作が異なる。
【００５５】
データエンコーダ５４はメモリから出力されたデータバスの値を、表示部１０が読み込める形に変換をかけるモジュールである。本発明の第１の実施形態ではＲＡＭ３に格納されているデータは表示部１０にそのまま送信することが可能な形で格納されているものとし、本モジュールでのデータ変換作業は行わない。
【００５６】
アドレスデコーダ５５はＨＳＹＮＣ比較器５３から出力されるＨＳＹＮＣ信号をカウントし、そのカウンタの値からバス２に出力するアドレスを決定して、バス２にアドレスをセットする役割を有する。ページヘッダ比較器５１からページヘッダ信号線７１が、ＨＳＹＮＣ比較器５３からＨＳＹＮＣ信号線７３が入力され、アドレスバス６２及びＳＣＬ信号線６４、ＲＷ信号線６５をバス２に対して出力する。
【００５７】
アドレスデコーダ５５はページヘッダ信号の立ち上がりでアドレスバスに対してアドレスを出力する準備を行い、ＨＳＹＮＣ信号の立ち上がりごとにアドレスバス６２にアドレスをセットする。またＨＳＹＮＣ信号にインバータをかませ、それをメモリアクセスのタイミングとしてＳＣＬ信号線６４上に出力する。
【００５８】
ＶＳＹＮＣマスク信号線５６は、この信号線がアクティブの時に限りＶＳＹＮＣ比較器５１にＶＳＹＮＣ信号の出力を許可するものである。この信号線はページヘッダ信号の立下りでアクティブになる。
【００５９】
ＨＳＹＮＣマスク信号線５７は、この信号線がアクティブの時に限りＨＳＹＮＣ比較器５２にＨＳＹＮＣ信号の出力を許可するものである。この信号線はＶＳＹＮＣ信号の立下りでアクティブになる。
【００６０】
ＨＳＹＮＣマスクリセット信号線５８は、ＨＳＹＮＣ信号が１ライン分出力されると出力される信号を伝達するための信号線である。なお、１画面中の全画素のためのＨＳＹＮＣ信号が出力た際には、本信号は出力されず、内部リセット信号５９が出力される。
【００６１】
内部リセット信号線５９はページヘッダ信号のすべての処理が完了した際に、アドレスデコーダ５５を初期化する信号のための信号線である。基本的には不要ではあるが、アドレスデコーダの誤動作防止のために設けている。
【００６２】
データバス６１はバス２のうち、データ信号を通すための信号線群であり、本実施例においては、データエンコーダ５４で変換を行うことなくスルーで表示部に対し出力される。
【００６３】
アドレスバス６２はバス２のうち、データ信号を通すための信号線群であり、ＨＳＹＮＣ信号の立ち上がりでアクセスするＲＡＭ３のアドレスをセットする。
【００６４】
ＳＣＬ信号６３はこの信号がアクティブになっている時に、アドレスバス６２に設定されたアドレスに基づいてデータを用意する旨、スレイブに伝達する信号のための信号線である。一見して、ＨＳＹＮＣ信号線７３を反転させただけに見えるが、アドレスバス６２のセットを待って出力されるため、厳密にはＨＳＹＮＣ信号線７３を反転させただけではない。
【００６５】
ＤＡＣＫ信号線６４はスレイブが発するデータの書き込み・読み出しタイミングを表す信号線であり、通常はＨｉｇｈ　Ｌｅｖｅｌで安定している。ＳＣＬ信号線６４をＬｏｗ　Ｌｅｖｅｌにして取得するデータのアドレスのセットを伝え、スレイブがデータバス６１のセットを完了するとこの信号線にＬｏｗパルス信号を発生させ、この立下りを、データバス上からバスマスターがデータを読み出すタイミングとする。
【００６６】
ＲＷ信号線６５はスレイブに対して書き込み動作を行うか、読み出し動作を行うかを表す信号線であり、本実施例では、バスに対してはＨｉｇｈ　Ｌｅｖｅｌで読み出しを行い、Ｌｏｗ　Ｌｅｖｅｌで書き込みを行う旨定義する。本信号線はインバータで反転された後、表示部１０にも出力される。
【００６７】
ページヘッダ信号線（ヘッダ信号線）７１はリフレッシュする画像の先頭を表すページヘッダ信号を伝達する信号線である。表示部１０だけでなく、アドレスの変換の開始を表す信号として、アドレスデコーダ５５に対してもページヘッダ信号を送るべくアドレスデコーダ５５にも接続されている。
【００６８】
ＶＳＹＮＣ信号線７２は、１ラインのデータ送信の先頭を表すＶＳＹＮＣ信号を表示部１０に送るための信号線である。また、ＶＳＹＮＣ信号の出力でＶＳＹＮＣマスク信号をリセットするため、ページヘッダ比較器５１にも接続される。
【００６９】
ＨＳＹＮＣ信号線７３は、１ドットごとのデータを読み出すタイミングを指示するために、表示部１０に送るＨＳＹＮＣ信号を伝達するための信号線である。ＨＳＹＮＣ信号線の入力によって、アドレスバス６２に出力する値を変えるため、この信号線はアドレスデコーダ５５にも接続される。
【００７０】
表示データバス７４は、バス２のデータバス６１のデータ内容をデータエンコーダ５４で変更した結果が出力される信号線であり、本実施例では特に変換作業はおこなわれないため、そのまま、データバス６１のデータ内容が表示データバス７４に出力される。
【００７１】
図３は、図２で表したタイミング生成回路１２のうち、ページヘッダ比較器５１、ＶＳＹＮＣ比較器５２およびＨＳＹＮＣ比較器５３の具体的構成の一例を表したものである。主な構成部品として、ページヘッダ比較器第１フリップフロップ１０１、ページヘッダ比較器第２フリップフロップ１０２、ＶＳＹＮＣ比較器第１フリップフロップ１０３、ＶＳＹＮＣ比較器第２フリップフロップ１０４、ＶＳＹＮＣ比較器第３フリップフロップ１０５、ＨＳＹＮＣ比較器第１フリップフロップ１０６、ＨＳＹＮＣ比較器第２フリップフロップ１０７、ＨＳＹＮＣ比較器第３フリップフロップ１０７及びページヘッダカウンタ８１、ＨＳＹＮＣカウンタ８２から構成される。
【００７２】
図示しないページヘッダカウンタ８１内のタイマが一定の周期になると、ページヘッダ比較器第１フリップフロップ１０１のデータ端子をＨｉｇｈ　Ｌｅｖｅｌにセットし、ペリフェラルクロックの立ち上がりで、正出力端子がＨｉｇｈ　Ｌｅｖｅｌにセットされる。ページヘッダ比較器第１フリップフロップ１０１のデータ端子がページヘッダ信号線７１として導出されるほか、前述するページヘッダカウンタ８１内のタイマをリセットする信号線として接続される。
【００７３】
ページヘッダ比較器第１フリップフロップ１０１の正出力端子はページヘッダ比較器第２フリップフロップ１０２のデータ端子にも入力される。ページヘッダ比較器第２フリップフロップ１０２もページヘッダ比較器第１フリップフロップ１０１同様ペリフェラルクロックで同期動作を行っており、ページヘッダ比較器第１フリップフロップ１０１の正出力端子がＨｉｇｈ　Ｌｅｖｅｌにセットされた次のペリフェラルクロックの立ち上がりでＨｉｇｈ　Ｌｅｖｅｌにセットされる。
【００７４】
ページヘッダ比較器第２フリップフロップ１０２は逆出力端子がＬｏｗ　Ｌｅｖｅｌにセットされ、この信号線が前述するページヘッダ比較器内のタイマの出力とＡＮＤ（論理積）をとり、ページヘッダ比較器第１フリップフロップ１０１の入力がＬｏｗ　Ｌｅｖｅｌになり、次のペリフェラルクロックの立上りでページヘッダ比較器第１フリップフロップ１０１の正出力端子がＬｏｗ　Ｌｅｖｅｌにセットされ、ページヘッダ信号がパルス上に出力される。これにより、前述するページヘッダ比較器内のタイマの出力端子をリセットするのにある程度の時間が確保でき設計の自由度があがる。
【００７５】
ＶＳＹＮＣ比較器第１フリップフロップ１０３はデータ端子がＨｉｇｈ　Ｌｅｖｅｌで吊るされており、ページヘッダ比較器第１フリップフロップ１０１の逆出力端子は、通常の状態ではＨｉｇｈ　Ｌｅｖｅｌが、ページヘッダ信号が出力される際にはＬｏｗ　Ｌｅｖｅｌがセットされる。この出力端子の信号線をＨＳＹＮＣ比較器第１フリップフロップ１０６の逆出力端子とＡＮＤ（論理積）をとり、ＶＳＹＮＣ比較器第１フリップフロップ１０３のクロックとする。
【００７６】
ＨＳＹＮＣ比較器第１フリップフロップ１０６の逆出力端子と論理積を取るのは、ＨＳＹＮＣ信号が表示部の１ライン分出力された際の立下りのタイミングでＶＳＹＮＣ比較器第１フリップフロップ１０３をＨｉｇｈ　Ｌｅｖｅｌにするためである。
【００７７】
ページヘッダ比較器第１フリップフロップ１０１の逆出力端子またはＨＳＹＮＣ比較器第１フリップフロップ１０６の逆出力端子は、双方とも通常はＨｉｇｈＬｅｖｅｌで安定し、イベントが発生するごとにＬｏｗ　Ｌｅｖｅｌパルスを発生する。いずれかの信号線に信号が発生すると、その立ち上がりで、ＶＳＹＮＣ比較器第１フリップフロップ１０３の出力端子がＨｉｇｈ　Ｌｅｖｅｌにセットされる。
【００７８】
ＶＳＹＮＣ比較器第１フリップフロップ１０３の正出力端子はＶＳＹＮＣ比較器第３フリップフロップ１０５の負出力端子と論理積を取って、ＶＳＹＮＣ比較器第２フリップフロップ１０４のデータ端子に接続される。ＶＳＹＮＣ比較器第２フリップフロップ１０４はペリフェラルクロックで同期して動作しており、データ端子がＨｉｇｈ　Ｌｅｖｅｌになった後のペリフェラルクロックの立ち上がりでＶＳＹＮＣ比較器第２フリップフロップ１０４の正出力端子はＨｉｇｈ　Ｌｅｖｅｌにセットされる。
【００７９】
ＶＳＹＮＣ比較器第２フリップフロップ１０４の正出力端子は、ペリフェラルクロックで同期動作するＶＳＹＮＣ比較器第３フリップフロップ１０５のデータ端子に接続される。ＶＳＹＮＣ比較器第３フリップフロップ１０５のデータ端子がＨｉｇｈ　Ｌｅｖｅｌに設定されると、ペリフェラルクロックの次の立ち上がりでＶＳＹＮＣ比較器第３フリップフロップ１０５の正出力端子がＨｉｇｈ　Ｌｅｖｅｌに設定される。ＶＳＹＮＣ比較器第３フリップフロップ１０５の正出力端子はＶＳＹＮＣ比較器第２フリップフロップ１０４の負出力端子と論理積が取られ、この論理積の結果が、ＶＳＹＮＣ比較器第１フリップフロップ１０３のリセット端子に接続される。したがって、ＶＳＹＮＣ比較器第３フリップフロップ１０５の正出力端子およびＶＳＹＮＣ比較器第２フリップフロップ１０４の負出力端子との双方がＨｉｇｈ　Ｌｅｖｅｌになると、Ｈｉｇｈ　Ｌｅｖｅｌ信号が発生し、その信号の立下りでＶＳＹＮＣ比較器第１フリップフロップ１０３はリセットされる。
【００８０】
ＶＳＹＮＣ比較器第２フリップフロップ１０４の正出力端子は、ＶＳＹＮＣ信号線７２として表示部１０に接続される。またＶＳＹＮＣ比較器第２フリップフロップ１０４の正出力端子は、ＨＳＹＮＣ比較器第１フリップフロップ１０６のタイミング端子にインバータで反転して接続される。また、ＨＳＹＮＣ比較器第１フリップフロップ１０６のデータ端子はＨｉｇｈ　Ｌｅｖｅｌで接続されているため、ＶＳＹＮＣ比較器第２フリップフロップ１０４の正出力端子立下りのタイミングでＨＳＹＮＣ比較器第１フリップフロップ１０６の正出力端子はＨｉｇｈ　Ｌｅｖｅｌにセットされる。また、
ＨＳＹＮＣ比較器第１フリップフロップ１０６の正出力端子は、ＨＳＹＮＣ比較器第３フリップフロップ１０８の負出力端子と論理積を取ってＨＳＹＮＣ比較器第２フリップフロップ１０７のデータ端子に接続される。
【００８１】
ＨＳＹＮＣ比較器第２フリップフロップ１０７はペリフェラルクロックで同期動作するフリップフロップであり、ＨＳＹＮＣ比較器第２フリップフロップ１０７のデータ端子がＨｉｇｈ　Ｌｅｖｅｌになると、次のペリフェラルクロックの立ち上がりでＨＳＹＮＣ比較器第２フリップフロップ１０７の正出力端子はＨｉｇｈにセットされる。ＨＳＹＮＣ比較器第２フリップフロップ１０７の正出力端子はＨＳＹＮＣ信号線７３として表示部１０に接続される。
【００８２】
ＨＳＹＮＣ比較器第３フリップフロップ１０８はＨＳＹＮＣ信号線が反転されてリセット端子につながれたフリップフロップで、クロック端子にはバスからのＤＡＣＫ信号線６４を、データ端子はＨｉｇｈ　Ｌｅｖｅｌに固定して接続する。フリップフロップの逆出力端子はＨＳＹＮＣ比較器第１フリップフロップ１０６の正出力端子と論理積を取ってＨＳＹＮＣ比較器第２フリップフロップ１０７のデータ端子に接続される。
【００８３】
次に、実際の動作について図４および図５を用いて説明する。
【００８４】
図４は、操作者が携帯電話装置の電源を立ち上げ後一定期間放置し携帯電話装置が省電力モードになるまでの外部から見た本発明の処理を表わすフローチャートである。
【００８５】
操作者が電源を投入すると、携帯電話装置は起動処理を行う（Ｓ４０１）。この起動処理には、ＲＯＭ４からのプログラムの読み出しやＲＡＭ３のリフレッシュ、割込コントローラ５及びタイマ６の初期化と合わせて、表示部１０に関連してバスクロックコントローラ１８に記録された省電力モードへ移行するまでの「減算値」の読み出しとレジスタ１３へ逓倍比「ｎ」の書き込みなどを含む。この際、ｎは２以上の整数であれば、設計者の任意の値で良い。但し、図には記載していないベースバンド部や無線部の動作については、通信プロトコルとの関係で動作クロックを固定にしておくべきであろう。
【００８６】
その後一定時間放置すると、タイマ６に書き込まれた減算値が０になることでタイマ６はタイマ割り込みを発生させ、割込コントローラ５を介してＣＰＵ１に割込信号を発生させる（Ｓ４０２）。ＣＰＵ１は割込信号を受けると割込コントローラ５に要求の処理が何かを問い合わせ、割込信号がタイマ６からの要求であることを理解すると、それが省電力モードへの移行である旨判断する。
【００８７】
省電力モードへの移行を検知すると、ＣＰＵ１はバックライトコントローラ９に消灯を指示し、バックライト１１は消灯される。その後、ＣＰＵ１はバスクロックコントローラ１８に対し、バス２の同期クロックを低下させるべくコマンドをバスクロックコントローラ１８に対して送る（Ｓ４０３）。コマンドを受取ると、バスクロックコントローラ１８は逓倍比「ｎ」を徐々に低下させて、最終的には「ｎ」を１にするよう処理をする。
【００８８】
なお表示部コントローラ８がバス２を経由してＲＡＭ４にアクセスしていれば、その処理が終わるのを待ってＣＰＵ１がバスクロックコントローラ１８にアクセスするよう表示部コントローラ８の処理順位を最上位にすれば、表示部の読み出しを邪魔することなく画面がちらついたりすることなくバス２の同期クロックを変更することができる。
【００８９】
移行が完了すると、バス２の同期クロックはシステムクロック１９の周波数そのもの、即ちペリフェラルクロックと同じとなり、以後バスの動作は低速に行われる。
【００９０】
本発明の実施の形態では、システムクロック１９を「ｎ」から１の範囲で逓倍してＣＰＵ１等に同期クロックとして供給しているが、逓倍比を１に落した際、バス２に供給している同期クロックをＣＰＵ１やＲＡＭ３等にも供給すると、システム全体の同期クロックが低下し、高い節電効果が得られる。
【００９１】
図４は電源を立ち上げた際の動作を表わしているが、同様に通話終了後やメール送信後に放置した場合にもＳ４０１のタイマに省電力モードに移行するまでの減算値を入力してからＳ４０２以降の動作を行うことで省電力モードに移行する設計にすることで、さらに省電力で動作させることもできる。
【００９２】
図５は逆に、省電力モードから通常の動作モードに移行する際の一例を表わすフローを示す。
【００９３】
バックライト１１が消灯状態、バス２の同期クロックがシステムクロック１９の逓倍比１の消電力モードで動作している時に、操作者がキーボード１４のキーを入力すると、キーボードコントローラ７が割込コントローラ５を介してＣＰＵ１に割り込み要求を発生する（Ｓ５０１）。
【００９４】
割り込み信号を受け取ると、ＣＰＵ１は割込コントローラ５に割り込み処理の内容をバス経由で確認し、キーボード１４からの入力があったことを確認する。キーボード１４からの入力処理に先立ち、ＣＰＵ１は動作モードの確認を行い、低速モードである事を確認したら、図２の場合と同様に、コマンドをバスクロックコントローラ１８に対して送る（Ｓ５０２）。
【００９５】
モードの変更に際して、バスクロックコントローラ１８は、書き込まれたｎに分周比を戻すべく、徐々に逓倍比を上げ、最終的には通常モードの逓倍比「ｎ」に移行する。
【００９６】
なお、図３ではユーザーのキー入力によって通常モードへの復帰を行っていたが、着呼やメールの着信によっても、同様に動作モードを通常モードに復帰させることが可能である。
【００９７】
また動作モードの変更に当たってはコマンドを送る旨、図２及び図３の説明で述べたが、バスクロックコントローラ１８にレジスタを設け、そのレジスタに書き込む事で逓倍比を変更させていく方法を取ってもよい。
【００９８】
なお、図４および図５にかかわる逓倍回路（もしくは分周回路）および逓倍比率を変化する方法は周知であり、かかる回路図については省略する。また逓倍率（もしくは分周率）を変化させている際には、バス２へのアクセスは行わないようにすると設計が容易ではあるが、携帯電話装置の高速性を担保する場合には、バス２に接続するデバイスの誤動作を防止する対策を行って、アクセスを行うようにしても良い。
【００９９】
図６および図７は本実施例における表示部コントローラ８の周辺の信号線の動作を表すタイミングチャートである。本タイミングチャートでは、同期クロックがペリフェラルクロックと等価になっており、省電力モードになった状態である。
【０１００】
図６は一定周期が経過して表示部１０をリフレッシュする際のタイミングチャートである。
【０１０１】
バスビジー信号２２が、バスが他のデバイスによって占有されていないことを表していると（本図ではＬｏｗ）、ＲＷ信号線６５は読み出しを表すＨｉｇｈにセットする。この際、表示部にはインバータで反転して、本信号線を出力し読み出しを指示しデータの読み出し開始する。本図では、すでにこの状態になったところからスタートする。
【０１０２】
タイミング生成回路１２はヘッダ信号線７１にヘッダ信号を出力することで表示部１０に描画データの送信を行う旨伝達する。この信号は図３におけるページヘッダ比較器第１フリップフロップ１０１の正出力端子を意味する。
【０１０３】
ヘッダ信号の立下りでＶＳＹＮＣマスク信号（図３におけるＶＳＹＮＣ比較器第１フリップフロップ１０３の正出力端子）がＨｉｇｈ　Ｌｅｖｅｌにセットされる。この信号がＨｉｇｈ　Ｌｅｖｅｌにセットされた後、次のペリフェラルクロックの立ち上がりで、ＶＳＹＮＣ信号線７２がセットされる。
【０１０４】
ＶＳＹＮＣ信号７２が立ち上がってから２クロック後に、ＶＳＹＮＣ信号は立ち下がる。その、立下りをトリガーとして、内部ＶＳＹＮＣマスク信号をＬｏｗＬｅｖｅｌに戻すとともに、ＨＳＹＮＣマスク信号（ＨＳＹＮＣ比較器第１フリップフロップ１０６の正出力端子）をＨｉｇｈ　Ｌｅｖｅｌにセットする。
【０１０５】
ＨＳＹＮＣマスク信号がＨｉｇｈ　Ｌｅｖｅｌにセットされた次の同期クロックの立ち上がりで、ＨＳＹＮＣ信号７３が表示器１０およびアドレスデコーダ５５に対して出力される。アドレスデコーダ５５はこの信号の立ち上がりでアドレスバス６２にアドレスをセットした後、この信号を反転させてＳＣＬ信号線６４に出力することでバス２に接続されたＲＡＭ３にアドレスバス６２のセットが終了したことを表す。したがって、アドレスバス６２のセットが終わるまで、ＳＣＬ信号線６４はマスクしておくことが望ましい。ＲＡＭ３はセットされたアドレスに従いデータバス６１にデータをセットすると、ＤＡＣＫ信号線６４にパルス信号を発生させる。ＤＡＣＫ信号線のこのパルス信号は、そのまま表示器１０にセットされ、この信号の立ち上がりで表示器１０はデータを読み出し、次のペリフェラルクロックの立ち上がりでＨＳＹＮＣ信号をＬｏｗにセットしその結果がＳＣＬ信号６４に反映される。
【０１０６】
図７は表示部１０の１ライン分のデータが出力された後、次の１ライン分のデータを表示部１０に出力する際のタイミングチャートである。
【０１０７】
１ラインの最後のＨＳＹＮＣ信号７３の立下りでＨＳＹＮＣマスク信号がＬｏｗ　Ｌｅｖｅｌに、ＶＳＹＮＣマスク信号がＨｉｇｈ　Ｌｅｖｅｌにセットされる。これに伴い、
次のペリフェラルクロックの立ち上がりで、ＶＳＹＮＣ信号線７２にＶＳＹＮＣ信号が出力される。以降は、図６と同様に動作する。
【０１０８】
上記のルーチンにより表示部コントローラ８は、ＲＡＭ３のデータを読み出し表示部１０に表示データの出力を行うが、バスマスターたる表示部コントローラ８が固定されたペリフェラルクロックで動作すること、及びスレイブたるＲＡＭ３はクロック非同期で動作するため、同期クロックの状態にかかわらず安定して動作する。したがって、ＣＰＵ１等を動作させるバス２の同期を低下させることで消費電力の低減が期待できる。
【０１０９】
次にＣＰＵ１がバス２にアクセスする機会を減らし、更に電力の低減を図るべく配慮した本発明の第２の実施例について図１に従い説明する。
【０１１０】
図１のバックライト１１は一定の時間放置すると、消灯するのが一般的な携帯電話装置の構成部品である。バックライト１１の消灯にあたっては、バックライトコントローラ９の有するレジスタにデータをセットすることで行うことが一般的である。
【０１１１】
このような構成でバックライト１１の上記消灯処理を行おうとすると以下のような処理になる。すなわち、タイマ６に消灯までの時間をセットしてタイマの動作を開始し、一定時間経過後タイマ６による割込信号が発生するのを受け、ＣＰＵ１がバックライトコントローラ９のレジスタにデータをセットして消灯を行うといった手順である。
【０１１２】
しかし、かかる構成を取ると、ＣＰＵ１がバス２を介して動作を行うこととなるため、電力消費の面で不利である。また、割り込み処理の対象が増えソフトウェアの設計上でも問題がある。
【０１１３】
そこで、バックライトコントローラ９に専用のタイマを設け、当該タイマのカウント終了によって、自発的にバックライト１１を消灯することでＣＰＵ１への不要な割り込みの発生及びそれに伴う現在行っている処理の退避を減少させ、電力の消費量を低減することを可能にする。特に不使用時に、マスクすることで同期クロックの供給を停止させる等で前述のバックライトコントローラ９内のタイマ動作を停止させれば、タイマ自体による電力の消費も防ぐことが可能である。更に前記レジスタに書き込むバックライト１１の点灯支持した際に、同時に前記同期クロックのマスクを解除するようにすれば、ソフトウェア的にも負荷を増すことは無い。
【０１１４】
同様に、表示部コントローラ内に８内に専用のタイマと表示部１０の動作の可否を指示する内部レジスタを設け、当該タイマのカウント終了によって、自発的に表示部１０を停止させることで、バス２へのアクセス回数を低下させ、電力消費量を低減させることも可能である。表示部１０の表示の再開は、図５の場合と同様に、着呼やキー入力が行われた際の割込発生時の処理でＣＰＵ１に表示部コントローラの前述する内部レジスタにアクセスすることで、表示状態に回復させてやれば良い。
【０１１５】
【発明の効果】
本発明によれば、動作状況に応じてＣＰＵ等の同期クロックを変更する携帯電話において、ＣＰＵが用いるＲＡＭを表示部が共用することで原価の高騰を防ぐとともに、ＣＰＵと異なり、一定なクロックを表示部等に供給しそれを基準に表示部の動作をさせる一方で、ＲＡＭはクロック同期を取らずに動作するため、消費電力量の低減と安定した表示部の動作を行うことが可能となる。
【０１１６】
また、バスに接続される表示部やバックライトの制御部品にタイマを装備し、タイマが一定の値をカウントすると、ＣＰＵとの通信を行わずに自発的に表示部やバックライトの動作を停止させることで、ＣＰＵがバスを利用する機会を減らし、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る携帯無線装置の実施の形態を表わすブロック図である。
【図２】本発明に係る携帯無線装置のタイミング生成回路の構成を表すブロック図である。
【図３】本発明に係る携帯無線装置のタイミング生成回路のうち、具体的構成の一例を表す回路図である。
【図４】本発明に係る携帯電話装置で電源を投入してから省電力モードに移行するまでを表したフローチャートである。
【図５】本発明に係る携帯電話装置で省電力モードにおいてキー入力後通常モードに移行するまでを表したフローチャートである。
【図６】表示部にデータの送信を行う際のタイミング生成回路に入出力する信号線の動作を表したタイミングチャートである。
【図７】表示部に１ライン分のデータの送信を行った後、次の１ライン分のデータを送る際のタイミング生成回路に入出力する信号線の動作を表したタイミングチャートである。
【符号の説明】
１．ＣＰＵ
２．バス
３．ＲＡＭ
４．ＲＯＭ
５．割込コントローラ
６．タイマ
７．キーボード・コントローラ
８．表示部コントローラ
９．バックライトコントローラ
１０．表示部
１１．バックライト
１２．タイミング生成回路
１３．レジスタ
１４．キーボード
１５．タイマ割込信号
１６．キーボード割込信号
１７．割込コントローラ出力信号
１８．バスクロックコントローラ
１９．システムクロック
２０．ペリフェラルクロック信号線
２１．ペリフェラルコントローラ
２２．バス・ビジー信号線
５１．ページヘッダ比較器
５２．ＶＳＹＮＣ比較器
５３．ＨＳＹＮＣ比較器
５４．データエンコーダ
５５．アドレスデコーダ
５６．ＶＳＹＮＣマスク信号線５６
５７．ＨＳＹＮＣマスク信号線５７
５８．ＨＳＹＮＣマスクリセット信号線
５９．内部リセット信号線
６１．データバス
６２．アドレスバス
６３．ＳＣＬ信号線
６４．ＤＡＣＫ信号線
６５．ＲＷ信号線
７１．ページヘッダ信号線
７２．ＶＳＹＮＣ信号線
７３．ＨＳＹＮＣ信号線
７４．表示データバス
８１．ページヘッダカウンタ
８２．ＨＳＹＮＣカウンタ
１０１．ページヘッダ比較器第１フリップフロップ
１０２．ページヘッダ比較器第２フリップフロップ
１０３．ＶＳＹＮＣ比較器第１フリップフロップ
１０４．ＶＳＹＮＣ比較器第２フリップフロップ
１０５．ＶＳＹＮＣ比較器第３フリップフロップ
１０６．ＨＳＹＮＣ比較器第１フリップフロップ
１０７．ＨＳＹＮＣ比較器第２フリップフロップ
１０８．ＨＳＹＮＣ比較器第３フリップフロップ

Claims (9)

  1. バスを介して揮発性記憶素子を共用するＣＰＵと表示制御部、表示部を含む携帯電話装置において、
    前記ＣＰＵは可変同期信号によって同期を取って動作し、前記表示部と前記表示制御部は固定同期信号によって同期を取って動作することを特徴とする携帯電話装置。
  2. 前記可変同期信号は、操作者の操作や着呼が一定期間無いと通常の動作周波数より低い周波数にし、前記低い周波数の状態で操作者の操作や着呼があると通常の動作周波数に復帰することを特徴とする請求項１記載の携帯電話装置。
  3. 前記表示制御部は一定周期で自発的に前記揮発性記憶素子のデータを読み出すことを特徴とする請求項１または２のいずれか一つに記載の携帯電話装置。
  4. 前記表示部を照射する点灯及び消灯の切り替え可能な照射手段及び前記照射手段を制御する照射制御手段を有し、前記照射制御手段は一定期間経過後に照射手段の消灯を行う手段を含むことを特徴とする請求項１乃至３のいずれか一つに記載の携帯電話装置。
  5. アプリケーション処理を行う通常処理ステップと、
    画面表示をリフレッシュする画面表示ステップと、
    外部入力の有無を判断する入力監視ステップと、
    前記入力監視ステップが外部入力アプリケーション処理を行う際の基準とする可変同期信号を変更する可変同期信号調整ステップと、
    前記通常処理ステップと前記画面表示ステップとが競合した時いずれが優先してバスを利用するか調整するアービトレーションステップとを含み、
    前記画面表示ステップが、バスを介して揮発性記憶素子に記憶された表示データを利用して画面表示処理を行う携帯電話装置の表示画面制御方法
  6. 前記アービトレーションステップは、前記画面表示ステップ実行中前記入力監視ステップによって外部入力があったことを認識しても前記画面表示ステップを優先することを特徴とする請求項５記載の表示画面制御方法
  7. 前記アービトレーションステップは、前記通常処理ステップ実行中前記画面表示ステップとの競合が発生したことを認識し場合前記画面表示ステップを優先することを特徴とする請求項５記載の表示画面制御方法。
  8. 前記アービトレーションステップは、前記画面表示ステップ実行中との前記通常処理ステップ競合が発生したことを認識し場合前記画面表示ステップを優先することを特徴とする請求項５記載の表示画面制御方法
  9. 前記可変同期信号調整ステップは、前記可変同期信号が高速の際前記入力監視ステップが一定期間外部入力無きことを認識すると前記可変同期信号を低速にし、前記可変同期信号が低速の際前記入力監視ステップによって外部入力があったことを認識すると前記可変同期信号を高速にすることを特徴とする請求項５記載の表示画面制御方法。
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