JP2006074372A - デジタル信号伝送装置 - Google Patents

Abstract

【課題】絶縁伝送手段としてのフォトカプラの問題点を解消できるようにして、優れた特性を備えた絶縁伝送方式のデジタル信号伝送装置を提供することにある。
【解決手段】デジタル信号伝送装置は、デジタル入力信号に応じた変調信号を変調部１００から生成し、パルストランス６を介して復調部２００に伝送する。復調部２００は、変調信号からデジタル入力信号の波形を復元した出力信号を生成する。
【選択図】 図１

Description

本発明は、絶縁伝送方式によりデジタル入力信号を伝送するデジタル信号伝送装置に関する。

従来、入力側と出力側とを電気的に絶縁した状態で、デジタル入力信号を入力側から出力側に伝送するデジタル信号伝送回路が、例えばインバータのゲート制御回路などの各種の回路に使用されている。

このようなデジタル信号伝送回路では、入力側と出力側とを電気的に絶縁して信号を伝送する絶縁伝送を実現する手段として、フォトカプラが利用されている（例えば、非特許文献１，２を参照）。
（株）東芝のCompact IPM アプリケーションノート、インターネット検索＜URL:http://www.semicon.Toshiba.co.jp/prd/tr/doc/db_bdjoo37a.html＞、２００３年３月検索。 （株）東芝のフォトカプラ・フォトリレープロダクトガイド、インターネット検索＜URL:http://www.semicon.Toshiba.co.jp/prd/opto/doc/catalog_14362clap.html＞、２００２年１２月検索。

絶縁伝送手段としてフォトカプラが利用されているデジタル信号伝送回路では、長時間使用がなされた場合に、当該フォトカプラの劣化により、デジタル信号の伝送ができなくなることが多い。また、回路の使用環境において、１００℃以上の高温環境下では、フォトカプラの特性上の理由により使用できない。さらに、フォトカプラは入出力間の信号の遅延が数百ｎsec〜数μｓｅｃ程度あるため、特に高速の信号伝送を行なうデジタル信号伝送回路には不向きである。

そこで、本発明の目的は、絶縁伝送手段としてのフォトカプラの問題点を解消できるようにして、優れた特性を備えた絶縁伝送方式のデジタル信号伝送装置を提供することにある。

本発明の観点は、デジタル入力信号に応じた変調信号を、例えばパルストランスからなる絶縁伝送手段を介して伝送し、当該変調信号を出力側で復調する構成のデジタル信号伝送装置である。

本発明の観点に従ったデジタル信号伝送装置は、方形波状の搬送波信号を生成する手段と、デジタル入力信号により前記搬送波信号を変化させた変調信号を生成する変調手段と、前記変調信号から前記デジタル入力信号の波形を復元した出力信号を生成する復調手段と、前記変調手段と前記復調手段とを電気的絶縁状態で接続し、前記変調信号を前記変調手段から前記復調手段に伝送する絶縁伝送手段とを備えたものである。

本発明によれば、絶縁伝送手段としてのフォトカプラの問題点を解消できるようにして、高信頼性、高耐久性、高速性等の優れた特性を備えた絶縁伝送方式のデジタル信号伝送装置を提供することができる。

以下図面を参照して、本発明の実施形態を説明する。

（第１の実施形態）
図１は、第１の実施形態に関するデジタル信号伝送回路を使用した例えばインバータのゲートドライブ回路の要部を示す図である。図２は、本実施形態の動作を説明するためのタイミングチャートである。

本回路は大別して、デジタル信号（入力信号波）Ｖｓを出力する信号源１と、搬送波信号Ｖｃを生成する搬送波信号源２と、変調部（入力ゲート回路）１００と、絶縁伝送部を構成するパルストランス６と、復調部２００とを有する。

信号源１は、ゲートドライブ回路のドライバを構成する絶縁ゲート・トランジスタ（以下、ＩＧＢＴ：Insulated Gate Bipolar Transistorと表記する）１２を駆動制御するためのデジタル信号（以下オンオフ信号と表記する）Ｖｓを出力する（図２（ａ）を参照）。

一方、搬送波信号源２は、オンオフ信号Ｖｓより十分高い周波数の搬送波信号Ｖｃを出力する（図２（ｂ）を参照）。ここで、「十分高い周波数」とは、後述する反転ドライバ１１が搬送波信号Ｖｃに応じて誤動作しない程度の高い周波数を意味し、例えば数百ｋＨｚから数ＭＨｚ程度が好適である。但し、高速な反転ドライバ１１を使用する場合においては、さらに高い周波数を使用できる。また、搬送波信号Ｖｃのデューティ（Ｄｕｔｙ）比は、パルストランス６を飽和させないために、５０％程度が望ましい。

変調部１００は、インバータ３、第１のアンドゲート回路（以下、第１のＡＮＤゲート）４、及び第２のアンドゲート回路（以下、第２のＡＮＤゲート）５を有する。インバータ３は、搬送波信号源２の出力端に接続し、搬送波信号源２から出力される搬送波信号Ｖｃの反転信号を出力する。

第１のＡＮＤゲート４は、第１の入力端が信号源１の出力端に接続し、第２の入力端が搬送波信号源２の出力端に接続し、オンオフ信号Ｖｓにより搬送波信号Ｖｃを変調（ゲート制御）した出力信号Ｖｐ１を出力する（図２（ｃ）を参照）。

一方、第２のＡＮＤゲート５は、第１の入力端が信号源１の出力端に接続し、第２の入力端がインバータ３の出力端に接続し、オンオフ信号Ｖｓにより搬送波信号Ｖｃの反転信号を変調（ゲート制御）した出力信号Ｖｐ２を出力する（図２（ｄ）を参照）。

即ち、本実施形態では、変調とは、第１及び第２のＡＮＤゲート４，５によるＡＮＤ論理演算（ＡＮＤゲート制御）動作を意味している。

パルストランス６は、１次側の変調部１００と２次側の復調部２００とを絶縁結合し、変調部１００からの変調信号（Ｖｐ１，Ｖｐ２）を復調部２００に絶縁伝送する絶縁伝送部を構成している。

パルストランス６は、１次巻線が第１及び第２のＡＮＤゲート４，５の各出力端に接続されており、２次巻線が復調部２００に含まれる電界効果トランジスタ（以下、ＦＥＴ）７のゲート端子とソース端子に接続されている。

復調部２００は、変調部１００から伝送された変調信号からオンオフ信号Ｖｓに対応するＩＧＢＴ１２のゲート信号Ｖｇｉを復調する（図２（ｇ）を参照）。復調部２００は、ＦＥＴ７と、電源８と、抵抗９と、コンデンサ１０と、反転ドライバ１１とを有する。

ＦＥＴ７は、パルストランス６の２次巻線に誘起された電圧によりオンオフするスイッチング素子として動作する。ＦＥＴ７は、ドレイン端子とソース端子間に接続されたコンデンサ１０の充放電を制御する。即ち、ＦＥＴ７がオンすることにより、コンデンサ１０にチャージされた電荷が放電される。また、ＦＥＴ７のオフ時に、コンデンサ７は、抵抗９を介して接続された電源８から充電される。

反転ドライバ１１は、入力端がコンデンサ１０に接続されて、出力端がＩＧＢＴ１２のゲート端子に接続されている。反転ドライバ１１は、コンデンサ１０の電圧がロウ（Ｌｏｗ）レベルの時に、ＩＧＢＴ１２のゲート端子にハイ（Ｈｉｇｈ）レベルのゲート信号Ｖｇｉを印加する。

（第１の実施形態の動作）
以上のような構成において、図１と共に図２のタイミングチャートも参照して、本実施形態の動作について説明する。

図２（ａ），（ｂ），（ｃ）に示すように、搬送波信号源２から高周波の搬送波信号Ｖｃが出力されて、さらに信号源１から論理レベルのＨｉｇｈレベルのオンオフ信号Ｖｓが出力されると、第１のＡＮＤゲート４から当該各信号Ｖｓ，ＶｃのＡＮＤ演算結果である信号Ｖｐ１が出力される。一方、第２のＡＮＤゲート５からは、図２（ｄ）に示すように、第１のＡＮＤゲート４の出力信号Ｖｐ１の反転信号Ｖｐ２が出力される。

このような変調部１００からの出力信号がパルストランス６の１次巻き線に印加されると、パルストランス６の２次巻線には、図２（ｅ）に示すように、搬送波信号Ｖｃと相似波形の電圧Ｖｇｆが誘起される。この電圧Ｖｇｆにより、復調部２００に含まれるＦＥＴ７は、正の電圧と負の電圧とが交互にゲート信号として印加されてオン又はオフする。

電圧Ｖｇｆが正の時には、ＦＥＴ７はオンするため、コンデンサ１０にチャージされた電荷が放電される。電圧Ｖｇｆが負の時には、ＦＥＴ７がオフするため、コンデンサ１０は抵抗９を介して電源８からの電荷により充電される。

ここで、コンデンサ１０の放電の速度は、コンデンサ１０の容量とＦＥＴ７の導通抵抗によって決まる。また、コンデンサ１０の充電の速度は、コンデンサ１０と抵抗９の時定数によって決まる。通常では、抵抗９の抵抗値は、ＦＥＴ７の導通抵抗よりも大きく設定される。

また、ＦＥＴ７のオフが続くと、コンデンサ１０の電圧Ｖｄが上昇していくが、搬送波信号Ｖｃの周期でＦＥＴ７がオンとなる電圧Ｖｇｆが印加されるたびに、コンデンサ１０の電荷は放電される。従って、反転ドライバ１１の入力信号Ｖｄは、Ｈｉｇｈレベルにならない（図２（ｆ）を参照）。換言すれば、搬送波信号Ｖｃの周期で、ＦＥＴ７がオンオフしないように，コンデンサ１０と抵抗９の時定数は十分に長く設定する必要がある。

しかし、当該時定数をあまり長くしすぎると，オンオフ信号Ｖｓに対するＩＧＢＴ１２のゲート信号Ｖｇｉの遅れが大きくなるために、この遅れがＩＧＢＴ１２の動作に悪影響を与えない程度に時定数または搬送波信号Ｖｃの周期を設定する必要がある。

コンデンサ１０の電荷が放電されて、反転ドライバ１１の入力信号ＶｄがＬｏｗレベルになると、反転ドライバ１１はＩＧＢＴ１２のゲート電圧Ｖｇｉを電源８の電圧レベル近傍まで上昇させて、ＩＧＢＴ１２をオンさせる（図２（ｇ）を参照）。

信号源１から論理レベルのＬｏｗレベルのオンオフ信号Ｖｓが出力されると、第１及び第２のＡＮＤゲート４，５の出力信号Ｖｐ１，Ｖｐ２は共に零レベルである。従って、ＦＥＴ７のゲート電圧Ｖｇｆも零レベルとなり、ＦＥＴ７はオフとなる。ここで、ＦＥＴ７のオフが続くと、コンデンサ１０の電圧が上昇していき、反転ドライバ１１の入力レベルの閾値を超えると、反転ドライバ１１からＩＧＢＴ１２をオフするためのゲート電圧Ｖｇｉが出力される。

以上のようにして、復調部２００に含まれる反転ドライバ１１は、入力デジタル信号（オンオフ信号）Ｖｓの波形を復元させたゲート電圧Ｖｇｉを出力する。従って、ＩＧＢＴ１２は、結果として入力デジタル信号Ｖｓに応じた駆動制御がなされることになる。

本実施形態によれば、フォトカプラを使用せずに、パルストランス６からなる絶縁伝送部を使用して、デジタル信号伝送回路であるＩＧＢＴ１２のゲート信号伝送回路を実現できる。パルストランス６は、フォトカプラと比較して高温環境下での動作特性が優れているため、信頼性の高いデジタル信号伝送回路を実現できる。

また、搬送波信号源２の出力周波数を高くすることで、パルストランス６の磁束を低減化できるため、パルストランス６を小型化できると共に、オンオフ信号Ｖｓの伝送速度を高めることができる。従って、高速伝送の可能なデジタル信号伝送回路を実現できる。

さらに、第１及び第２のＡＮＤゲート４，５の各出力端に、電圧または電流を増幅するためのバッファ回路を接続しても、本実施形態の作用効果は同様である。

さらにまた、高耐圧の絶縁膜をシリコン基板上に形成して、パルストランス６の１次巻線と２次巻線間を絶縁し、パルストランス６の巻線および１次側の回路２〜５および２次側の回路７，９，１０，１１の一部または全部をシリコン基板上に形成すれば、本実施形態に関するデジタル信号伝送回路をワンチップのＩＣとして集積回路化が可能である。これにより、小型で安価なデジタル信号伝送回路を実現することができる。

（第２の実施形態）
図３及び図４は、第２の実施形態に関するデジタル信号伝送回路を説明するための図である。以下、図３及び図４を参照して、第２の実施形態に関するデジタル信号伝送回路の構成及び作用効果を説明する。

なお、図３に示す本実施形態において、図１に示す第１の実施形態と同様の構成及び動作については、同一符号を付して詳細な説明を省略する。

本実施形態の変調部１００は、第１のナンドゲート回路（以下、第１のＮＡＮＤゲート）１３及び第２のナンドゲート回路（以下、第２のＮＡＮＤゲート）１４を有する。

第１のＮＡＮＤゲート１３は、第１の入力端が信号源１の出力端に接続し、第２の入力端が搬送波信号源２の出力端に接続し、オンオフ信号Ｖｓにより搬送波信号Ｖｃを変調（ゲート制御）した出力信号Ｖｐ３を出力する（図４（ｃ）を参照）。

一方、第２のＮＡＮＤゲート１４は、第１の入力端が信号源１の出力端に接続し、第２の入力端がインバータ３の出力端に接続し、オンオフ信号Ｖｓにより搬送波信号Ｖｃの反転信号を変調（ゲート制御）した出力信号Ｖｐ４を出力する（図４（ｄ）を参照）。

即ち、本実施形態では、変調とは、第１及び第２のＮＡＮＤゲート１３，１４によるＮＡＮＤ論理演算（ＮＡＮＤゲート制御）動作を意味している。

パルストランス６は、１次巻線が第１及び第２のＮＡＮＤゲート１３，１４の各出力端に接続されている。

（第２の実施形態の動作）
図４（ａ），（ｂ），（ｃ）に示すように、搬送波信号源２から高周波の搬送波信号Ｖｃが出力されて、さらに信号源１からＨｉｇｈレベルのオンオフ信号Ｖｓが出力されると、第１のＮＡＮＤゲート１３から当該各信号Ｖｓ，ＶｃのＮＡＮＤ演算結果である信号Ｖｐ３が出力される。一方、第２のＮＡＮＤゲート１４からは、図４（ｄ）に示すように、第１のＮＡＮＤゲート１３の出力信号Ｖｐ３の反転信号Ｖｐ４が出力される。

このような変調部１００からの出力信号がパルストランス６の１次巻き線に印加されると、パルストランス６の２次巻線には、図４（ｅ）に示すように、搬送波信号Ｖｃと相似波形の電圧Ｖｇｆが誘起される。この電圧Ｖｇｆにより、復調部２００に含まれるＦＥＴ７には、正の電圧と負の電圧とが交互にゲート信号として印加されてオン又はオフする。

信号源１からＬｏｗレベルのオンオフ信号Ｖｓが出力されると、第１及び第２のＮＡＮＤゲート１３，１４の出力信号Ｖｐ３，Ｖｐ４は共に同一電圧レベルとなる。このとき、ＦＥＴ７のゲート電圧Ｖｇｆは零レベルとなり、ＦＥＴ７はオフとなる（図４（ｅ）を参照）。

即ち、本実施形態のＦＥＴ７のゲート電圧Ｖｇｆは、前述の第１の実施形態のゲート電圧Ｖｇｆを反転した波形となる。このため、反転ドライバ１１のゲート信号Ｖｄは、前述の第１の実施形態の場合と比較して、搬送波信号Ｖｃに対して最大半周期ずれた波形となる。しかし、オンオフ信号Ｖｓの周波数に対して、搬送波信号Ｖｃの周波数が十分に高い場合には，このずれは問題とならない。従って、本実施形態の復調部２００は、オンオフ信号（デジタル信号）Ｖｓに応じて、ＩＧＢＴ１２をオンオフ制御するためのゲート電圧Ｖｇｉを出力する（図４（ｇ）を参照）。

以上のように本実施形態は、変調部１００から出力される信号Ｖｐ３，Ｖｐ４、及び誘起電圧Ｖｇｆは、第１の実施形態の場合に対して反転した波形となるが、結果として当該第１の実施形態と同様の作用効果を得ることができる。

また、第１及び第２のＮＡＮＤゲート１３，１４の各出力端に、電圧または電流を増幅するためのバッファ回路を接続しても、本実施形態の作用効果は同様である。

（第３の実施形態）
図５及び図６は、第３の実施形態に関するデジタル信号伝送回路を説明するための図である。以下、図５及び図６を参照して、第３の実施形態に関するデジタル信号伝送回路の構成及び作用効果を説明する。

なお、図５に示す本実施形態において、図１に示す第１の実施形態と同様の構成及び動作については、同一符号を付して詳細な説明を省略する。

本実施形態の変調部１００は、第１のオアゲート回路（以下、第１のＯＲゲート）１５及び第２のオアゲート回路（以下、第２のＯＲゲート）１６を有する。また、本実施形態の復調部２００は、ＩＧＢＴ１２のゲート信号Ｖｇｉを出力する非反転ドライバ１７を有する。

第１のＯＲゲート１５は、第１の入力端が信号源１の出力端に接続し、第２の入力端が搬送波信号源２の出力端に接続し、オンオフ信号Ｖｓにより搬送波信号Ｖｃを変調（ゲート制御）した出力信号Ｖｐ５を出力する（図６（ｃ）を参照）。

一方、第２のＯＲゲート１６は、第１の入力端が信号源１の出力端に接続し、第２の入力端がインバータ３の出力端に接続し、オンオフ信号Ｖｓにより搬送波信号Ｖｃの反転信号を変調（ゲート制御）した出力信号Ｖｐ６を出力する（図６（ｄ）を参照）。

即ち、本実施形態では、変調とは、第１及び第２のＯＲゲート１５，１６によるＯＲ論理演算（ＯＲゲート制御）動作を意味している。

パルストランス６は、１次巻線が第１及び第２のＯＲゲート１５，１６の各出力端に接続されている。

復調部２００では、非反転ドライバ１７は、入力端がコンデンサ１０に接続されて、出力端がＩＧＢＴ１２のゲート端子に接続されている。非反転ドライバ１７は、コンデンサ１０の電圧に応じた入力電圧ＶｄがＬｏｗレベルのときに、ＩＧＢＴ１２のゲート端子にＬｏｗレベルのゲート信号Ｖｇｉを印加する。また、非反転ドライバ１７は、入力電圧ＶｄがＨｉｇｈレベルになると、ＩＧＢＴ１２のゲート電圧Ｖｇｉを電源８の電圧レベル近傍まで上昇させて、ＩＧＢＴ１２をオンさせる（図６（ｆ），（ｇ）を参照）。

（第３の実施形態の動作）
図６（ｃ），（ｄ），（ｅ）に示すように、信号源１からのオンオフ信号Ｖｓ及び搬送波信号源２からの搬送波信号Ｖｃに従って、変調部１００からの出力信号Ｖｐ５，Ｖｐ６がパルストランス６の１次巻き線に印加されると、パルストランス６の２次巻線には、搬送波信号Ｖｃと相似波形の電圧Ｖｇｆが誘起される。

この電圧Ｖｇｆにより、復調部２００に含まれるＦＥＴ７には、正の電圧と負の電圧とが交互にゲート信号として印加されてオン又はオフする。変調部１００からの出力信号Ｖｐ５，Ｖｐ６は共に同一電圧レベルであるとき、ＦＥＴ７のゲート電圧Ｖｇｆは零レベルとなり、ＦＥＴ７はオフとなる（図６（ｅ）を参照）。

オンオフ信号ＶｓがＨｉｇｈレベルのときに、非反転ドライバ１７の入力電圧ＶｄはＨｉｇｈレベルとなり、ＶｓとＶｄは同相となる。このため、非反転ドライバ１７は、オンオフ信号Ｖｓに対して微小な遅れが発生するが、当該信号Ｖｓと相似な波形となるゲート電圧Ｖｇｉを出力する（図６（ｇ）を参照）。これにより、ＩＧＢＴ１２は、オンオフ信号（デジタル信号）Ｖｓに応じてオンオフ制御されることになる。

以上のように本実施形態の場合も、第１の実施形態と同様の作用効果を得ることができる。また、第１及び第２のＯＲゲート１５，１６の各出力端に、電圧または電流を増幅するためのバッファ回路を接続しても、本実施形態の作用効果は同様である。

（第４の実施形態）
図７及び図８は、第４の実施形態に関するデジタル信号伝送回路を説明するための図である。以下、図７及び図８を参照して、第４の実施形態に関するデジタル信号伝送回路の構成及び作用効果を説明する。

なお、図７に示す本実施形態において、図１に示す第１の実施形態及び図５に示す第３の実施形態と同様の構成及び動作については、同一符号を付して詳細な説明を省略する。

本実施形態の変調部１００は、第１のノアゲート回路（以下、第１のＮＯＲゲート）１８及び第２のノアゲート回路（以下、第２のＮＯＲゲート）１９を有する。第１のＮＯＲゲート１８は、第１の入力端が信号源１の出力端に接続し、第２の入力端が搬送波信号源２の出力端に接続し、オンオフ信号Ｖｓにより搬送波信号Ｖｃを変調（ゲート制御）した出力信号Ｖｐ７を出力する（図８（ｃ）を参照）。

一方、第２のＮＯＲゲート１９は、第１の入力端が信号源１の出力端に接続し、第２の入力端がインバータ３の出力端に接続し、オンオフ信号Ｖｓにより搬送波信号Ｖｃの反転信号を変調（ゲート制御）した出力信号Ｖｐ８を出力する（図８（ｄ）を参照）。

即ち、本実施形態では、変調とは、第１及び第２のＮＯＲゲート１８，１９によるＮＯＲ論理演算（ＮＯＲゲート制御）動作を意味している。

パルストランス６は、１次巻線が第１及び第２のＮＯＲゲート１８，１９の各出力端に接続されている。

本実施形態では、図８に示すように、変調部１００から出力される信号Ｖｐ７，Ｖｐ８、及び誘起電圧Ｖｇｆは、前述の第３の実施形態の場合に対して反転した波形となるが、結果として当該第３の実施形態と同様の作用効果を得ることができる。

また、第１及び第２のＮＯＲゲート１８，１９の各出力端に、電圧または電流を増幅するためのバッファ回路を接続しても、本実施形態の作用効果は同様である。

（第５の実施形態）
図９及び図１０は、第５の実施形態に関するデジタル信号伝送回路を説明するための図である。以下、図９及び図１０を参照して、第５の実施形態に関するデジタル信号伝送回路の構成及び作用効果を説明する。

なお、図９に示す本実施形態において、図１に示す第１の実施形態と同様の構成及び動作については、同一符号を付して詳細な説明を省略する。

本実施形態の変調部１００は、排他的オアゲート回路（以下、ＥＸＯＲゲート）２０及びバッファ回路２１を有する。

ＥＸＯＲゲート２０は、第１の入力端が信号源１の出力端に接続し、第２の入力端が搬送波信号源２の出力端に接続し、オンオフ信号Ｖｓにより搬送波信号Ｖｃを変調（ゲート制御）した出力信号Ｖｐ９を出力する（図１０（ｃ）を参照）。

即ち、本実施形態では、変調とは、ＥＸＯＲゲート２０によるＥＸＯＲ論理演算（ＥＸＯＲゲート制御）動作を意味している。

一方、バッファ回路２１は、第１の入力端が搬送波信号源２の出力端に接続し、第２の入力端が接地されており、インバータ３の出力端に接続されている。バッファ回路２１は、搬送波信号Ｖｃと相似な波形で、ＥＸＯＲゲート２０の出力と同一振幅の電圧を出力する。

ここで、ＥＸＯＲゲート２０は、演算時間を要するために、入力信号に対して出力信号の応答反応は数ｎｓｅｃ程度は遅れる。バッファ回路２１は、これと同等の遅れを確保することを目的としたものであり、搬送波信号Ｖｃと相似な（時比率が等しい）波形をパルストランス６に印加するために有効である。但し、搬送波信号Ｖｃの周波数に対してＥＸＯＲゲート２０の演算時間が十分に短時間であるか、あるいは搬送波信号Ｖｃの時比率とパルストランス６に印加される電圧の時比率が変わったことによりパルストランス６が飽和しなければ、バッファ回路２１は必ずしも必要ではない。

以上のように本実施形態の場合も、第１の実施形態と同様の作用効果を得ることができる。また、第１から第４の実施形態と比較して、インバータ３を不要とすることができるため、回路構成の簡素化を図ることができる。さらに、前述のような理由で、バッファ回路２１も省略できれば、更なる簡素化が可能となる。

（第６の実施形態）
図１１及び図１２は、第６の実施形態に関するデジタル信号伝送回路を説明するための図である。以下、図１１及び図１２を参照して、第６の実施形態に関するデジタル信号伝送回路の構成及び作用効果を説明する。

本実施形態に関するデジタル信号伝送回路は、高周波信号源２２と、バッファ回路２３と、インバータ２４と、パルストランス２６と、入力用スイッチ回路２７と、ディレイ回路２８と、ラッチ回路２９とを有する。

高周波信号源２２は、パルストランス２６が飽和しない程度に高い周波数の矩形波信号を出力する。バッファ回路２３は、高周波信号源２２の出力端に接続されて、当該高周波信号源２２から出力される矩形波信号と相似な波形の信号Ｖｐ１０を出力する（図１２（ｂ）を参照）。

一方、インバータ２４は、高周波信号源２２の出力端に接続されて、当該高周波信号源２２から出力される矩形波信号を反転した信号（位相が１８０度異なる）信号Ｖｐ１１を出力する（図１２（ｃ）を参照）。従って、バッファ回路２３の出力信号Ｖｐ１０とインバータ２４の出力信号Ｖｐ１１は、相互に反転した信号になっている。ここで、バッファ回路２３及びインバータ２４は、パルストランス２６を駆動するために必要な電圧及び電流を供給する構成要素である。

パルストランス２６は、一次巻線の一端にはインバータ２４の出力端が抵抗２５を介して接続されて、他端にはバッファ回路２３の出力端が接続される。パルストランス２６の２次巻線には、スイッチ回路２７が接続されている。スイッチ回路２７は、オン及びオフ動作（論理レベルのＨｉｇｈレベル及びＬｏｗレベルに相当）により、パルストランス２６の２次巻線を短絡及び開放を制御する。

ディレイ回路２８は、高周波信号源２２の出力端に接続されて、高周波信号源２２から出力される矩形波信号よりも遅れ時間Ｔｄだけ遅れたラッチ信号ＶＩを出力する（図１２（ｆ）を参照）。

ラッチ回路２９は、抵抗２５に接続されて、ディレイ回路２８から出力されるラッチ信号ＶＩの立上がりタイミングで、抵抗２５の一端に発生する電圧信号Ｖｓｅｎｓをラッチした信号Ｖｏｕｔを出力する（図１２（ｇ）を参照）。換言すれば、ラッチ回路２９は、スイッチ回路２７のオンオフ動作に応じたデジタル入力を復元する復調回路に相当する。

（第６の実施形態の動作）
次に、本実施形態の動作について説明する。

スイッチ回路２７は、図１２（ａ）に示すように、前述のオンオフ信号Ｖｓに相当し、Ｈｉｇｈレベルが閉状態を意味し、Ｌｏｗレベルが開状態を意味する。即ち、スイッチ回路２７が閉状態にあると、パルストランス２６の２次巻線は短絡される。これにより、パルストランス２６の１次巻線間の電圧は、抵抗２５の抵抗値を当該パルストランス２６の巻線インピーダンスよりも十分に大きくすることで零レベルと見なすことができる。

従って、ラッチ回路２９の入力信号Ｖｓｅｎｓは、バッファ回路２３の出力信号（電圧）Ｖｐ１０と等しくなる（図１２（ｅ）を参照）。ラッチ回路２９は、遅れ時間Ｔｄのあるラッチ信号ＶＩの立ち上がりタイミングで、入力信号Ｖｓｅｎｓをラッチし、出力電圧Ｖｏｕｔを出力する（図１２（ｇ）を参照）。

ここで、出力電圧Ｖｏｕｔは、遅れ時間Ｔｄにより異なるが、当該遅れ時間Ｔｄが高周波信号源２２の出力する矩形波信号の半周期よりも短い場合には、Ｈｉｇｈレベルとなる。また、当該遅れ時間Ｔｄが半周期よりも長く、１周期よりも短い場合には、出力電圧ＶｏｕｔはＬｏｗレベルとなる。本実施形態では、当該遅れ時間Ｔｄが高周波信号源２２の出力する矩形波信号の半周期よりも短く設定されており、図１２（ａ），（ｇ）に示すように、スイッチ回路２７が閉状態の場合には、ラッチ回路２９の出力信号Ｖｏｕｔは、Ｈｉｇｈレベルとなる。

スイッチ回路２７が開状態になった場合には、パルストランス２６の２次巻線は開放される。このときに抵抗２５に流れる電流Ｉｒは、抵抗２５とパルストランス２６の励磁インピーダンスに、「Ｖｐ１０−Ｖｐ１１」の矩形波状の電圧が印加されて流れる鋸状の波形となる（図１２（ｄ）を参照）。

この電流Ｉｒが流れることによる抵抗Ｒ２５の電圧降下分に、インバータ２４の出力電圧Ｖｐ１１を加えた電圧が、ラッチ回路２９の入力電圧Ｖｓｅｎｓとなる。この入力電圧Ｖｓｅｎｓは、Ｖｐ１０がＨｉｇｈレベルの時よりもＬｏｗレベルの時のほうが高くなり、スイッチ回路２７が閉状態と逆転する。このため、図１２（ａ），（ｇ）に示すように、スイッチ回路２７が開状態の場合には、ラッチ回路２９の出力信号Ｖｏｕｔは、Ｌｏｗレベルとなる。

ここで、スイッチ回路２７が開状態の場合には、図１２（ｅ）に示すように、ラッチ回路２９の入力信号Ｖｓｅｎｓは鋭敏な形状をしている。この場合、パルストランス２６の励磁インピーダンスを大きくしていくと、インバータ２４の出力信号Ｖｐ１１の波形に近づいていく。即ち、スイッチ回路２７が閉状態と開状態では、ラッチ回路２９の入力信号Ｖｓｅｎｓは電圧波形が反転した波形となる。

以上要するに本実施形態によれば、パルストランス２６を使用して、スイッチ回路２７とは絶縁した状態で、スイッチ回路２７の開閉状態を電圧信号として取得するいわばスイッチ開閉監視回路を構成できる。換言すれば、フォトカプラと比較して高温環境下での動作特性が優れているパルストランス２６を使用して、スイッチ回路２７の開閉に応じたデジタル信号を伝送する信頼性の高いデジタル信号伝送回路を実現できる。

特に、本実施形態の構成であれば、スイッチ回路２７側には電源を必要とせずに、スイッチ回路２７以外の回路をパルストランス２６の１次側に集約できるため、回路全体の簡素化を図ることができる。

また、高周波信号源２２の出力周波数を高くすることで、パルストランス２６の磁束を低減できるために、パルストランス２６を小型化できると共に、スイッチ回路２７の開閉状態の伝送速度を高めることができる。

（第７の実施形態）
図１３は、第７の実施形態に関するデジタル信号伝送回路を説明するための図である。以下、図１３を参照して、第７の実施形態に関するデジタル信号伝送回路の構成及び作用効果を説明する。

なお、図１３に示す本実施形態において、図１１に示す第６の実施形態と同様の構成及び動作については、同一符号を付して詳細な説明を省略する。

本実施形態では、図１３に示すように、パルストランス２６の２次巻線は、整流器３０の交流端子に接続されている。整流器３０は、直流端子がＦＥＴ３１のドレイン端子とソース端子に接続されている。

入力信号源３２は、ＨｉｇｈレベルとＬｏｗレベルの２値のデジタル信号を発生する。ＦＥＴ３１は、入力信号源３２の出力端にゲート端子が接続されて、入力信号源３２から発生するデジタル信号に応じてオンまたはオフする。

次に、本実施形態の動作を説明する。

入力信号源３２から出力されるデジタル信号がＨｉｇｈレベルになると、ＦＥＴ３１はオン状態になる。これに応じて、パルストランス２６の２次巻線は、整流器３０を介して短絡の状態になる。従って、前述の第６の実施形態で説明したように、パルストランス２６の２次巻線が短絡されると、ラッチ回路２９の出力信号ＶｏｕｔはＨｉｇｈレベルとなる（図１２（ａ）の閉状態と、同図（ｇ）を参照）。

また、入力信号源３２から出力されるデジタル信号がＬｏｗレベルになると、ＦＥＴ３１はオフ状態になる。これに応じて、パルストランス２６の２次巻線は開放の状態となる。従って、ラッチ回路２９の出力信号Ｖｏｕｔは、Ｌｏｗレベルとなる（図１２（ａ）の開状態と、同図（ｇ）を参照）。

以上要するに本実施形態によれば、入力信号源３２から出力されるデジタル信号の論理レベルに応じて、ラッチ回路２９の出力信号Ｖｏｕｔが変化することで、結果としてデジタル信号を絶縁伝送できる。

ここで、ＦＥＴ３１のオン時に整流器３０で発生する電圧降下が、ＦＥＴ３１のオフ時にパルストランス２６の２次巻線に誘起される電圧の振幅と比較して無視できない大きさである場合が想定される。この場合には、ラッチ回路２９の入力電圧Ｖｓｅｎｓに生じるＦＥＴ３１のオン時とオフ時との差が小さくなり、ノイズなどによる誤動作の可能性が高まる。

しかしながら、ＦＥＴ３１のオン時に整流器３０で発生する電圧降下が、ＦＥＴ３１のオフ時にパルストランス２６の２次巻線に誘起される電圧の振幅と比較して十分小さくなるように、バッファ回路２３及びインバータ２４の出力電圧仕様を高く設定したり、パルストランス２６の２次巻線の巻数比を高く設定するなどにより、前記のような誤動作の発生を未然に防止することが可能である。

以上のように本実施形態によれば、前述の第６の実施形態と同様に、フォトカプラと比較して高温環境下での動作特性が優れているパルストランス２６を使用して、信頼性の高いデジタル信号伝送回路を実現できる。

また、高耐圧の絶縁膜をシリコン上に形成してパルストランス２６の１次巻線と２次巻線間を絶縁し、パルストランス２６の巻線および１次側及び２次側の各回路２２〜３１の一部または全部をシリコン上に形成すれば、当該回路をワンチップＩＣとして集積化が可能であるため、小型でかつ安価なデジタル信号伝送回路を実現することができる。

（第８の実施形態）
図１４は、第８の実施形態に関するデジタル信号伝送回路を説明するための図である。以下、図１４を参照して、第８の実施形態に関するデジタル信号伝送回路の構成及び作用効果を説明する。

なお、図１４に示す本実施形態において、図１１に示す第６の実施形態と同様の構成及び動作については、同一符号を付して詳細な説明を省略する。

本実施形態では、図１４に示すように、パルストランス２６の２次巻線の両端は、ＦＥＴ３３及びＦＥＴ３４の各ドレイン端子に接続されている。ＦＥＴ３３及びＦＥＴ３４の各ソース端子は互いに接続されている。ＦＥＴ３３及びＦＥＴ３４は、各ゲート端子が入力信号源３２の出力端に接続されて、入力信号源３２から発生するデジタル信号に応じてオンまたはオフする。

次に、本実施形態の動作を説明する。

入力信号源３２から出力されるデジタル信号がＨｉｇｈレベルになると、ＦＥＴ３３及びＦＥＴ３４はオン状態になる。これに応じて、パルストランス２６の２次巻線は、短絡の状態になる。従って、前述の第６の実施形態で説明したように、パルストランス２６の２次巻線が短絡されると、ラッチ回路２９の出力信号ＶｏｕｔはＨｉｇｈレベルとなる（図１２（ａ）の閉状態と同図（ｇ）を参照）。

また、入力信号源３２から出力されるデジタル信号がＬｏｗレベルになると、ＦＥＴ３３及びＦＥＴ３４はオフ状態になる。これに応じて、パルストランス２６の２次巻線は開放の状態となる。従って、ラッチ回路２９の出力信号Ｖｏｕｔは、Ｌｏｗレベルとなる（図１２（ａ）の開状態と同図（ｇ）を参照）。

以上要するに本実施形態によれば、前述の第７の実施形態と同様に、入力信号源３２から出力されるデジタル信号の論理レベルに応じて、ラッチ回路２９の出力信号Ｖｏｕｔが変化することで、結果としてデジタル信号を絶縁伝送できる。

なお、本実施形態は、パルストランス２６の２次巻線の短絡に整流器を使用していない構成であるため、前述の第７の実施形態と比較して、誤動作の可能性が少ないデジタル信号伝送回路を実現できる。

（第９の実施形態）
図１５は、第９の実施形態に関するデジタル信号伝送回路を説明するための図である。以下、図１５を参照して、第９の実施形態に関するデジタル信号伝送回路の構成及び作用効果を説明する。

なお、図１５に示す本実施形態において、図１４に示す第８の実施形態と同様の構成及び動作については、同一符号を付して詳細な説明を省略する。

本実施形態では、図１５に示すように、パルストランス２６の１次側に配置されている抵抗２５の両端には、第１のコンデンサ３５が接続されている。また、パルストランス２６と抵抗２５の接続点と、パルストランス２６の１次巻線側のグランドとの間には、第２のコンデンサ３６が接続されている。これらの抵抗２５、及び第１，第２のコンデンサ３５，３６により、以下のような高周波電流であるノイズを除去するためのフィルタ手段として機能する。

次に、本実施形態の動作を説明する。

パルストランス２６の１次巻線と２次巻線の間には寄生容量が存在するために、１次巻線と２次巻線間の電位変動などが発生すると、寄生容量を通してノイズが１次巻線側に流入することがある。これにより、ラッチ回路２９の入力電圧Ｖｓｅｎｓの波形が崩れて、ラッチ回路２９は誤った出力信号Ｖｏｕｔを出力する場合がある。

第２のコンデンサ３６は、パルストランス２６の１次側に流入したノイズをグランド側に流して、ラッチ回路２９が誤動作することを防止するに使用される。但し、第２のコンデンサ３６の容量を大きくすると、ラッチ回路２９の入力信号Ｖｓｅｎｓの高周波成分が除去されるために、ラッチ回路２９は十分な入力レベルが得られずに、正常なデジタル信号伝送がなされなくなる場合がある。

そこで、第１のコンデンサ３５は、インバータ２４とパルストランス２６間の高周波インピーダンスを下げて、ラッチ回路２９の入力レベルを確保するために用いられる。また、第１のコンデンサ３５は、ノイズ成分に対するインピーダンスを低下させる働きもあり、前述のノイズによる誤動作を抑える効果もある。

以上要するに本実施形態によれば、フォトカプラと比較して高温環境下での動作特性が優れているパルストランス２６を使用して、信頼性が高く、かつノイズによる誤動作の可能性が少ないデジタル信号伝送回路を実現できる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に関するデジタル信号伝送回路の構成を説明するための図。 第１の実施形態に関するデジタル信号伝送回路の動作を説明するためのタイミングチャート。 第２の実施形態に関するデジタル信号伝送回路の構成を説明するための図。 第２の実施形態に関するデジタル信号伝送回路の動作を説明するためのタイミングチャート。 第３の実施形態に関するデジタル信号伝送回路の構成を説明するための図。 第３の実施形態に関するデジタル信号伝送回路の動作を説明するためのタイミングチャート。 第４の実施形態に関するデジタル信号伝送回路の構成を説明するための図。 第４の実施形態に関するデジタル信号伝送回路の動作を説明するためのタイミングチャート。 第５の実施形態に関するデジタル信号伝送回路の構成を説明するための図。 第５の実施形態に関するデジタル信号伝送回路の動作を説明するためのタイミングチャート。 第６の実施形態に関するデジタル信号伝送回路の構成を説明するための図。 第６の実施形態に関するデジタル信号伝送回路の動作を説明するためのタイミングチャート。 第７の実施形態に関するデジタル信号伝送回路の構成を説明するための図。 第８の実施形態に関するデジタル信号伝送回路の構成を説明するための図。 第９の実施形態に関するデジタル信号伝送回路の構成を説明するための図。

符号の説明

１，３２…信号源、２…搬送波信号源、３，２４…インバータ、
４，５…ＡＮＤゲート回路、６，２６…パルストランス、
７，３１，３３，３４…ＦＥＴ、８…電源、９，２５…抵抗、
１０，３５，３６…コンデンサ、１１…反転ドライバ、１２…ＩＧＢＴ、
１３，１４…ＮＡＮＤゲート回路、１７…非反転ドライバ、
１８，１９…ＮＯＲゲート回路、２０…ＥＸＯＲゲート回路、
２１，２３…バッファ回路、２２…高周波信号源、２７…スイッチ回路、
２８…ディレイ回路、２９…ラッチ回路、３０…整流器、

Claims (16)

1. 方形波状の搬送波信号を生成する手段と、
   デジタル入力信号により前記搬送波信号を変化させた変調信号を生成する変調手段と、
   前記変調信号から前記デジタル入力信号の波形を復元した出力信号を生成する復調手段と、
   前記変調手段と前記復調手段とを電気的絶縁状態で接続し、前記変調信号を前記変調手段から前記復調手段に伝送する絶縁伝送手段と
   を具備したことを特徴とするデジタル信号伝送装置。
2. 前記絶縁伝送手段は、パルストランスであることを特徴とする請求項１に記載のデジタル信号伝送装置。
3. 前記復調手段は、前記変調手段とは異なる電源系統に属し、
   前記変調信号に応じてオンまたはオフするスイッチ手段と、
   前記スイッチ手段の動作に応じて前記デジタル入力信号の波形を復元する手段とを含むことを特徴とする請求項１又は請求項２のいずれか１項に記載のデジタル信号伝送装置。
4. 前記変調手段は、前記デジタル入力信号を第１の入力とし、前記搬送波信号を第２の入力とする第１のアンドゲート回路と、
   前記搬送波信号の反転信号を出力するインバータ回路と、
   前記デジタル入力信号を第１の入力とし、前記搬送波信号の反転信号を第２の入力とする第２のアンドゲート回路とを含むことを特徴とする請求項１から請求項３のいずれか１項に記載のデジタル信号伝送装置。
5. 前記絶縁伝送手段はパルストランスであり、
   前記変調手段は、前記デジタル入力信号を第１の入力とし、前記搬送波信号を第２の入力とする第１のアンドゲート回路と、前記搬送波の反転信号を出力するインバータ回路と、前記デジタル入力信号を第１の入力とし、前記搬送波信号の反転信号を第２の入力とする第２のアンドゲート回路とを含み、当該第１及び第２のアンドゲート回路の各出力端子が前記パルストランスの１次巻線に接続されており、
   前記復調手段は、
   前記パルストランスの２次巻線に誘起する信号に応じてオンまたはオフするスイッチ手段と、
   前記スイッチ手段のオンまたはオフに応じて両端子が短絡または開放されるコンデンサと、
   前記コンデンサに電荷を充電するための電源と、
   前記コンデンサの電圧の上昇速度を抑制するための電流制限手段と、
   前記スイッチ手段の動作及び前記コンデンサの充放電に応じて前記デジタル入力信号の波形を復元する手段とを含むことを特徴とする請求項１に記載のデジタル信号伝送装置。
6. 前記変調手段は、前記デジタル入力信号を第１の入力とし、前記搬送波信号を第２の入力とする第１のナンドゲート回路と、
   前記搬送波信号の反転信号を出力するインバータ回路と、
   前記デジタル入力信号を第１の入力とし、前記搬送波信号の反転信号を第２の入力とする第２のナンドゲート回路とを含むことを特徴とする請求項１から請求項３のいずれか１項に記載のデジタル信号伝送装置。
7. 前記変調手段は、前記デジタル入力信号を第１の入力とし、前記搬送波信号を第２の入力とする第１のオアゲート回路と、
   前記搬送波信号の反転信号を出力するインバータ回路と、
   前記デジタル入力信号を第１の入力とし、前記搬送波信号の反転信号を第２の入力とする第２のオアゲート回路とを含むことを特徴とする請求項１から請求項３のいずれか１項に記載のデジタル信号伝送装置。
8. 前記変調手段は、前記デジタル入力信号を第１の入力とし、前記搬送波信号を第２の入力とする第１のノアゲート回路と、
   前記搬送波信号の反転信号を出力するインバータ回路と、
   前記デジタル入力信号を第１の入力とし、前記搬送波信号の反転信号を第２の入力とする第２のノアゲート回路とを含むことを特徴とする請求項１から請求項３のいずれか１項に記載のデジタル信号伝送装置。
9. 前記変調手段は、前記デジタル入力信号を第１の入力とし、前記搬送波信号を第２の入力とする排他的論理和ゲート回路を含むことを特徴とする請求項１から請求項３のいずれか１項に記載のデジタル信号伝送装置。
10. 前記絶縁伝送手段はパルストランスであり、
    前記変調手段は、前記排他的論理和ゲート回路と共に前記搬送波信号を入力とするバッファ回路２１を含み、
    前記排他的論理和ゲート回路及び前記バッファ回路２１の各出力端子が前記パルストランスの１次巻線に接続されており、
    前記復調手段は、
    前記パルストランスの２次巻線に誘起する信号に応じてオンまたはオフするスイッチ手段と、
    前記スイッチ手段のオンまたはオフに応じて両端子が短絡または開放されるコンデンサと、
    前記コンデンサに電荷を充電するための電源と、
    前記コンデンサの電圧の上昇速度を抑制するための電流制限手段と、
    前記スイッチ手段の動作及び前記コンデンサの充放電に応じて前記デジタル入力信号の波形を復元する手段とを含むことを特徴とする請求項１に記載のデジタル信号伝送装置。
11. デジタル入力を絶縁伝送する絶縁伝送手段と、
    前記絶縁伝送手段により絶縁伝送されるデジタル入力に応じた電圧信号を生成する電圧生成手段と、
    前記電圧信号から前記デジタル入力を復元してデジタル信号として出力する復調手段と
    を具備したことを特徴とするデジタル信号伝送装置。
12. 前記絶縁伝送手段はパルストランスであり、２次巻線側に印加されるデジタル入力の論理レベルを１次巻線側にインピーダンスの変化として伝送し、
    前記電圧生成手段は、前記インピーダンスの変化を電圧信号に変換することを特徴とする請求項１１に記載のデジタル信号伝送装置。
13. 前記電圧生成手段は、
    方形波状の搬送波信号を出力する手段と、
    前記搬送波信号及びその反転信号を前記パルストランスの１次巻線側に出力する手段と、
    前記デジタル入力の論理レベルに応じて、前記パルストランスの１次巻線側に発生する電圧信号を前記復調手段の入力電圧信号として生成することを特徴とする請求項１２に記載のデジタル信号伝送装置。
14. 前記デジタル入力に応じて前記パルストランスの２次巻線を短絡または開放させるスイッチ手段を有することを特徴とする請求項１２または請求項１３のいずれか１項に記載のデジタル信号伝送装置。
15. 前記デジタル入力に応じたデジタル信号を発生する信号生成手段と、
    前記デジタル信号の論理レベルに応じて前記パルストランスの２次巻線を短絡または開放させるスイッチ手段とを有することを特徴とする請求項１２または請求項１３のいずれか１項に記載のデジタル信号伝送装置。
16. 前記パルストランスの１次巻線側に発生する高周波ノイズを除去するためのフィルタ手段を有することを特徴とする請求項１２から請求項１５のいずれか１項に記載のデジタル信号伝送回路。

Images