JP2006049600A

JP2006049600A - 半導体装置の製造方法

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Publication number: JP2006049600A
Application number: JP2004228979A
Authority: JP
Inventors: Takashi Hayashi; 崇林
Original assignee: Fuji Electric Holdings Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2004-08-05
Filing date: 2004-08-05
Publication date: 2006-02-16
Anticipated expiration: 2024-08-05
Also published as: JP4806908B2

Abstract

【課題】酸素のドナー化を回避しつつ導入不純物を広がりを抑えて活性化する。
【解決手段】ドリフト層となる第１導電型基板にトレンチを形成し（ステップＳ１，Ｓ２）、そのトレンチに第２導電型エピタキシャル層を形成した後（ステップＳ３）、ベース領域、ゲート酸化膜、ゲート電極、エミッタ領域、エミッタ電極等の表面構造を形成する。トレンチに形成した第２導電型エピタキシャル層は表面構造形成時の熱処理でアニールされ、それにより分離層が形成される（ステップＳ４）。その後は分離層に達するまで基板裏面を研削し（ステップＳ５）、第２導電型不純物のイオン注入とアニールによりコレクタ層を形成する（ステップＳ６）。これにより、短時間の高温熱処理で分離層が形成されるため酸素取り込み量が低減され、分離層の横方向の広がりも抑えられる。
【選択図】図１

Description

本発明は半導体装置の製造方法に関し、特に電力変換装置等に用いられるパワー半導体装置であって逆耐圧を有する絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor，ＩＧＢＴ）等の半導体装置の製造方法に関する。

マトリクスコンバータ等の用途で逆耐圧を有するＩＧＢＴ（逆阻止ＩＧＢＴ）が市場で求められるようになっている。このような特性を有している逆阻止ＩＧＢＴは、例えばｎチャネル逆阻止ＩＧＢＴの場合には、従来構造のｎチャネルＩＧＢＴの側部に高濃度のｐ層（以下「分離層」という。）を形成して、これを基板裏面側に設けられている高濃度のｐ層（以下「コレクタ層」という。）と接続したコレクタ領域を形成することによって実現される。

低濃度ｎ型基板をドリフト層として利用するｎチャネル逆阻止ＩＧＢＴを形成する場合、その分離層は、基板表面の所定領域に選択的にボロン等のｐ型不純物ソースを塗布し所定深さまで長時間かけて熱拡散させることにより形成することができる。例えば深さ２００μｍの拡散を行う場合には、１３００℃で２００時間以上の熱処理を行う。また、コレクタ層は、表面工程終了後にそのようにして形成された分離層が現れるまで裏面を削った後、裏面にｐ型不純物をイオン注入してそれをアニールすることによって形成される。

また、分離層は、コレクタ層として高濃度ｐ型基板を用い、その上に低濃度ｎ型エピタキシャル層を成長させてドリフト層を形成する場合であっても、低濃度ｎ型エピタキシャル層成長後に長時間の熱処理によってｐ型不純物を低濃度ｎ型エピタキシャル層表面から高濃度ｐ型基板の位置まで拡散させることにより形成することができる。

なお、この分離層のように、縦方向（素子の深さ方向）に延びる不純物領域を形成するための技術としては、例えば、超接合構造を有する半導体装置の分野において、一の導電型の不純物の拡散中心部への導入工程を間挿しながら他の導電型のエピタキシャル層を積み増し形成し、これに熱処理を施して各層間の不純物を熱拡散させて接続する方法が提案されている（特許文献１参照）。これにより、縦方向に長く、横方向（素子の平面方向）の広がりも小さい不純物領域の形成が試みられている。

また、別の技術としては、例えば、同じく超接合構造を有する半導体装置の分野において、一の導電型の半導体基板に形成したトレンチを他の導電型のエピタキシャル層を成長させて埋め、その際の成長条件（原料ガス種、成長温度、チャンバ内圧力）を制御することによりトレンチ内にボイドが残らないようにするとともに、ボイドが残った場合にも水素還元雰囲気アニールを行ってそのボイドを消失させる方法が提案されている（特許文献２参照）。
特開２００１−１１９０２２号公報特開２００３−２２９５６９号公報

ところで、逆阻止ＩＧＢＴ形成の際に不純物としてボロンを用い、その熱拡散によって分離層を形成する場合には、ボロン拡散は、表面荒れを抑制するため酸素ガスを含む雰囲気中で行うのが一般的である。酸素ガス雰囲気中ではボロン拡散時に高濃度の酸素イオンが基板等のドリフト層内部に取り込まれ、取り込まれた酸素は４００℃〜５００℃程度の熱処理によってドナー化する。逆阻止ＩＧＢＴ形成では、ボロン拡散時以外にも熱処理が行われることがあるため、その熱履歴によっては既に取り込まれていた酸素のドナー化がいっそう進行する場合がある。ドリフト層内部でこのようなドナー化が進むと、その不純物プロファイルが大きく変化してしまうようになる。

また、ドリフト層として低濃度ｎ型基板を用い、表面工程終了後に基板裏面のイオン注入とアニールによってコレクタ層を形成する場合には、電極等の表面構造に損傷を与えないためにも５００℃を上回るような温度でアニールを行うことは好ましくない。したがって、表面構造の損傷および上記のような酸素のドナー化を避けるためには、裏面コレクタ層形成時のアニール温度を４００℃未満に抑える必要がある。

しかし、そのような４００℃を下回るような低温のアニールでは、基板裏面に打ち込まれたボロンが十分に活性化されず、また、打ち込みによる結晶欠陥も十分に修復されないため、出来上がった逆阻止ＩＧＢＴでは逆バイアス印加時に大きな漏れ電流が発生してしまうようになる。また、たとえ４００℃未満の低温アニールであっても、ドリフト層内部に既に酸素が取り込まれていれば、アニール時にその一部の酸素はドナー化してしまい、不純物プロファイルは変化してしまう。デバイス設計時にはこのような現象を考慮した難しい設計手法が求められることになる。

このようなことから、ドリフト層に高濃度の酸素が取り込まれないように分離層を形成することが逆阻止ＩＧＢＴ形成技術における大きな課題であった。
また、従来のように表面からボロンを必要な深さまで熱拡散しようとした場合には、ボロンは縦方向と共に横方向へも拡散するため、分離層の横方向の広がりも大きくなる。例えば、耐圧６００Ｖの逆阻止ＩＧＢＴ形成のために深さ１００μｍ強のボロン拡散を行う場合、ボロンは横方向にも１００μｍ程度拡散する。このような横方向拡散によってドリフト層が侵食されるため、同じ活性面積を得るためには１素子当たりより大きな形成面積が必要になり、素子の小型化の妨げになっていた。

本発明はこのような点に鑑みてなされたものであり、酸素のドナー化を回避しつつ、導入した不純物の横方向の広がりを抑えて十分に活性化することのできる半導体装置の製造方法を提供することを目的とする。

本発明では上記課題を解決するために、第１導電型のドリフト層の表面に選択的に形成される第２導電型のベース領域と、前記ベース領域の表面に選択的に形成される第１導電型のエミッタ領域と、前記ドリフト層と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドリフト層の裏面から側部に亘って前記ベース領域の周囲を取り囲むようにして形成される第２導電型のコレクタ領域と、を有する半導体装置の製造方法において、前記ベース領域が形成される領域を側部側から囲むように前記ドリフト層となる層にトレンチを形成する工程と、前記トレンチに第２導電型のエピタキシャル層を形成して前記コレクタ領域の一部となる層を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。

このような半導体装置の製造方法によれば、第１導電型（例えばｎ型）のドリフト層となる層にトレンチを形成し、そのトレンチに第２導電型（例えばｐ型）のエピタキシャル層を形成して、コレクタ領域の一部、すなわちここでは分離層となる領域を形成する。これにより、ドリフト層となる第１導電型の層の深い領域に第２導電型の不純物を導入することができるため、高温・長時間の熱処理を行わなくても分離層の形成が可能になる。したがって、ドリフト層への酸素取り込み量が低減されるとともに、導入した不純物の横方向の広がりが抑えられるようになる。

また、本発明では、第２導電型の半導体基板の上に形成された第１導電型のドリフト層と、前記ドリフト層の表面に選択的に形成される第２導電型のベース領域と、前記ベース領域の表面に選択的に形成される第１導電型のエミッタ領域と、前記ドリフト層と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドリフト層の裏面から側部に亘って前記ベース領域の周囲を取り囲むようにして形成される第２導電型のコレクタ領域と、を有する半導体装置の製造方法において、前記半導体基板に第１導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層に第２導電型の不純物を拡散中心部へイオン注入する工程と、を繰り返し前記エピタキシャル層を積み増し形成して前記ドリフト層を形成する工程と、熱処理を行って前記不純物を前記拡散中心部から熱拡散して各拡散領域を接続するとともに前記拡散領域と前記半導体基板とを接続して前記コレクタ領域を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。

このような半導体装置の製造方法によれば、第２導電型の半導体基板上に、第１導電型のエピタキシャル層を所定領域に第２導電型の不純物を間挿しながら積み増し形成し、その不純物を熱処理によって拡散させることにより各拡散領域を接続した分離層を形成するとともに、この分離層を半導体基板に接続してコレクタ領域を形成する。これにより、ドリフト層となるエピタキシャル層の深い領域にまで不純物が導入されるため、高温・長時間の熱処理を行わなくても分離層の形成が可能になり、ドリフト層への酸素取り込み量が低減され、かつ不純物の横方向の広がりが抑えられるようになる。

本発明の半導体装置の製造方法は、分離層の形成に伴うドリフト層への酸素の取り込みを低減することができるので、そのドナー化の問題を回避することが可能になる。また、導入した不純物の横方向の広がりを抑えて分離層を形成することができるので、１素子当たりのエッジ領域を低減することが可能になる。これにより、逆耐圧を有する小型で高品質の半導体装置が実現される。

以下、本発明の実施の形態を、逆阻止ＩＧＢＴに適用した場合を例に図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。

図１は第１の実施の形態の逆阻止ＩＧＢＴ形成フローの概略説明図である。
この第１の実施の形態では、まず、ドリフト層とすべき第１導電型の基板を準備し（ステップＳ１）、この基板の分離層を形成する領域に選択的にトレンチを形成する（ステップＳ２）。そして、そのトレンチに第２導電型のエピタキシャル層を形成し（ステップＳ３）、ベース領域、ゲート酸化膜、ゲート電極、エミッタ領域、エミッタ電極等の表面構造を形成する。この表面構造形成時には、そのとき行われる熱処理によって第２導電型エピタキシャル層がアニールされ、その第２導電型不純物が拡散して分離層が形成される（ステップＳ４）。分離層形成後は、分離層に達するまで基板の裏面を研削し（ステップＳ５）、その後、第２導電型の不純物のイオン注入とアニールを行ってコレクタ層を形成する（ステップＳ６）。これらの分離層とコレクタ層により、逆阻止ＩＧＢＴのコレクタ領域が構成される。

この形成方法では、トレンチに形成したエピタキシャル層の第２導電型不純物が、ベース領域等の表面構造形成時の熱処理によって拡散されることにより、分離層が形成される。この表面構造形成に要する熱処理は、通常は１１００℃程度で数時間と比較的短時間であるため、従来に比べて大幅に高温熱処理時間を短縮でき、基板内（ドリフト層内）への酸素の取り込み量を大幅に低減することができる。これにより、分離層形成に伴う酸素の取り込みおよびそのドナー化の問題を回避することができるようになり、以後の熱処理によってもドリフト層の不純物プロファイルの変化を抑制することができるようになる。さらに、このような高温熱処理時間の短縮により、形成される分離層の横方向の広がりを抑えることができるようになる。

また、酸素の取り込み量を低減することにより、基板の裏面側に設けるコレクタ層の形成時の熱処理温度を、先に形成されている表面構造に損傷を与えない範囲で高温に設定できるので、不純物の十分な活性化とイオン注入によって損傷した結晶欠陥の修復を図ることもできるようになる。

続いて、この第１の実施の形態の逆阻止ＩＧＢＴの形成方法をより具体的に説明する。
図２から図９は逆阻止ＩＧＢＴの形成方法を説明する図であって、図２は第１の実施の形態の絶縁膜形成工程の断面図、図３は第１の実施の形態のトレンチ形成工程の断面図、図４は第１の実施の形態のエピタキシャル成長工程の断面図、図５は第１の実施の形態の絶縁膜除去工程の断面図、図６は第１の実施の形態の活性化部形成工程の断面図、図７は第１の実施の形態の基板研削工程の断面図、図８は第１の実施の形態のイオン注入工程の断面図、図９は第１の実施の形態のアニール工程の断面図である。

まず、図２に示すように、ドリフト層のドーピング濃度に設定した低濃度ｎ型シリコン基板１を準備する。そして、この低濃度ｎ型シリコン基板１の表面に、トレンチ形成およびエピタキシャル成長のマスクとなる酸化膜等の絶縁膜２を形成し、分離層を形成する領域には窓開け部２ａを形成する。

次いで、図３に示すように、窓開け部２ａの低濃度ｎ型シリコン基板１を所定深さまでエッチングしてトレンチ１ａを形成する。例えば、不純物濃度１．５×１０¹⁴ｃｍ^-3（ドリフト層の抵抗率約３０Ωｃｍ）の低濃度ｎ型シリコン基板１を用いて耐圧６００Ｖの逆阻止ＩＧＢＴを形成する場合には、トレンチ１ａの深さを１００μｍ程度、トレンチ１ａの幅を１０μｍ〜２０μｍ程度とする。また、例えば、ドリフト層の抵抗率６０Ωｃｍ〜８０Ωｃｍとして耐圧１２００Ｖの逆阻止ＩＧＢＴを形成する場合には、トレンチ１ａの深さを１８０μｍ〜２００μｍ程度にする。

次いで、図４に示すように、トレンチ１ａに、不純物濃度１×１０¹⁷ｃｍ^-3以上の高濃度ｐ型エピタキシャル層３を、トレンチ１ａが完全に埋まるまで成長させる。このとき、エピタキシャル成長の選択性により、絶縁膜２上には高濃度ｐ型エピタキシャル層３は成長しない。

次いで、図５に示すように、絶縁膜２を除去して表面の平坦化を行い、その後は、図６に示すように、プレーナ型ＩＧＢＴと同様のプロセスで、イオン注入と熱処理により、ｐ型ベース領域、ゲート酸化膜、ゲート電極、ｎ⁺型エミッタ領域、エミッタ電極等を有する活性部４を高濃度ｐ型エピタキシャル層３の内側の領域に形成して表面構造を完成させる。

なお、この活性部４の構造は、次に示すようないわゆる平面型、トレンチ型のいずれであってもよい。ここで活性部４の構造について述べる。図１０は平面型活性部の断面図、図１１はトレンチ型活性部の断面図である。

図１０に示す平面型の場合には、低濃度ｎ型ドリフト層４１ａである低濃度ｎ型シリコン基板１の表面領域にｐ型ベース領域４２ａが形成され、このｐ型ベース領域４２ａ内にｎ⁺型エミッタ領域４３ａが形成されている。低濃度ｎ型シリコン基板１上には絶縁膜４４ａを介してゲート電極４５ａが形成されており、ｎ⁺型エミッタ領域４３ａに接するようにエミッタ電極４６ａが形成されている。

また、図１１に示すトレンチ型の場合には、平面型同様、低濃度ｎ型ドリフト層４１ｂである低濃度ｎ型シリコン基板１の表面領域にｐ型ベース領域４２ｂが形成され、このｐ型ベース領域４２ｂ内にｎ⁺型エミッタ領域４３ｂが形成されている。そして、このトレンチ型の場合には、絶縁膜４４ｂで覆われたゲート電極４５ｂがｐ型ベース領域４２ｂおよびｎ⁺型エミッタ領域４３ｂを貫通するように形成され、エミッタ電極４６ｂは最上層にｎ⁺型エミッタ領域４３ｂに接するようにして形成されている。

上記図６に示した活性部４の形成工程においては、この図１０あるいは図１１に示したような構成の活性部４を形成することにより、逆阻止ＩＧＢＴの表面構造が形成されるようになる。

この活性部４の形成工程では、各構成要素の形成に際して複数の熱処理が行われる。そして、その熱処理によって高濃度ｐ型エピタキシャル層３もアニールされてｐ型不純物の熱拡散が引き起こされ、図６に示したような分離層３ａが形成されるようになる。このときの熱処理は合計でも１１００℃程度で数時間行うだけであるので、長時間かけて基板表面から熱拡散させる従来の方法に比べて高温熱処理時間が大幅に短縮され、低濃度ｎ型シリコン基板１内にはほとんど酸素は取り込まれない。

活性部４および分離層３ａの形成後は、図７に示すように、低濃度ｎ型シリコン基板１の裏面を、分離層３ａに到達するまで削る。
そして、図８に示すように、低濃度ｎ型シリコン基板１の裏面に高濃度のｐ型不純物をイオン注入したｐ型不純物注入層５の形成後、図９に示すように、活性部４に損傷を与えないように５００℃以下のアニールを行って裏面高濃度ｐ層であるコレクタ層５ａを形成する。

低濃度ｎ型シリコン基板１の裏面にイオン注入したｐ型不純物を十分に活性化させ、また、イオン注入によって生じた結晶欠陥を修復するためには、できるだけ高温でアニールする必要がある。従来の方法では、基板内に高濃度の酸素が取り込まれてしまっているため、取り込まれた酸素をドナー化させないためにアニール温度は４００℃未満に制限されていた。これに対し、この第１の実施の形態では、低濃度ｎ型シリコン基板１内に酸素がほとんど取り込まれていないため、酸素のドナー化を考慮せずに済み、表面構造に損傷を与えないことだけ考慮すれば足り、したがって、４００℃以上５００℃以下のアニールが可能になる。

また、上記のトレンチ形成およびエピタキシャル成長は、１：１０程度の高いアスペクト比まで可能であるので、高温熱処理時間の短縮と相俟って、従来の分離層形成方法に比べて分離層３ａ領域の横方向の広がりを大幅に低減することができる。

裏面にイオン注入したｐ型不純物のアニール後は、各分離層３ａの位置（図１２の鎖線の位置）でダイシングが行われ、個々の逆阻止ＩＧＢＴに切り分けられる。
図１２は第１の実施の形態の逆阻止ＩＧＢＴの構成例を示す図であって、（Ａ）はダイシングラインが交差する部分の要部平面図、（Ｂ）はダイシングライン位置での要部断面図である。

図１２（Ａ）に示すように、低濃度ｎ型シリコン基板１の活性部４は、その周囲を耐圧構造６で囲まれ、さらにその外周に分離層３ａが構成されている。最終的に個々の逆阻止ＩＧＢＴはダイシングライン７に沿ってダイシングされ、図１２（Ａ），（Ｂ）に示すように、このダイシングライン７両側がチップ端８になる。なお、図１２（Ｂ）に示したＬ₀はダイシング時のチッピング最大値を表している。

図１３は従来の逆阻止ＩＧＢＴの構成例を示す図であって、（Ａ）はダイシングラインが交差する部分の要部平面図、（Ｂ）はダイシングライン位置での要部断面図である。なお、図１３では、便宜上、第１の実施の形態の逆阻止ＩＧＢＴの要素に相当する要素については同一の符号を付している。

例えば、マスク１００に形成した開口部に対してｐ型不純物を導入し、これを高温・長時間の熱処理によって拡散させると、ｐ型不純物は開口部端１０１よりも活性部４側へと大きく広がっていく。すなわち、ｐ型不純物の縦方向拡散距離Ｘ_jを深くすることにより、横方向拡散距離Ｙ_jも大きくなっていってしまう。

前述のように第１の実施の形態の逆阻止ＩＧＢＴの形成方法は従来に比べて高温熱処理時間を大幅に短縮することができる。そのため、ドリフト層にドナー化をもたらす酸素がほとんど取り込まれず、さらに、ｐ型不純物の横方向への拡散が抑えられることで１素子当たりのエッジ領域を小さくすることができるようになっている。

なお、この第１の実施の形態のＩＧＢＴの形成方法においては、高アスペクト比の深いトレンチ１ａを高濃度ｐ型エピタキシャル層３で埋めるためのエピタキシャル成長の際、トレンチ１ａの上端が先に塞がって内部に空洞が残ってしまう可能性がある点に留意する必要がある。このような場合には、トレンチ１ａ底部の成長速度を高めるなどして対処することができる。また、例えば特開２００３−２２９５６９号公報において提案されているように、空洞が残らないようにエピタキシャル成長を行い、残ってしまった空洞は水素還元雰囲気アニールを行って塞ぐ、といった方法を用いることもできる。

次に、第２の実施の形態について説明する。
図１４は第２の実施の形態の逆阻止ＩＧＢＴ形成フローの概略説明図である。
この第２の実施の形態では、まず、第２導電型の基板上に、ドリフト層となる第１導電型の不純物層をエピタキシャル成長させたものを準備し（ステップＳ１０）、この上に、例えば分離層を形成する領域に、第２導電型基板に達するトレンチを選択的に形成する（ステップＳ１１）。そして、そのトレンチに第２導電型のエピタキシャル層を形成し（ステップＳ１２）、ベース領域等の表面構造を形成する。この表面構造形成時には、そのとき行われる熱処理によって第２導電型エピタキシャル層がアニールされ、第２導電型不純物が拡散して分離層が形成される（ステップＳ１３）。なお、第２導電型基板はコレクタ層として機能し、形成された分離層と共に逆阻止ＩＧＢＴのコレクタ領域を構成する。

この形成方法では、第２導電型基板上にエピタキシャル成長した第１導電型不純物層をドリフト層として用い、第２導電型基板に達するトレンチを形成してそこに第２導電型エピタキシャル層を形成する。そして、そのエピタキシャル層の第２導電型不純物が、表面構造形成時の熱処理によって熱拡散されることにより、分離層が基板に接続した状態で形成される。

この第２の実施の形態の場合も上記第１の実施の形態と同様、従来に比べて大幅に高温熱処理時間を短縮することができるので、ドリフト層の酸素取り込み量を大幅に低減することができ、また、分離層の横方向の広がりを抑えることができる。

続いて、この第２の実施の形態の逆阻止ＩＧＢＴの形成方法をより具体的に説明する。
図１５から図２０は逆阻止ＩＧＢＴの形成方法の説明図であって、図１５は第２の実施の形態の基板準備工程の断面図、図１６は第２の実施の形態の絶縁膜形成工程の断面図、図１７は第２の実施の形態のトレンチ形成工程の断面図、図１８は第２の実施の形態のエピタキシャル成長工程の断面図、図１９は第２の実施の形態の絶縁膜除去工程の断面図、図２０は第２の実施の形態の活性化部形成工程の断面図である。

まず、図１５に示すように、高濃度ｐ型シリコン基板２０上に、ドリフト層となる低濃度ｎ層２１をエピタキシャル成長させたものを準備する。そして、図１６に示すように、この低濃度ｎ層２１の表面に、トレンチ形成およびエピタキシャル成長のマスクとなる絶縁膜２２を形成し、分離層となる箇所には窓開け部２２ａを形成する。

次いで、上記第１の実施の形態と同様にして、図１７に示すように、窓開け部２２ａの低濃度ｎ層２１を高濃度ｐ型シリコン基板２０に達するまでエッチングし、トレンチ２１ａを形成する。その後、上記第１の実施の形態と同様にして、図１８に示すように、高濃度ｐ型エピタキシャル層２３をそのトレンチ２１ａが完全に埋まるまで成長させた後、図１９に示すように、絶縁膜２２を除去して表面の平坦化を行う。

最後に、上記第１の実施の形態と同様にして、イオン注入と熱処理により、図２０に示すように、平面型あるいはトレンチ型の活性部２４を形成する。この活性部２４の形成工程における熱処理により、高濃度ｐ型エピタキシャル層２３がアニールされ、コレクタ層としての高濃度ｐ型シリコン基板２０に接続された分離層２３ａが形成されるようになる。

上記第１の実施の形態で述べたように、この活性部２４の形成工程における熱処理は合計でも１１００℃程度で数時間行うだけであるので、従来に比べて高温熱処理時間が大幅に短縮され、低濃度ｎ層２１内には高濃度の酸素が取り込まれない。また、高温熱処理時間の短縮により、分離層２３ａの横方向の広がりが大幅に低減されるようになるため、１素子当たりのエッジ領域を小さくすることができるようになる。

次に、第３の実施の形態について説明する。
図２１は第３の実施の形態の逆阻止ＩＧＢＴ形成フローの概略説明図である。
この第３の実施の形態では、まず、第２導電型の基板上に、ドリフト層となる第１導電型の不純物層をエピタキシャル成長させ（ステップＳ２０）、この第１導電型エピタキシャル層表面の分離層を形成する領域に第２導電型不純物をイオン注入する（ステップＳ２１）。そして、このエピタキシャル成長とイオン注入を所定回数繰り返し（ステップＳ２２）、エピタキシャル層を必要な高さまで成長させる。その後、成長したエピタキシャル層にベース領域等の表面構造を形成し、そのとき行われる熱処理によって、イオン注入した各層の第２導電型不純物を熱拡散させて表面から第２導電型基板まで接続させた分離層を形成する（ステップＳ２３）。なお、第２導電型基板はコレクタ層として機能し、形成された分離層と共に逆阻止ＩＧＢＴのコレクタ領域を構成する。

この形成方法では、第２導電型基板上に第１導電型のエピタキシャル層を、分離層形成領域に第２導電型不純物を間挿しながら積み増し形成する。そして、成長後は仕込んだ不純物を表面構造形成時の熱処理によって拡散させ、表面から第２導電型基板までつながった分離層を形成する。

この第３の実施の形態の場合も上記第１，第２の実施の形態と同様、従来に比べて大幅に高温熱処理時間を短縮することができるので、ドリフト層の酸素取り込み量を大幅に低減することができ、また、分離層の横方向の広がりを抑えることができる。

また、このような多段エピタキシャル成長法を用いることにより、分離層の形状を自在に設計し、形成することができる。すなわち、従来の熱拡散法では、分離層の形は表面から不純物が拡散した形にしかならないが、多段エピタキシャル成長法では、その都度分離層用にドープする際のイオン注入条件や注入位置を変えることができるので、分離層の形状の自由度が高い。それにより、分離層を小さくすることができるほか、素子に応じて適当な形状の分離層を形成することによって逆耐圧特性の向上を図ることも可能になる。

なお、上記第１，第２の実施の形態における逆阻止ＩＧＢＴの形成方法では、トレンチ１ａ，２１ａをその下部を膨らませるような形状にすることはできないが、上部（表面側）ほど広いという条件の中で分離層の形に自由度を残すことは可能である。

続いて、この第３の実施の形態の逆阻止ＩＧＢＴの形成方法をより具体的に説明する。
図２２から図２６は逆阻止ＩＧＢＴの形成方法の説明図であって、図２２は第３の実施の形態の基板準備工程の断面図、図２３は第３の実施の形態の絶縁膜形成工程の断面図、図２４は第３の実施の形態の不純物イオン注入工程の断面図、図２５は第３の実施の形態の積み増し工程の断面図、図２６は第３の実施の形態の活性化部形成工程の断面図である。

まず、図２２に示すように、高濃度ｐ型シリコン基板３０の上に、ドリフト層となる低濃度ｎ層３１をエピタキシャル成長させたものを準備する。続いて、図２３に示すように、この低濃度ｎ層３１の表面にイオン注入マスクとなる絶縁膜３２を形成し、分離層となる箇所に窓開け部３２ａを形成する。そして、図２４に示すように、この窓開け部３２ａから低濃度ｎ層３１にｐ型不純物３３をイオン注入する。

その後、まず絶縁膜３２を除去し、図２５に示すように、再び低濃度ｎ層３１のエピタキシャル成長とｐ型不純物３３のイオン注入を行い、これを繰り返して低濃度ｎ層３１がドリフト層として機能するのに必要な高さになるまでエピタキシャル成長を行う。例えば、ドリフト層のｎ型不純物濃度１．５×１０¹⁴ｃｍ^-3（ドリフト層の抵抗率約３０Ωｃｍ）として耐圧６００Ｖの逆阻止ＩＧＢＴを形成する場合には、低濃度ｎ層３１を合計１００μｍ程度成長させる。また、例えば、ドリフト層の抵抗率６０Ωｃｍ〜８０Ωｃｍとして耐圧１２００Ｖの逆阻止ＩＧＢＴを形成する場合には、低濃度ｎ層３１を合計１８０μｍ〜２００μｍ程度成長させる。

その後、図２６に示すように、イオン注入と熱処理により、ｐベース領域、ゲート酸化膜、ゲート電極、ｎ⁺エミッタ領域、エミッタ電極等を形成して、平面型あるいはトレンチ型の活性部３４を形成する。また同時に、この活性部３４の形成工程における熱処理により、ｐ型不純物３３を拡散させてその拡散領域を表面から高濃度ｐ型シリコン基板３０まで接続させ、さらにコレクタ層に接続された分離層３３ａを形成する。

これにより、高温熱処理時間が従来に比べて短縮され、ドリフト層に高濃度の酸素が取り込まれないため、ドナー化の問題を回避することができる。また、ｐ型不純物３３は概ね基板内の上下方向の拡散であり、かつ、多段になっているため、高温熱処理時間の短縮と共に、分離層３３ａの横方向の広がりを低減することができ、１素子当たりのエッジ領域を小さくすることができるようになる。

図２７は第３の実施の形態の逆阻止ＩＧＢＴの構成例であって、（Ａ）はダイシングラインが交差する部分の要部平面図、（Ｂ）はダイシングライン位置での要部断面図である。

図２７（Ａ）に示すように、活性部３４は、その周囲を耐圧構造３５で囲まれ、さらに外周に分離層３３ａが構成されている。最終的に個々の逆阻止ＩＧＢＴはダイシングライン３６に沿ってダイシングされ、図２７（Ａ），（Ｂ）に示すように、このダイシングライン３６両側がチップ端３７になる。なお、図２７（Ｂ）に示したＬ₀はダイシング時のチッピング最大値を表している。

なお、この第３の実施の形態では、３回のエピタキシャル成長と３回のイオン注入で、３段のｐ型の分離層３３ａが形成されているが、分離層３３ａの段数はこれに限定されるものではない。また、ｎ型のシリコン基板を用いて第３の実施の形態のように分離層３３ａを形成し、その後裏面を研削して裏面にイオン注入でｐ型のコレクタ層を形成してもよい。

次に、第４の実施の形態について説明する。
図２８は第４の実施の形態の逆阻止ＩＧＢＴの構成例であって、（Ａ）はダイシングラインが交差する部分の要部平面図、（Ｂ）はダイシングライン位置での要部断面図である。ただし、図２８では、図１２に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。

上記図１２に示した例では、分離層３ａがダイシングライン７の入る格子状となっていたが、この図２８に示す第４の実施の形態の逆阻止ＩＧＢＴでは、ダイシングライン７の内側、すなわちチップの縁に沿ったリング状の分離層３ａを形成している点で第１の実施の形態の逆阻止ＩＧＢＴと相違する。

この場合、チップ端８に残る低濃度ｎ型シリコン基板１がチップ上面で他の電極と接触するのを防ぐようにしなければならないが、分離層３ａ自体はチップの周に沿って一様な幅で図２７の分離層３３ａよりも狭い幅とすることができるので、トレンチ形成、エピタキシャル成長の工程時間が短縮できるという効果を奏する。

さらに、ダイシングの交差する箇所には、あらかじめ位置合せのためのアライメントマークが形成されるが、図２７の例ではエピタキシャル成長させた箇所にアライメントマークを形成することとなる。エピタキシャル成長させた箇所は多少表面が荒れるため、アライメントマークが正確にできない。このため、位置合せに関して図２８の例の方が優れている。

なお、上記第２，第３の実施の形態の逆阻止ＩＧＢＴについても同様に、チップの縁に沿ったリング状の分離層を形成して上記のような効果を得ることが可能である。
以上説明したように、逆阻止ＩＧＢＴの形成における高温熱処理時間を短縮することにより、ドリフト層にドナー化をもたらし得る酸素の取り込み量を低減することができるとともに、分離層の横方向の広がりを抑えて１素子当たりのエッジ領域を低減することができるようになる。それにより、小型で高品質の逆阻止ＩＧＢＴを形成することが可能になる。

なお、以上の説明では、逆阻止ＩＧＢＴの形成を例にして述べたが、上記の分離層のような不純物領域の形成方法は、超接合構造を有する半導体装置の形成等にも利用することが可能である。

第１の実施の形態の逆阻止ＩＧＢＴ形成フローの概略説明図である。第１の実施の形態の絶縁膜形成工程の断面図である。第１の実施の形態のトレンチ形成工程の断面図である。第１の実施の形態のエピタキシャル成長工程の断面図である。第１の実施の形態の絶縁膜除去工程の断面図である。第１の実施の形態の活性化部形成工程の断面図である。第１の実施の形態の基板研削工程の断面図である。第１の実施の形態のイオン注入工程の断面図である。第１の実施の形態のアニール工程の断面図である。平面型活性部の断面図である。トレンチ型活性部の断面図である。第１の実施の形態の逆阻止ＩＧＢＴの構成例を示す図であって、（Ａ）はダイシングラインが交差する部分の要部平面図、（Ｂ）はダイシングライン位置での要部断面図である。従来の逆阻止ＩＧＢＴの構成例を示す図であって、（Ａ）はダイシングラインが交差する部分の要部平面図、（Ｂ）はダイシングライン位置での要部断面図である。第２の実施の形態の逆阻止ＩＧＢＴ形成フローの概略説明図である。第２の実施の形態の基板準備工程の断面図である。第２の実施の形態の絶縁膜形成工程の断面図である。第２の実施の形態のトレンチ形成工程の断面図である。第２の実施の形態のエピタキシャル成長工程の断面図である。第２の実施の形態の絶縁膜除去工程の断面図である。第２の実施の形態の活性化部形成工程の断面図である。第３の実施の形態の逆阻止ＩＧＢＴ形成フローの概略説明図である。第３の実施の形態の基板準備工程の断面図である。第３の実施の形態の絶縁膜形成工程の断面図である。第３の実施の形態の不純物イオン注入工程の断面図である。第３の実施の形態の積み増し工程の断面図である。第３の実施の形態の活性化部形成工程の断面図である。第３の実施の形態の逆阻止ＩＧＢＴの構成例であって、（Ａ）はダイシングラインが交差する部分の要部平面図、（Ｂ）はダイシングライン位置での要部断面図である。第４の実施の形態の逆阻止ＩＧＢＴの構成例であって、（Ａ）はダイシングラインが交差する部分の要部平面図、（Ｂ）はダイシングライン位置での要部断面図である。

符号の説明

１低濃度ｎ型シリコン基板
１ａ，２１ａトレンチ
２，２２，３２絶縁膜
２ａ，２２ａ，３２ａ窓開け部
３，２３高濃度ｐ型エピタキシャル層
３ａ，２３ａ，３３ａ分離層
４，２４，３４活性部
５ｐ型不純物注入層
５ａコレクタ層
６，３５耐圧構造
７，３６ダイシングライン
８，３７チップ端
２０，３０高濃度ｐ型シリコン基板
２１，３１低濃度ｎ層
３３ｐ型不純物
４１ａ，４１ｂ低濃度ｎ型ドリフト層
４２ａ，４２ｂｐ型ベース領域
４３ａ，４３ｂｎ⁺型エミッタ領域
４４ａ，４４ｂ絶縁膜
４５ａ，４５ｂゲート電極
４６ａ，４６ｂエミッタ電極
１００マスク
１０１開口部端
Ｌ₀ チッピング最大値
Ｘ_j 縦方向拡散距離
Ｙ_j 横方向拡散距離

Claims

第１導電型のドリフト層の表面に選択的に形成される第２導電型のベース領域と、前記ベース領域の表面に選択的に形成される第１導電型のエミッタ領域と、前記ドリフト層と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドリフト層の裏面から側部に亘って前記ベース領域の周囲を取り囲むようにして形成される第２導電型のコレクタ領域と、を有する半導体装置の製造方法において、
前記ベース領域が形成される領域を側部側から囲むように前記ドリフト層となる層にトレンチを形成する工程と、
前記トレンチに第２導電型のエピタキシャル層を形成して前記コレクタ領域の一部となる層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記トレンチに第２導電型の前記エピタキシャル層を形成して前記コレクタ領域の一部となる層を形成する工程の後に、
前記ベース領域と前記エミッタ領域と前記ゲート絶縁膜と前記ゲート電極とを有する活性部を形成する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
前記活性部を形成する際に前記エピタキシャル層に含まれる第２導電型の不純物を拡散させて前記コレクタ領域の一部となる層を形成することを特徴とする請求項２記載の半導体装置の製造方法。
前記ドリフト層となる層は、第１導電型の半導体基板で構成され、前記半導体基板の裏面に第２導電型のコレクタ層を形成する工程を有し、
形成された前記コレクタ層が前記コレクタ領域の一部となる層に接続されて前記コレクタ領域が形成されることを特徴とする請求項１記載の半導体装置の製造方法。
前記ドリフト層となる層は、第２導電型の半導体基板の上に形成された第１導電型の層であって、前記半導体基板が前記コレクタ領域の一部となる層に接続されて前記コレクタ領域が形成されることを特徴とする請求項１記載の半導体装置の製造方法。
第２導電型の半導体基板の上に形成された第１導電型のドリフト層と、前記ドリフト層の表面に選択的に形成される第２導電型のベース領域と、前記ベース領域の表面に選択的に形成される第１導電型のエミッタ領域と、前記ドリフト層と前記エミッタ領域に挟まれた前記ベース領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドリフト層の裏面から側部に亘って前記ベース領域の周囲を取り囲むようにして形成される第２導電型のコレクタ領域と、を有する半導体装置の製造方法において、
前記半導体基板に第１導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層に第２導電型の不純物を拡散中心部へイオン注入する工程と、を繰り返し前記エピタキシャル層を積み増し形成して前記ドリフト層を形成する工程と、
熱処理を行って前記不純物を前記拡散中心部から熱拡散して各拡散領域を接続するとともに前記拡散領域と前記半導体基板とを接続して前記コレクタ領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記ベース領域と前記エミッタ領域と前記ゲート絶縁膜と前記ゲート電極とを有する活性部を形成する熱処理によって、前記不純物を前記拡散中心部から熱拡散し各前記拡散領域を接続するとともに前記拡散領域と前記半導体基板とを接続して前記コレクタ領域を形成することを特徴とする請求項６記載の半導体装置の製造方法。