JP2006041109A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【解決手段】第1の導電層4上に、絶縁膜8を形成し、絶縁膜8に、第1の導電層4上に位置する接続孔8cを形成する。接続孔8cの中及び絶縁膜上に導電膜を形成し、さらに、絶縁膜8a上に位置する導電膜をCMP法で除去することにより、接続孔8cに導電体9を埋め込む。接続孔8cに埋め込まれた導電体9の表層を、不活性イオンを用いたスパッタエッチングにより除去し、その後、絶縁膜8上に、導電体9に接続する第2の導電層10aを形成する。
【選択図】 図1
Description
次いで、図3(C)に示すように、層間絶縁膜108上に、Wプラグ110aに接続するAl合金配線111を形成する(特許文献1参照)。
第1の導電層上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記第1の導電層上に位置する接続孔を形成する工程と、
前記接続孔の中及び前記絶縁膜上に導電膜を形成する工程と、
前記絶縁膜上に位置する前記導電膜をCMP法で除去することにより、前記接続孔に導電体を埋め込む工程と、
前記接続孔に埋め込まれた前記導電体の表層を除去する工程と、
前記絶縁膜上に、前記導電体に接続する第2の導電層を形成する工程と
を具備する。
導電膜を形成する工程は、接続孔の内側面及び底面、並びに絶縁膜上それぞれに、バリア膜としてのTiN膜を形成する工程と、TiN膜上にW膜を形成する工程と、を有してもよい。
接続孔の直径は300nm以下である場合、本発明は特に効果を発揮する。
第1の導電層は、半導体基板に形成された不純物領域であってもよいし、絶縁膜上に形成された配線であってもよい。導電体の表層を除去する工程は、該表層を5nm以上30nm以下除去する工程であるのが好ましい。
第1の導電層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
前記接続孔に埋め込まれた導電体と、
前記絶縁膜上に形成され、前記導電体に接続する第2の導電層と、
を具備し、前記導電体の表面が前記絶縁膜の表面より下に位置する。
下地層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
CMP法を用いて前記接続孔に埋め込まれ、かつ前記接続孔に埋め込まれた後に表層が除去された導電体と、
前記絶縁膜上に形成され、前記導電体に接続する導電層と
を具備する。
まず、図1(A)に示すように、シリコン基板1に、素子分離膜2をLOCOS法により形成する。次いで、シリコン基板1を熱酸化する。これにより、素子分離膜2の相互間に位置するシリコン基板1には、ゲート酸化膜3が形成される。
このようにして、シリコン基板1にはトランジスタが形成される。
その後、レジストパターンを除去する。
CMPにおいて、Wは酸化シリコンより優先的に研磨除去される。このため、Wプラグ9の上面は、層間絶縁膜8の上面より低くなり、Wプラグ9上に位置する凹部8dが形成される。そして、この凹部8dには、CMPで生じた研磨スラリーが残留する。残留した研磨スラリーにより、Wプラグ9の表層は酸化され、高抵抗の異常層となる。
その後、レジストパターンを除去する。
その後、レジストパターンを除去する。
この工程において、Wプラグ12の表層は、Wプラグ9の表層と同様に酸化され、高抵抗の異常層となる。また、Wプラグ12の上には凹部11dが形成される
その後、レジストパターンを除去する。
なお、Al合金配線13の代わりにパッドを形成しても、同様の効果を得ることができる。
Claims (9)
- 第1の導電層上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記第1の導電層上に位置する接続孔を形成する工程と、
前記接続孔の中及び前記絶縁膜上に導電膜を形成する工程と、
前記絶縁膜上に位置する前記導電膜をCMP法で除去することにより、前記接続孔に導電体を埋め込む工程と、
前記接続孔に埋め込まれた前記導電体の表層を除去する工程と、
前記絶縁膜上に、前記導電体に接続する第2の導電層を形成する工程と
を具備する半導体装置の製造方法。 - 前記導電体の表層を除去する工程は、不活性イオンを用いたスパッタエッチングにより前記表層を除去する工程である請求項1に記載の半導体装置の製造方法。
- 前記導電膜を形成する工程は、
前記接続孔の内側面及び底面、並びに前記絶縁膜上それぞれに、バリア膜としてのTiN膜を形成する工程と、
前記TiN膜上にW膜を形成する工程と、を有する請求項1又は2に記載の半導体装置の製造方法。 - 前記接続孔の直径は300nm以下である請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
- 前記第1の導電層は、半導体基板に形成された不純物領域である請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
- 前記第1の導電層は配線である請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
- 前記導電体の表層を除去する工程は、該表層を5nm以上30nm以下除去する工程である請求項1〜6のいずれか一項に記載の半導体装置の製造方法。
- 第1の導電層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
前記接続孔に埋め込まれた導電体と、
前記絶縁膜上に形成され、前記導電体に接続する第2の導電層と、
を具備し、前記導電体の表面が前記絶縁膜の表面より下に位置する半導体装置。 - 第1の導電層上に形成された絶縁膜と、
前記絶縁膜に形成された接続孔と、
CMP法を用いて前記接続孔に埋め込まれ、かつ前記接続孔に埋め込まれた後に表層が除去された導電体と、
前記絶縁膜上に形成され、前記導電体に接続する第2の導電層と
を具備する半導体装置。
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JP2004217359A JP4379245B2 (ja) | 2004-07-26 | 2004-07-26 | 半導体装置の製造方法 |
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JP2009021603A (ja) * | 2007-07-12 | 2009-01-29 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
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