JP2006033222A - 電流出力型駆動回路 - Google Patents

Abstract

【課題】負荷電流を微小な値に設定した場合における電流の設定精度の低下を抑えることができる電流出力型駆動回路を提供する。
【解決手段】抵抗回路ＶＲには、電流制御回路２１を介して負荷１−ｋの電流が流れる。この負荷電流によって抵抗回路ＶＲに発生する電圧は、制御信号生成回路２２において基準電圧Ｖｒｅｆとの差を検出される。制御信号生成回路２２では、この電圧差が小さくなるように調節された制御信号Ｓｃが生成され、この制御信号Ｓｃに応じて電流制御回路に流れる負荷電流が制御される。これにより、負荷電流を微小な値に設定する場合でも、抵抗回路ＶＲに発生する電圧は基準電圧Ｖｒｅｆと同等な大きさになるため、制御信号生成回路２２のオフセット誤差の影響による電流設定精度の低下を抑えることができる。
【選択図】 図２

Description

本発明は、設定された電流を発光ダイオード等の負荷に流す電流出力型駆動回路に関するものである。

図１２は、発光ダイオードの駆動に用いられる従来の電流出力型駆動回路の構成例を示す図である（例えば特許文献１の図２を参照）。
図１２に示す電流出力型駆動回路は、ｎ型ＭＯＳトランジスタＱａと、電流センス抵抗Ｒａと、電流検出増幅回路ＡＭＰａと、誤差増幅回路ＡＭＰｂと、デジタル−アナログ変換回路ＤＡＣとを有している。

発光ダイオードＬＤ１のアノードは電源ラインＶＤＤに接続され、そのカソードはｎ型ＭＯＳトランジスタＱａのドレインに接続される。
ｎ型ＭＯＳトランジスタＱａのソースは、電流センス抵抗Ｒａを介して基準電位ＶＳＳに接続される。
電流検出増幅回路ＡＭＰａは、ｎ型ＭＯＳトランジスタＱａのソース電流に応じて電流センス抵抗Ｒａに発生する電流検出信号を増幅し、誤差増幅回路ＡＭＰｂの反転入力端子（−）に入力する。
デジタル−アナログ変換回路ＤＡＣは、電流設定データＤｓｅｔに応じたアナログの電流設定信号Ｓｓｅｔを生成して、誤差増幅回路ＡＭＰｂの非反転入力端子（＋）に入力する。
誤差増幅回路ＡＭＰｂは、非反転入力端子（＋）と反転入力端子（−）との電圧差を増幅し、ｎ型ＭＯＳトランジスタＱａのゲートに入力する。

上記の構成によると、発光ダイオードＬＤ１の駆動電流は、電源ラインＶＤＤから発光ダイオードＬＤ１、ｎ型ＭＯＳトランジスタＱａ、および電流センス抵抗Ｒａを通って基準電位Ｖｓｓに流れる。したがって、電流センス抵抗Ｒａには、発光ダイオードＬＤ１の駆動電流に応じたレベルを有する電流検出信号が発生する。この電流検出信号は、電流検出増幅回路ＡＭＰａで増幅された後、誤差増幅回路ＡＭＰｂに入力される。誤差増幅回路ＡＭＰｂでは、デジタル−アナログ変換回路ＤＡＣから出力されるアナログの電流設定信号Ｓｓｅｔと、電流検出増幅回路ＡＭＰａから出力される電流検出信号との誤差が増幅され、この増幅信号がｎ型ＭＯＳトランジスタＱａのゲートに入力される。誤差増幅回路ＡＭＰｂのゲインが十分高いものとすると、発光ダイオードＬＤ１の駆動電流は、電流検出増幅回路ＡＭＰａの出力信号と電流設定信号Ｓｓｅｔとがほぼ等しくなる値、すなわち、電流設定データＤｓｅｔに応じた値に制御される。

特開２０００−６５３３号公報

ところで、図１２に示す電流出力型駆動回路では、負荷電流を微小な値に設定した場合、電流検出増幅回路ＡＭＰａや誤差増幅回路ＡＭＰｂにおけるオフセット成分が無視できなくなって、電流設定精度の誤差要因になることがある。

また、図１２に示す電流出力型駆動回路を複数用いて複数の発光ダイオードを同時に駆動する場合、上述したオフセット成分に起因する電流設定誤差によって各発光ダイオードの駆動電流がばらついてしまうため、素子間の発光輝度のばらつきを生じてしまうことがある。

さらに、駆動する発光ダイオードの数が多くなると、回路素子数の多い電流検出増幅回路ＡＭＰａや誤差増幅回路ＡＭＰｂが、消費電力と回路面積を増大させる要因になる。

本発明はかかる事情に鑑みてなされたものであり、その目的は、負荷電流を微小な値に設定した場合における電流の設定精度の低下を抑えることができる電流出力型駆動回路を提供することにある。

本発明の第１の発明は、入力される電流設定信号に応じた電流を負荷に流す電流出力型駆動回路であって、負荷電流が流れる第１のノードと第２のノードとの間に接続され、入力される制御信号に応じて上記負荷電流を制御する電流制御回路と、上記電流制御回路と上記第２のノードとを接続する配線上に挿入され、上記電流設定信号に応じて抵抗値が設定される抵抗回路と、入力される基準電圧と上記抵抗回路に発生する電圧との差が小さくなるように調節した上記電流制御回路の制御信号を生成する制御信号生成回路とを有する。

上記第１の発明の作用を説明する。
上記第１の発明によると、上記抵抗回路には、上記電流制御回路を介して負荷電流が流れる。上記制御信号生成回路においては、この負荷電流によって上記抵抗回路に発生する電圧と上記基準電圧との差が検出される。上記制御信号生成回路では、上記電圧差が小さくなるように調節された制御信号が生成され、この制御信号に応じて上記電流制御回路に流れる負荷電流が制御される。
これにより、上記負荷電流を微小な値に設定する場合でも、上記抵抗回路に発生する電圧は上記基準電圧と同等な大きさになるため、上記制御信号生成回路のオフセット誤差の影響による電流設定精度の低下が抑えられる。

上記第１の発明において、上記電流制御回路は、上記第１のノードと上記第２のノードとの間に並列に接続される複数のトランジスタを含んでも良い。上記抵抗回路は、上記複数のトランジスタと上記第２のノードとを接続する配線上に挿入される複数の第１の抵抗と、上記複数のトランジスタのうち、上記電流設定信号で指定されるトランジスタと上記第１の抵抗との接続ノードを共通に接続するスイッチ回路とを含んでも良い。上記制御信号生成回路は、上記スイッチ回路において共通接続されたノードに発生する電圧と上記基準電圧との差が小さくなるように調節した上記制御信号を生成しても良い。更に上記第１の発明は、上記電流設定信号で指定されるトランジスタに上記制御信号生成回路で生成された制御信号を入力し、他のトランジスタには当該トランジスタをオフさせる制御信号を入力する制御信号入力回路を有しても良い。

上記の構成によると、負荷電流は、上記複数のトランジスタのうち、上記電流設定信号で指定されるトランジスタに流れる。各トランジスタに流れる負荷電流は、それぞれ上記第１の抵抗を通り、上記第２のノードにおいて合成される。また、上記電流設定信号で指定されるトランジスタと上記第１の抵抗との接続ノードは、上記スイッチ回路によって共通に接続される。上記制御信号生成回路では、当該共通接続されたノードに発生する電圧と上記基準電圧との差が小さくなるように、上記制御信号が調節される。
したがって、上記電流設定信号で指定されたトランジスタに接続される上記第１の抵抗には、それぞれ、その抵抗値と上記基準電圧の大きさによって決まる所定の電流が流れる。そのため、上記電流設定信号で指定されるトランジスタが増えると、この増えたトランジスタに流れる電流が加算されるため、負荷電流は大きくなる。逆に、上記電流設定信号で指定されるトランジスタが減ると、このトランジスタに流れていた電流分が減るため、負荷電流は小さくなる。
仮に、上記電流制御回路を１つのトランジスタで実現すると、このトランジスタにおいて制御信号を負荷電流に変換するゲインは概ね一定に保たれるが、上記抵抗回路において負荷電流を電圧に変換するゲインは上記抵抗回路の抵抗値に応じて変化する。そのため、負荷電流が変わると、上記抵抗回路の抵抗値が変わり、これに応じて帰還制御のループゲインも変化してしまう。例えば、負荷電流が大きくなると、上記抵抗回路の抵抗値が小さく設定されるため、負荷電流を電圧に変換するゲインが小さくなる。そのため、ループゲインが小さくなって、電流設定の精度が低下する。
これに対し、上記の構成によれば、負荷電流の設定値に応じて負荷電流を制御するトランジスタの数を変化させると、上記電流変換回路の変換ゲインが変化する。例えば、負荷電流を制御するトランジスタの数を増やすと、この増えたトランジスタに流れる電流が負荷電流に加わるため、制御信号の変化量に対する負荷電流の変化量が大きくなり、上記電流変換回路の変換ゲインが大きくなる。
これにより、負荷電流の設定値に応じて上記抵抗回路の抵抗値が変化して、負荷電流を電圧に変換するゲインが変化しても、この変化を打ち消す方向に上記電流制御回路の変換ゲインが変化するため、ループゲインの変化が抑えられる。例えば負荷電流を大きくするために、上記抵抗回路の抵抗値を小さくすると、負荷電流を制御するトランジスタが加わって上記電流制御回路の変換ゲインが大きくなるため、ループゲインの低下が抑えられる。その結果、電流設定の精度の低下が抑制される。

また、上記第１の発明は、上記第１の抵抗と共通の半導体基板上に形成される第２の抵抗と、上記第２の抵抗に所定の電流を流す電流源とを有しても良く、上記制御信号生成回路は、上記第２の抵抗に発生する電圧を上記基準電圧として入力しても良い。
上記構成によると、負荷電流は、上記電流設定信号で指定されるトランジスタに接続される上記第１の抵抗の抵抗値と、上記第２の抵抗の抵抗値との比に応じた大きさになる。上記第１の抵抗および上記第２の抵抗が共通の半導体基板上に形成されると、これらの抵抗値比の絶対精度が高くなるため、上記負荷電流の設定精度が向上する。

また、上記第１の発明において、上記トランジスタは、上記半導体基板上において互いに等価な構造で形成される１つまたは複数の並列接続されたトランジスタ素子を含んでも良く、上記第１の抵抗は、上記半導体基板上において互いに等価な構造で形成される１つまたは複数の並列接続された抵抗素子を含んでも良い。そして、上記トランジスタに含まれる上記トランジスタ素子の数と、上記第１の抵抗に含まれる上記抵抗素子の数との比が、共通に接続される上記トランジスタと上記第１の抵抗との間で一定の比に設定されても良い。
上記の構成によると、上記トランジスタ素子は、共通の半導体基板上に等価な構造で形成されることによって互いに近似した特性を有するため、制御信号を負荷電流に変換するゲインが互いに近似する。また、上記抵抗素子は、共通の半導体基板上に等価な構造で形成されることによって互いに近似した抵抗値を有するため、負荷電流を電圧に変換するゲインが互いに近似する。
そのため、例えば上記電流設定信号によって１つトランジスタが指定され、当該指定されたトランジスタにＬ個のトランジスタ素子が含まれるものとすると、上記制御信号を負荷電流に変換するゲインは、１個のトランジスタ素子による変換ゲインのＬ倍に近似する。また、上記指定されたトランジスタと共通に接続される第１の抵抗にＭ個の抵抗素子が含まれるものとすると、負荷電流を電圧に変換するゲインは、１個の抵抗素子による変換ゲインのＭ分の１に近似する。したがって、上記指定されたトランジスタとこれに接続される第１の抵抗とにおいて上記制御信号を上記第１の抵抗の電圧に変換するゲインは、１個のトランジスタ素子と抵抗素子における変換ゲインの（Ｌ／Ｍ）倍に近似する。
一方、この（Ｌ／Ｍ）は上記一定の比を有するため、上記電流設定信号において何れのトランジスタが指定される場合も一定である。
したがって、上記トランジスタと上記第１の抵抗とにおいて上記制御信号を上記第１の抵抗の電圧に変換するゲインは、上記電流設定信号において何れのトランジスタが指定される場合も一定の値に近似する。
また、上記電流設定信号において複数のトランジスタが指定される場合、当該複数のトランジスタの全体に含まれるトランジスタ素子の総数と、当該複数のトランジスタに接続される複数の第１の抵抗の全体に含まれる抵抗素子の総数との比は、１つのトランジスタが指定される場合と同様、上記一定の比を有する。そのため、指定された複数のトランジスタとこれに接続される複数の第１の抵抗とにおいて上記制御信号を上記第１の抵抗の電圧に変換するゲインは、１つのトランジスタが指定される場合と同じ一定の値に近似する。
このように、上記制御信号を上記第１の抵抗の電圧に変換するゲインが一定の値に近似するため、負荷電流の設定値の変化に応じたループゲインの変化が抑えられる。

本発明の第２の発明は、入力される電流設定信号に応じた電流を負荷に流す複数の駆動ユニットを有した電流出力型駆動回路であって、上記駆動ユニットは、負荷電流が流れる第１のノードと第２のノードとの間に接続され、入力される制御信号を保持し、当該保持した制御信号に応じて上記負荷電流を制御する電流制御回路と、上記電流制御回路と上記第２のノードとを接続する配線上に挿入され、上記電流設定信号に応じて抵抗値が設定される抵抗回路と、上記抵抗回路に発生する電圧を出力する第１の端子と、上記電流制御回路に入力するための制御信号を入力する第２の端子とをそれぞれ含んでおり、上記複数の駆動ユニットのうち、入力されるユニット指定信号で指定された駆動ユニットの上記第１の端子を選択し、当該選択した端子から出力される電圧を出力する第１の選択回路と、入力される基準電圧と上記第１の選択回路から出力される電圧との差が小さくなるように調節した上記電流制御回路の制御信号を生成する制御信号生成回路と、上記複数の駆動ユニットのうち、上記ユニット指定信号で指定される駆動ユニットの上記第２の端子を選択し、当該選択した端子に上記制御信号生成回路で生成された制御信号を入力する第２の選択回路とを有する。

上記第２の発明の作用を説明する。
上記第２の発明によると、上記ユニット指定信号で指定される駆動ユニットの上記電流制御回路には、上記制御信号生成回路において生成される制御信号が上記第２の選択回路および上記第２の端子を介して入力される。これにより、上記電流制御回路には、入力される制御信号に応じた負荷電流が流れる。この負荷電流は、上記抵抗回路に流れて、上記電流設定信号で設定される抵抗値に応じた電圧を発生させる。上記抵抗回路に発生する電圧は、上記第１の端子から上記第１の選択回路を介して上記制御信号生成回路に入力され、上記基準電圧との差が検出される。上記制御信号生成回路では、上記電圧差が小さくなるように調節された制御信号が生成され、この制御信号に応じて上記電流制御回路に流れる負荷電流が制御される。一方、上記ユニット指定信号で指定されない他の駆動ユニットの上記電流制御回路には、以前に入力された制御信号が保持されており、この保持された制御信号に応じた負荷電流が流れる。
これにより、上記負荷電流を微小な値に設定する場合でも、上記抵抗回路に発生する電圧は上記基準電圧と同等な大きさになるため、上記制御信号生成回路のオフセット誤差の影響による電流設定精度の低下が抑えられる。
また、複数の駆動ユニットにおいて上記制御信号生成回路を共用するため、各駆動ユニットに制御信号生成回路を設ける場合に比べて、回路面積や消費電力が削減される。

上記第２の発明において、上記電流制御回路は、上記第１のノードと上記第２のノードとの間に並列に接続される複数のトランジスタを含んでも良い。上記抵抗回路は、上記複数のトランジスタと上記第２のノードとを接続する配線上に挿入される複数の第１の抵抗と、上記複数のトランジスタのうち、上記電流設定信号で指定されるトランジスタと上記第１の抵抗との接続ノードを上記第１の端子に共通に接続するスイッチ回路とを含んでも良い。更に、上記駆動ユニットは、上記複数のトランジスタのうち、上記電流設定信号で指定されるトランジスタに上記第２の端子から入力される制御信号を入力し、他のトランジスタには当該トランジスタをオフさせる制御信号を入力する制御信号入力回路をそれぞれ含んでも良い。

上記の構成によると、負荷電流は、上記複数のトランジスタのうち、上記電流設定信号で指定されるトランジスタに流れる。各トランジスタに流れる負荷電流は、それぞれ上記第１の抵抗を通り、上記第２のノードにおいて合成される。また、上記電流設定信号で指定されるトランジスタと上記第１の抵抗との接続ノードは、上記スイッチ回路によって上記第１の端子に共通に接続される。上記第１の端子に発生する電圧は、上記第１の選択回路を介して上記制御信号生成回路に入力され、上記基準電圧との差を検出される。上記制御信号生成回路では、入力される第１の端子の電圧と上記基準電圧との差が小さくなるように、上記制御信号が調節される。この制御信号が、上記第２の選択回路から上記第２の端子を介して上記電流制御回路に入力され、これに応じて負荷電流が制御される。
したがって、上記電流設定信号で指定されたトランジスタに接続される上記第１の抵抗には、それぞれ、その抵抗値と上記基準電圧の大きさによって決まる所定の電流が流れる。そのため、上記電流設定信号で指定されるトランジスタが増えると、この増えたトランジスタに流れる電流が加算されるため、負荷電流は大きくなる。逆に、上記電流設定信号で指定されるトランジスタが減ると、このトランジスタに流れていた電流分が減るため、負荷電流は小さくなる。すなわち、負荷電流の設定値に応じて負荷電流を制御するトランジスタの数を変化させることにより、上記電流変換回路の変換ゲインを変化させることが可能になる。例えば、負荷電流を制御するトランジスタの数を増やすと、この増えたトランジスタに流れる電流が負荷電流に加わるため、制御信号の変化量に対する負荷電流の変化量が大きくなり、上記電流変換回路の変換ゲインが大きくなる。
これにより、負荷電流の設定値に応じて負荷電流を電圧に変換するゲインが変化しても、この変化を打ち消す方向に上記電流制御回路の変換ゲインが変化するため、帰還制御のループゲインの変化が抑えられる。

また、上記第２の発明において、上記駆動ユニットは、上記第１の抵抗と共通の半導体基板上に形成される第２の抵抗と、上記第２の抵抗に所定の電流を流す電流源と、上記第２の抵抗に発生する電圧を上記基準電圧として出力する第３の端子とをそれぞれ含んでも良い。更に、上記第２の発明は、上記複数の駆動ユニットのうち、上記ユニット指定信号で指定される駆動ユニットの上記第３の端子を選択し、当該選択した端子から出力される基準電圧を上記制御信号生成回路に入力する第３の選択回路を有しても良い。
上記の構成によると、負荷電流は、上記電流設定信号で指定されるトランジスタに接続される上記第１の抵抗の抵抗値と、上記第２の抵抗の抵抗値との比に応じた大きさになる。上記第１の抵抗および上記第２の抵抗が共通の半導体基板上に形成されると、これらの抵抗値比の絶対精度が高くなるため、上記負荷電流の設定精度が高くなる。

また、上記第２の発明において、上記駆動ユニットは、上記第１の抵抗と共通の半導体基板上に形成される第２の抵抗と、上記第２の抵抗に流れる電流を入力する第３の端子とをそれぞれ含んでも良い。更に、上記第２の発明は、所定の電流を出力する電流源と、上記複数の駆動ユニットのうち、上記ユニット指定信号で指定される駆動ユニットの上記第３の端子を選択し、当該選択した端子に上記電流源の電流を入力する第４の選択回路と、上記複数の駆動ユニットのうち、上記ユニット指定信号で指定される駆動ユニットの上記第２の抵抗を選択し、当該選択した抵抗に発生する電圧を上記基準電圧として上記制御信号生成回路に入力する第５の選択回路を有しても良い。
上記の構成においても、負荷電流は、上記電流設定信号で指定されるトランジスタに接続される上記第１の抵抗の抵抗値と、上記第２の抵抗の抵抗値との比に応じた大きさになる。そのため、上記第１の抵抗および上記第２の抵抗が共通の半導体基板上に形成されると、これらの抵抗値比の絶対精度が高くなるため、上記負荷電流の設定精度が高くなる。
また、上記の構成によれば、複数の駆動ユニットにおいて電流源が共用されるため、駆動ユニット間の電流設定値のばらつきが小さくなる。

また、上記第２の発明において、上記トランジスタは、上記半導体基板上において互いに等価な構造で形成される１つまたは複数の並列接続されたトランジスタ素子を含んでも良く、上記第１の抵抗は、上記半導体基板上において互いに等価な構造で形成される１つまたは複数の並列接続された抵抗素子を含んでも良い。そして、上記トランジスタに含まれる上記トランジスタ素子の数と、上記第１の抵抗に含まれる上記抵抗素子の数との比が、共通に接続される上記トランジスタと上記第１の抵抗との間で一定の比に設定されても良い。
上記の構成によると、上記トランジスタ素子は、共通の半導体基板上に等価な構造で形成されることによって互いに近似した特性を有するため、制御信号を負荷電流に変換するゲインが互いに近似する。また、上記抵抗素子は、共通の半導体基板上に等価な構造で形成されることによって互いに近似した抵抗値を有するため、負荷電流を電圧に変換するゲインが互いに近似する。
そのため、例えば上記電流設定信号によって１つトランジスタが指定され、当該指定されたトランジスタにＬ個のトランジスタ素子が含まれるものとすると、上記制御信号を負荷電流に変換するゲインは、１個のトランジスタ素子による変換ゲインのＬ倍に近似する。また、上記指定されたトランジスタと共通に接続される第１の抵抗にＭ個の抵抗素子が含まれるものとすると、負荷電流を電圧に変換するゲインは、１個の抵抗素子による変換ゲインのＭ分の１に近似する。したがって、上記指定されたトランジスタとこれに接続される第１の抵抗とにおいて上記制御信号を上記第１の抵抗の電圧に変換するゲインは、１個のトランジスタ素子と抵抗素子における変換ゲインの（Ｌ／Ｍ）倍に近似する。
一方、この（Ｌ／Ｍ）は上記一定の比を有するため、上記電流設定信号において何れのトランジスタが指定される場合も一定である。
したがって、上記トランジスタと上記第１の抵抗とにおいて上記制御信号を上記第１の抵抗の電圧に変換するゲインは、上記電流設定信号において何れのトランジスタが指定される場合も一定の値に近似する。
また、上記電流設定信号において複数のトランジスタが指定される場合、当該複数のトランジスタの全体に含まれるトランジスタ素子の総数と、当該複数のトランジスタに接続される複数の第１の抵抗の全体に含まれる抵抗素子の総数との比は、１つのトランジスタが指定される場合と同様、上記一定の比を有する。そのため、指定された複数のトランジスタとこれに接続される複数の第１の抵抗とにおいて上記制御信号を上記第１の抵抗の電圧に変換するゲインは、１つのトランジスタが指定される場合と同じ一定の値に近似する。
このように、上記制御信号を上記第１の抵抗の電圧に変換するゲインが一定の値に近似するため、負荷電流の設定値の変化に応じたループゲインの変化が抑えられる。

また、上記第２の発明において、上記駆動ユニットは、入力される制御信号に応じた電流が流れる第３のトランジスタと、一方の端子が上記第３のトランジスタに接続され、他方の端子が上記第２のノードに接続される第３の抵抗とをそれぞれ含んでも良い。上記スイッチ回路は、上記電流設定信号において上記複数のトランジスタを何れも指定されない場合、上記第３のトランジスタと上記第３の抵抗との接続ノードを上記第１の端子に接続しても良い。上記制御信号入力回路は、上記電流設定信号において上記複数のトランジスタを何れも指定されない場合、上記第２の端子から入力される制御信号を上記第３のトランジスタに入力し、上記複数のトランジスタには当該トランジスタをオフさせる制御信号をそれぞれ入力しても良い。
上記の構成によると、上記ユニット指定信号で指定される駆動ユニットに入力される上記電流設定信号において、上記複数のトランジスタが何れも指定されていない場合、上記制御信号生成回路には、上記第３のトランジスタと上記第３の抵抗との接続ノードに発生する電圧が上記第１の端子および上記第１の選択回路を介して入力される。そして、上記制御信号生成回路において生成される制御信号は、上記第２の選択回路および上記第２の端子を介して、上記第３のトランジスタに入力される。これにより、上記制御信号生成回路では、上記第３の抵抗に発生する電圧と上記基準電圧との差が小さくなるように上記制御信号を調節する帰還制御が働くため、帰還ループの切断により生じる上記制御信号の不定状態が防止される。

本発明によれば、負荷電流を微小な値に設定した場合における電流の設定精度の低下を抑えることができる。

以下、本発明を６つの実施形態について、図面を参照しながら説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る電流出力型駆動回路の構成の一例を示す図である。
図１に示す電流出力型駆動回路は、例えばＬＥＤ等の一定電流で駆動される負荷１−１，…，１−ｍ（ｍは１より大きい任意の整数を示す。以下同じ。）を駆動する駆動ユニット２−１，…，２−ｍを有する。

負荷１−ｋ（ｋは１からｍまでの整数を示す。以下同じ。）は、一方の端子が電源ラインＶＤＤに接続され、他方の端子が駆動ユニット２−ｋを介して基準電位ＶＳＳに接続される。

駆動ユニット２−ｋは、電流設定信号Ｄｋに応じた電流を負荷１−ｋに流す。電流設定信号Ｄｋは、例えばｎビット（ｎは１より大きい任意の整数を示す。以下同じ。）のデジタル信号であり、駆動ユニットごとに供給される。

図２は、駆動ユニット２−ｋの構成の一例を示す図である。
図２に示す駆動ユニット２−ｋは、電流制御回路２１と、制御信号生成回路２２と、抵抗回路ＶＲと、抵抗Ｒｆと、電流源ＣＭ１とを有する。
電流制御回路２１は、本発明の電流制御回路の一実施形態である。
抵抗回路ＶＲは、本発明の抵抗回路の一実施形態である。
制御信号生成回路２２は、本発明の制御信号生成回路の一実施形態である。

電流制御回路２１は、負荷１−ｋの電流が流れるノードＮ１と基準電位ＶＳＳとの間に接続されており、入力される制御信号Ｓｃに応じて負荷電流を制御する。電流制御回路２１は、例えば、ＭＯＳトランジスタ等のトランジスタを用いて構成される。

抵抗回路ＶＲは、電流制御回路２１と基準電位ＶＳＳとを接続する配線上に挿入されており、電流設定信号Ｄｋに応じて抵抗値が設定される。すなわち、抵抗回路ＶＲと電流制御回路２１はノードＮ３を介して直列に接続されており、電流制御回路２１の他方の端子はノードＮ１に接続され、抵抗回路ＶＲの他方の端子は基準電位ＶＳＳに接続される。
抵抗回路ＶＲは、例えば、複数の抵抗とスイッチによって構成されており、このスイッチのオンとオフを電流設定信号Ｄｋのビット値に応じて切り替えることによって抵抗値を変化させる。

制御信号生成回路２２は、抵抗回路ＶＲに発生する電圧と基準電圧Ｖｒｅｆとの差が小さくなるように調節した制御信号Ｓｃを生成して、電流制御回路２１に入力する。
制御信号生成回路２２は、例えば演算増幅器で構成されており、抵抗回路ＶＲに発生する電圧と基準電圧Ｖｒｅｆとの差を高いゲインで増幅することによって制御信号Ｓｃを生成する。

電流源ＣＭ１は、抵抗Ｒｆに一定の基準電流Ｉを流す。図２の例において、抵抗Ｒｆの一方の端子は基準電位ＶＳＳに接続され、他方の端子は電流源ＣＭ１を介して電源ラインＶＤＤに接続される。
抵抗Ｒｆに基準電流Ｉが流れることにより、抵抗Ｒｆには基準電圧Ｖｒｅｆが発生する。この基準電圧Ｖｒｅｆが、上述した制御信号生成回路２２に入力される。

上述した構成によると、抵抗回路ＶＲには、電流制御回路２１を介して負荷１−ｋの電流が流れる。この負荷電流によって抵抗回路ＶＲに発生する電圧は、制御信号生成回路２２において基準電圧Ｖｒｅｆとの差が検出される。制御信号生成回路２２では、この電圧差が小さくなるように調節された制御信号Ｓｃが生成され、この制御信号Ｓｃに応じて電流制御回路に流れる負荷電流が制御される。
これにより、負荷電流を微小な値に設定する場合でも、抵抗回路ＶＲに発生する電圧は基準電圧Ｖｒｅｆと同等な大きさになるため、制御信号生成回路２２のオフセット誤差の影響による電流設定精度の低下を抑えることができる。

また、負帰還の制御によって負荷電流が設定されるため、ループゲインを大きくすることにより、電流の設定精度を向上させることができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

図３は、本発明の第２の実施形態に係る電流出力型駆動回路の駆動ユニット２Ａ−ｋの構成例を示す図である。
図３に示す電流出力型駆動回路は、ｎチャンネルＭＯＳ型のトランジスタＱ１，…，Ｑｎと、電流センス抵抗Ｒ１，…，Ｒｎと、抵抗Ｒｆと、スイッチＳＷＡ１，…，ＳＷＡｎと、スイッチＳＷＢ１，…，ＳＷＢｎと、スイッチＳＷＣ１，…，ＳＷＣｎと、制御信号生成回路２２と、電流源ＣＭ１とを有する。
トランジスタＱ１，…，Ｑｎは、本発明のトランジスタの一実施形態である。
電流センス抵抗Ｒ１，…，Ｒｎは、本発明の第１の抵抗の一実施形態である。
スイッチＳＷＡ１，…，ＳＷＡｎならびにスイッチＳＷＢ１，…，ＳＷＢｎを有する回路は、本発明の制御信号入力回路の一実施形態である。
スイッチＳＷＣ１，…，ＳＷＣｎを有する回路は、本発明のスイッチ回路の一実施形態である。
電流源ＣＭ１は、本発明の電流源の一実施形態である。
抵抗Ｒｆは、本発明の第２の抵抗の一実施形態である。

トランジスタＱ１〜Ｑｎは、負荷１−ｋの電流が流れるノードＮ１と基準電位ＶＳＳとの間に並列に接続される。

例えばトランジスタＱ１〜Ｑｎは、共通の半導体基板上において互いに等価な構造で形成されるｎチャンネル型ＭＯＳのトランジスタ素子をそれぞれ所定数ずつ並列に接続して構成される。
図３の例において、トランジスタＱｉ（ｉは１からｎまでの整数を示す。以下同じ。）は、等価な構造のトランジスタ素子を２^i-1個並列に接続して構成される。この場合、各トランジスタ素子は近似した特性を有するため、トランジスタＱ１とトランジスタＱｉに同一のゲート−ソース間電圧を与えると、トランジスタＱｉにはトランジスタＱ１に流れる電流の２^i-1倍に近似した電流が流れる。また、ゲートに入力する制御信号Ｓｃの電圧変化を負荷電流の変化に変換するゲイン（すなわち相互コンダクタンス）について比較すると、トランジスタＱｉはトランジスタＱ１に対して概ね２^i-1倍になる。

電流センス抵抗Ｒ１〜Ｒｎは、トランジスタＱ１〜Ｑｎと基準電位ＶＳＳとを接続する配線上に挿入される。すなわち、電流センス抵抗Ｒｉの一方の端子はトランジスタＱｉのソースに接続され、他方の端子は基準電位ＶＳＳに接続される。

例えば電流センス抵抗Ｒ１〜Ｒｎは、共通の半導体基板上において互いに等価な構造で形成される抵抗素子をそれぞれ所定数ずつ並列に接続して構成される。
図３の例において、電流センス抵抗Ｒｉは、等価な抵抗素子を２^i-1個並列に接続して構成される。この場合、各トランジスタ素子は近似した抵抗値を有するため、電流センス抵抗Ｒｉは電流センス抵抗Ｒ１に対して概ね２^i-1分の１の抵抗値を有する。電流変化を電圧変化に変換するゲインについて比較すると、電流センス抵抗Ｒｉは電流センス抵抗Ｒ１に対して概ね２^i-1分の１になる。

スイッチＳＷＣ１〜ＳＷＣｎは、ｎ個のトランジスタＱ１〜Ｑｎのうち電流設定信号Ｄｋで指定されるトランジスタとこれに直列接続される電流センス抵抗（Ｒ１〜Ｒｎ）との接続ノード（Ｎ３−１〜Ｎ３−ｎ）を共通に接続する、スイッチ回路を構成する。

スイッチＳＷＣｉは、トランジスタＱｉおよび電流センス抵抗Ｒｉの接続ノードＮ３−ｉとノードＮ４との間に接続される。
ｎビットの電流設定信号Ｄｋにおいて、第１ビットを最下位ビット、第ｎビットを最上位ビットとした場合、スイッチＳＷＣｉは、電流設定信号Ｄｋの第ｉビットの値に応じてオンまたはオフする。すなわち、スイッチＳＷＣｉは、第ｉビットの値が‘１’の場合にオンし、‘０’の場合にオフする。

スイッチＳＷＡ１〜ＳＷＡｎとスイッチＳＷＢ１〜ＳＷＢｎは、トランジスタＱ１〜Ｑｎのゲートに制御信号を入力する制御信号入力回路を構成する。
この制御信号入力回路は、ｎ個のトランジスタＱ１〜Ｑｎのうち、電流設定信号Ｄｋで指定されるトランジスタのゲートに、制御信号生成回路２２で生成される制御信号Ｓｃを入力し、他のトランジスタのゲートには、当該トランジスタをオフさせる制御信号として基準電位Ｖｓｓを入力する。

スイッチＳＷＡｉの一方の端子は、制御信号生成回路２２の制御信号Ｓｃの出力端子に接続され、他方の端子はトランジスタＱｉのゲートに接続される。スイッチＳＷＡｉは、電流設定信号Ｄｋの第ｉビットが‘１’の場合にオンし、‘０’の場合にオフする。

スイッチＳＷＢｉの一方の端子はトランジスタＱｉのゲートに接続され、他方の端子は基準電位ＶＳＳに接続される。スイッチＳＷＢｉは、電流設定信号Ｄｋの第ｉビットが‘１’の場合にオフし、‘０’の場合にオンする。

制御信号生成回路２２は、スイッチ回路（ＳＷＣ１〜ＳＷＣｎ）によってノードＮ３−１〜Ｎ３−ｎを共通接続したノードＮ４に発生する電圧と、抵抗Ｒｆに発生する基準電圧Ｖｒｅｆとの差が小さくなるように調節した制御信号Ｓｃを生成する。

電流源ＣＭ１と抵抗Ｒｆは、図２の同一符号と同一の構成要素であり、基準電圧Ｖｒｅｆを発生する。

駆動ユニット２Ａ−１〜２Ａ−ｍを有する電流出力型駆動回路の全体構成については、図１に示す回路と同様である。

ここで、上述した構成を有する第２の実施形態に係る電流出力型駆動回路の動作を説明する。

電流設定信号Ｄｋで指定されるトランジスタのゲートには、スイッチ（ＳＷＡ１〜ＳＷＡｍ）を介して制御信号Ｓｃが入力される一方で、指定されない他のトランジスタのゲートには、スイッチ（ＳＷＢ１〜ＳＷＢｍ）を介してトランジスタをオフさせる制御信号（すなわち基準電位ＶＳＳ）が入力される。そのため、負荷１−ｋに流れる負荷電流は、トランジスタＱ１〜Ｑｎのうち、電流設定信号Ｄｋで指定されるトランジスタに流れる。これらのトランジスタに流れる負荷電流は、それぞれトランジスタと直列接続される抵抗（Ｒ１〜Ｒｎ）を通って基準電位ＶＳＳに流れる。

また、電流設定信号Ｄｋで指定されるトランジスタとその直列抵抗（Ｒ１〜Ｒｎ）との接続ノード（Ｎ３−１〜Ｎ３−ｎ）は、スイッチ回路（ＳＷＣ１〜ＳＷＣｎ）によって共通に接続される。制御信号生成回路２２では、この共通接続されたノードＮ４に発生する電圧と基準電圧Ｖｒｅｆとの差が小さくなるように、制御信号Ｓｃが調節される。
したがって、電流設定信号Ｄｋで指定されたトランジスタに直列接続される抵抗（Ｒ１〜Ｒｎ）には、それぞれ、その抵抗値と基準電圧Ｖｒｅｆの大きさによって決まる所定の電流が流れる。例えば電流設定信号Ｄｋの第ｉビットが‘１’に設定されてトランジスタＱｉに負荷電流が流れる場合、このトランジスタＱｉに直列接続される電流センス抵抗Ｒｉには、概ね‘Ｖｒｅｆ／（ｒ／２^i-1）’の電流が流れる。

負荷１−ｋに流れる全体の電流Ｉｏｕｔは、各電流センス抵抗（Ｒ１〜Ｒｎ）に流れる電流の合計であるため、次式で表すことができる。

ただし、式（１）において、‘Ｄｋ（ｉ）’は電流設定信号Ｄｋの第ｉビットの値を示し、‘ｒｆ’は抵抗Ｒｆの抵抗値を示す。

また、スイッチ回路（ＳＷＣ１〜ＳＷＣｎ）を介してノードＮ４と基準電位Ｖｓｓとの間に並列接続される電流センス抵抗（Ｒ１〜Ｒｎ）の全体の抵抗値ｒｔは、次式のように表される。

図３に示す駆動ユニットでは、この抵抗値ｒｔの抵抗に負荷電流Ｉｏｕｔが流れて発生する電圧‘Ｉｏｕｔ×ｒｔ’と基準電圧Ｖｒｅｆとの差が小さくなるように帰還制御が働くため、等式‘Ｉｏｕｔ×ｒｔ＝Ｖｒｅｆ’が成立する。この等式からも、式（１）の関係が導かれる。

式（２）から分かるように、スイッチ回路（ＳＷＣ１〜ＳＷＣｎ）と電流センス抵抗（Ｒ１〜Ｒｎ）とで構成される抵抗回路の全体の抵抗値ｒｔは、電流設定信号Ｄｋのビット値に応じて変化する。すなわち、負荷電流を電圧信号に変換して制御信号生成回路２２に帰還する回路のゲインは、負荷電流の設定値に応じて変化する。

仮に、図２に示す駆動ユニットにおいて、電流制御回路２１を１つのＭＯＳトランジスタで構成した場合、このトランジスタにおいて制御信号Ｓｃの電圧変化を負荷電流の変化に変換するゲイン（すなわち相互コンダクタンス）は、ＭＯＳトランジスタの特性に依存するものの、概ね一定に保たれる。一方、負荷電流の設定値を変化させると、抵抗回路ＶＲの抵抗値がこれに応じて変化するため、負荷電流を電圧信号に変換するゲインが変化する。したがって、帰還制御の全体のループゲインは、負荷電流の設定値に応じて変化してしまう。例えば、負荷電流が大きくなると、抵抗値ｒｆが小さく設定されるため、負荷電流を電圧に変換するゲインが小さくなる。そのため、ループゲインが小さくなって、電流設定の精度が低下する。

これに対し、図３に示す駆動ユニットでは、式（１）から分かるように、電流設定信号Ｄｋで指定するトランジスタを増減させて、負荷電流を変化させることができる。すなわち、電流設定信号Ｄｋで指定するトランジスタが増えると、その増えたトランジスタに流れる電流分が加算されるため、負荷電流は大きくなる。逆に、電流設定信号Ｄｋで指定されるトランジスタが減ると、このトランジスタに流れていた電流分が減るため、負荷電流は小さくなる。
負荷電流を制御するトランジスタが増減すると、トランジスタＱ１〜Ｑｎで構成される電流制御回路の相互コンダクタンスが変化する。例えば、負荷電流を制御するトランジスタの数を増やすと、この増えたトランジスタに流れる電流が負荷電流に加わるため、制御信号Ｓｃの変化量に対する負荷電流の変化量が大きくなり、電流制御回路（Ｑ１〜Ｑｎ）の全体の相互コンダクタンスが大きくなる。

このように、図３に示す駆動ユニットでは、負荷電流の設定値に応じて全体の抵抗値ｒｔが変化し、負荷電流を電圧に変換するゲインが変化しても、この変化を打ち消す方向に電流制御回路（Ｑ１〜Ｑｎ）の相互コンダクタンスが変化するため、ループゲインの変化を抑制することができる。
例えば、負荷電流を大きくするために、抵抗回路（ＳＷＣ１〜ＳＷＣｎおよびＲ１〜Ｒｎ）の抵抗値ｒｔを小さくすると、負荷電流を制御するトランジスタが追加されて電流制御回路（Ｑ１〜Ｑｎ）の相互コンダクタンスが大きくなるため、ループゲインの低下を抑制することができる。その結果、ループゲインの低下による電流設定の精度の低下を抑えることができる。
ループゲインの変化が抑制されることにより、帰還制御の安定性が高くなるという利点もある。

また、トランジスタＱ１，Ｑ２，…，Ｑｎをそれぞれ１個，２個，…，２^n-1個の並列接続されたトランジスタ素子で構成し、これらのトランジスタ素子を共通の半導体基板上に等価な構造で形成すると、これらは互いに近似した特性を有するため、制御信号Ｓｃの電圧変化を負荷電流の変化に変換するゲイン（相互コンダクタンス）が互いに近似する。同様に、電流センス抵抗Ｒ１，Ｒ２，…，Ｒｎをそれぞれ１個，２個，…，２^n-1個の並列接続された抵抗素子で構成し、これらの抵抗素子を共通の半導体基板上に等価な構造で形成すると、これらは互いに近似した抵抗値を有するため、負荷電流を電圧に変換するゲインが互いに近似する。
そのため、例えば電流設定信号Ｄｋによって１つトランジスタＱｉが指定され、当該指定されたトランジスタＱｉにＬ個のトランジスタ素子が含まれるものとすると、制御信号Ｓｃを負荷電流に変換するゲインは、１個のトランジスタ素子による変換ゲインのＬ倍に近似する。また、このトランジスタＱｉと共通に接続される電流センス抵抗ＲｉにＭ個の抵抗素子が含まれるものとすると、負荷電流を電圧に変換するゲインは、１個の抵抗素子による変換ゲインのＭ分の１に近似する。したがって、トランジスタＱｉとこれに接続される電流センス抵抗Ｒｉとにおいて制御信号Ｓｃを電流センス抵抗Ｒｉの電圧に変換するゲインは、１個のトランジスタ素子と抵抗素子における変換ゲインの（Ｌ／Ｍ）倍に近似する。
一方、トランジスタＱｉに含まれるトランジスタ素子の個数Ｌと、電流センス抵抗Ｒｉに含まれる抵抗素子の個数Ｍとの比（Ｌ／Ｍ）は、Ｌ＝Ｍ＝２^i-1であるため、（Ｌ／Ｍ）＝１となり、一定の比に設定されている。すなわち、電流設定信号Ｄｋにおいて何れのトランジスタが指定される場合も比（Ｌ／Ｍ）は一定である。
したがって、トランジスタＱｉと電流センス抵抗Ｒｉとにおいて制御信号Ｓｃを電流センス抵抗Ｒｉの電圧に変換するゲインは、電流設定信号Ｄｋにおいてどのトランジスタが指定されても一定の値に近似する。
また、電流設定信号Ｄｋにおいて複数のトランジスタが指定される場合、当該複数のトランジスタの全体に含まれるトランジスタ素子の総数と、当該複数のトランジスタに接続される複数の電流センス抵抗の全体に含まれる抵抗素子の総数との比は、１つのトランジスタが指定される場合と同様、一定の比（Ｌ／Ｍ）を有する。そのため、指定された複数のトランジスタとこれに接続される複数の電流センス抵抗とにおいて制御信号Ｓｃを電流センス抵抗の電圧に変換するゲインは、１つのトランジスタが指定される場合と同じ一定の値に近似する。
このように、制御信号Ｓｃを電流センス抵抗の電圧に変換するゲインが一定の値に近似するため、負荷電流の設定値の変化に応じたループゲインの変化をより小さく抑えることができる。
また、トランジスタ素子および抵抗素子を共通の半導体基板上に形成することにより、これらの素子の特性の温度による変化が概ね等しくなるため、電流設定精度の温度変化によるばらつきを小さく抑えることができる。

更に、図３に示すように、電流源ＣＭ１と抵抗Ｒｆとによって基準電圧Ｖｒｅｆを発生させると、負荷電流Ｉｏｕｔは、式（１）に示すように、電流設定信号Ｄｋで指定されるトランジスタに直列接続される電流センス抵抗（Ｒ１〜Ｒｎ）の各抵抗値と抵抗Ｒｆの抵抗値ｒｆとの比に応じた大きさになる。
したがって、電流センス抵抗（Ｒ１〜Ｒｎ）と抵抗Ｒｆとを共通の半導体基板上に形成することにより、これらの抵抗値の比を高い精度で所定の比に設定できるため、負荷電流の設定精度を高めることができる。
また、電流センス抵抗（Ｒ１〜Ｒｎ）と抵抗Ｒｆとを共通の半導体基板上に形成することによって、両者の温度が近似するため、温度による電流精度のばらつきを小さく抑えることもできる。

また、図３に示す駆動ユニットでは、制御信号生成回路２２によってノードＮ４の電圧と基準電圧Ｖｒｅｆとの差が小さくなるようトランジスタＱ１〜Ｑｎのゲートを広範囲に変化させるため、トランジスタＱ１〜Ｑｎを非飽和領域で動作させることが可能である。

図４は、ノードＮ１の電圧Ｖｏｕｔ、負荷電流Ｉｏｕｔ、トランジスタＱ１〜Ｑｎのゲート電圧Ｖｇａｔｅ（制御信号Ｓｃの電圧）の一例を示す図である。
図４に示すようにノードＮ１の電圧Ｖｏｕｔがばらつく場合、ゲート電圧Ｖｇａｔｅを広範囲に変化させることによって、トランジスタの動作が飽和領域および非飽和領域の何れにあっても、負荷電流Ｉｏｕｔを一定に保つことができる。

簡易的には、カレントミラー回路を用いて負荷電流を制御することも可能である。しかしながら、このような方式を用いると、例えば図４（Ａ）に示すように電圧Ｖｏｕｔがばらついた場合に、ＭＯＳトランジスタの定電流特性に依存して、図４（Ｂ）の点線に示すように負荷電流Ｉｏｕｔが変動してしまう。特に、カレントミラー回路では、トランジスタを非飽和領域で動作させることができないため、電圧Ｖｏｕｔが低くなると負荷電流Ｉｏｕｔが大幅に減少してしまう。
これに対して、図３に示す駆動ユニットでは、トランジスタＱ１〜Ｑｎを非飽和領域でも動作させることができるため、ノードＮ１の電圧Ｖｏｕｔを、基準電圧Ｖｒｅｆ（＝Ｉ×ｒｆ）を下限値として、これに近い電圧まで下げることが可能である。これにより、電源電圧を低く設定して、消費電力を削減することができる。

また、図３に示す駆動ユニットにおいて、ノードＮ４に発生する電圧は抵抗Ｒｆに発生する基準電圧Ｖｒｅｆと同等な大きさになるため、図２に示す駆動ユニットと同様に、制御信号生成回路２２のオフセット誤差の影響による微小電流の設定精度の低下を抑えることができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。

図５は、本発明の第３の実施形態に係る電流出力型駆動回路の構成の一例を示す図である。
図５に示す電流出力型駆動回路は、図１に示す電流出力型駆動回路における駆動ユニット２−１〜２−ｍを後述する駆動ユニット２Ｂ−１〜２Ｂ−ｍにそれぞれ置換し、制御信号生成回路３と選択回路４，５，６とを追加したものである。
なお、制御信号生成回路３は、本発明の制御信号生成回路の一実施形態である。
選択回路５は、本発明の第１の選択回路の一実施形態である。
選択回路６は、本発明の第２の選択回路の一実施形態である。

選択回路４は、ｍ個の駆動ユニット２Ｂ−１〜２Ｂ−ｍのうち、ユニット指定信号Ｓｕで指定された駆動ユニットの後述する端子Ｔ１を選択し、当該選択した端子から出力される基準電圧Ｖｒｅｆを制御信号生成回路３に出力する。
選択回路４は、例えば、各駆動ユニットの端子Ｔ１と制御信号生成回路３の入力端子とを接続するｍ個のスイッチＳＷ４［１］〜ＳＷ５［ｍ］を有している。ユニット指定信号Ｓｕにおいて駆動ユニット２Ｂ−ｋが指定された場合、その端子Ｔ１に接続されるスイッチＳＷ４［ｋ］がオンし、指定されない他のスイッチがオフする。

選択回路５は、駆動ユニット２Ｂ−１〜２Ｂ−ｍのうち、ユニット指定信号Ｓｕで指定された駆動ユニットの後述する端子Ｔ２を選択し、当該選択した端子から出力される電圧を制御信号生成回路３に出力する。
選択回路５は、例えば、各駆動ユニットの端子Ｔ２と制御信号生成回路３の入力端子とを接続するｍ個のスイッチＳＷ５［１］〜ＳＷ５［ｍ］を有している。ユニット指定信号Ｓｕにおいて駆動ユニット２Ｂ−ｋが指定された場合、その端子Ｔ２に接続されるスイッチＳＷ５［ｋ］がオンし、指定されない他のスイッチがオフする。

制御信号生成回路３は、選択回路４から出力される基準電圧Ｖｒｅｆと選択回路５から出力される電圧との差が小さくなるように調節した制御信号Ｓｃを生成する。
制御信号生成回路３は、例えば演算増幅器で構成されており、選択回路４から出力される基準電圧Ｖｒｅｆと選択回路５から出力される電圧との差を高いゲインで増幅することによって制御信号Ｓｃを生成する。

選択回路６は、駆動ユニット２Ｂ−１〜２Ｂ−ｍのうち、ユニット指定信号Ｓｕで指定された駆動ユニットの後述する端子Ｔ３を選択し、当該選択した端子に制御信号生成回路３で生成された制御信号Ｓｃを入力する。
選択回路５は、例えば、各駆動ユニットの端子Ｔ３と制御信号生成回路３の出力端子とを接続するｍ個のスイッチＳＷ５［１］〜ＳＷ５［ｍ］を有している。ユニット指定信号Ｓｕにおいて駆動ユニット２Ｂ−ｋが指定された場合、その端子Ｔ３に接続されるスイッチＳＷ６［ｋ］がオンし、指定されない他のスイッチがオフする。

図６は、駆動ユニット２Ｂ−ｋの構成の一例を示す図である。
図６に示す駆動ユニットは、図２に示す駆動ユニットにおける制御信号生成回路２２を削除し、電流制御回路２１を後述する電流制御回路２１Ｂに置換し、更に、端子Ｔ１，Ｔ２，Ｔ３を設けたものである。
電流制御回路２１Ｂは、本発明の電流制御回路の一実施形態である。
端子Ｔ２は、本発明の第１の端子の一実施形態である。
端子Ｔ３は、本発明の第２の端子の一実施形態である。

端子Ｔ１は、電流源ＣＭ１と抵抗Ｒｆとの接続ノードに接続されており、抵抗Ｒｆに発生する基準電圧Ｖｒｅｆを選択回路４に出力する。

端子Ｔ２は、電流制御回路２１と抵抗回路ＶＲとの接続ノードＮ３に接続されており、抵抗回路ＶＲに発生する電圧を選択回路５に出力する。

端子Ｔ３は、制御信号生成回路３から選択回路６を介して制御信号Ｓｃを入力し、これを電流制御回路２１Ｂに入力する。

電流制御回路２１Ｂは、端子Ｔ３から入力される制御信号Ｓｃを保持し、当該保持した制御信号Ｓｃに応じてノードＮ１とＮ３との間に流れる負荷電流を制御する。制御信号Ｓｃの保持には、例えば、電流制御回路２１Ｂの制御信号Ｓｃの入力端子における寄生容量が用いられる。この寄生容量で不十分な場合は、信号保持用のキャパシタを入力端子に付加しても良い。

ここで、上述した構成を有する第３の実施形態に係る電流出力型駆動回路の動作を説明する。

ユニット指定信号Ｓｕで指定される駆動ユニット２Ｂ−ｋの電流制御回路２１Ｂには、制御信号生成回路３において生成される制御信号Ｓｃが選択回路６および端子Ｔ３を介して入力され、この制御信号Ｓｃに応じた負荷電流が流れる。
電流制御回路２１Ｂにおいて制御された負荷電流は、抵抗回路ＶＲに流れて、電流設定信号Ｄｋで設定される抵抗値に応じた電圧を発生させる。この抵抗回路ＶＲの電圧は、端子Ｔ２から選択回路５を介して制御信号生成回路３に入力される。
また、ユニット指定信号Ｓｕで指定される駆動ユニットにおいて生成された基準電圧Ｖｒｅｆは、選択回路４を介して制御信号生成回路３に入力される。
制御信号生成回路３では、選択回路５から出力される抵抗回路ＶＲの電圧と選択回路４から出力される基準電圧Ｖｒｅｆとの差を検出され、この電圧差が小さくなるように調節された制御信号Ｓｃが生成される。
したがって、ユニット指定信号Ｓｕで指定される駆動ユニット２Ｂ−ｋにおいては、図２に示す駆動ユニット２−ｋと同様な帰還制御によって、電流設定信号Ｄｋに応じた負荷電流が生成される。
一方、ユニット指定信号Ｓｃで指定されない他の駆動ユニットの電流制御回路２１Ｂには、以前に入力された制御信号が例えば寄生容量やキャパシタ等によって保持されており、この保持された制御信号に応じた負荷電流が流れる。
このように、本実施形態に係る電流出力型駆動回路によれば、複数の駆動ユニットにおいて１つの制御信号生成回路３を共用することができるため、各駆動ユニットに制御信号生成回路を設ける場合に比べて、回路面積や消費電力を削減することができる。

また、ユニット指定信号Ｓｕに応じて制御信号生成回路３と駆動ユニットとの接続を切り替える際、選択回路６において端子Ｔ３と制御信号生成回路３との接続を切り離した後で、選択回路４および５において端子Ｔ１およびＴ２と制御信号生成回路３との接続を切り離しても良い。選択回路４〜６の接続を切り替えるとき、帰還制御のループが一時的に切れるため、制御信号Ｓｃにノイズを生じるが、電流制御回路２１Ｂの保持容量につながる選択回路６を先に切り離すことによって、このノイズによる電流制御回路２１Ｂの保持容量の誤充電を防止できるため、切り替え時のノイズによる電流設定の誤差を抑えることができる。

また、本実施形態に係る電流出力型駆動回路によれば、端子Ｔ２に発生する電圧と端子Ｔ１に発生する基準電圧Ｖｒｅｆとが同等な大きさになるように帰還制御されるため、図２に示す駆動ユニットと同様に、制御信号生成回路３のオフセット誤差の影響による微小電流の設定精度の低下を抑えることができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。

本実施形態に係る電流出力型駆動回路は、図５に示す電流出力型駆動回路における駆動ユニット２Ｂ−１〜２Ｂ−ｍを、次に述べる駆動ユニット２Ｃ−１〜２Ｃ−ｍに置き換えたものであり、他の構成は図５に示す電流出力型駆動回路と同じである。
なお、選択回路４は、本発明の第３の選択回路の一実施形態である。

図７は、本発明の第４の実施形態に係る電流出力型駆動回路の駆動ユニット２Ｃ−ｋの構成例を示す図である。
図７に示す駆動ユニット２Ｃ−ｋは、図３に示す駆動ユニット２Ａ−ｋにおける制御信号生成回路２２を削除し、端子Ｔ１，Ｔ２，Ｔ３とキャパシタＣｈとを追加したものであり、他の構成は図３に示す駆動ユニット２Ａ−ｋと同じである。
なお、電流源ＣＭ１は、本発明の電流源の一実施形態である。
抵抗Ｒｆは、本発明の第２の抵抗の一実施形態である。
端子Ｔ１は、本発明の第３の端子の一実施形態である。

端子Ｔ１は、電流源ＣＭ１と抵抗Ｒｆとの接続ノードに接続されており、抵抗Ｒｆに発生する基準電圧Ｖｒｅｆを選択回路４に出力する。

端子Ｔ２は、スイッチＳＷＣ１〜ＳＷＣｎにおいて共通に接続されるノードＮ４に接続されており、このノードＮ４に発生する電圧を選択回路５に出力する。

端子Ｔ３は、制御信号生成回路３から選択回路６を介して制御信号Ｓｃを入力し、これをスイッチＳＷＡ１〜ＳＷＡｎ経由で各トランジスタ（Ｑ１〜Ｑｎ）のゲートに入力する。

キャパシタＣｈは、端子Ｔ３と基準電位ＶＳＳとの間に接続されており、端子Ｔ３に入力される制御信号Ｓｃを保持する。なお、トランジスタＱ１〜Ｑｎのゲート容量で制御信号Ｓｃを保持できる場合は、キャパシタＣｈを省略しても良い。

ここで、上述した構成を有する第４の実施形態に係る電流出力型駆動回路の動作について、図８を参照しながら説明する。
図８は、２つの駆動ユニット２Ｃ−ｋおよび２Ｃ−（ｋ＋１）において生成される負荷電流Ｉｏｕｔ（ｋ）およびＩｏｕｔ（ｋ＋１）と制御信号Ｓｃの波形、ならびに、これらの駆動ユニットに接続される選択回路４〜６の各スイッチの状態の一例を示す図である。

各駆動ユニットでは、トランジスタＱ０〜Ｑｎのうち、電流設定信号（Ｄ１〜Ｄｎ）で指定されるトランジスタに負荷電流が流れ、他のトランジスタはオフに設定される。トランジスタに流れる負荷電流は、それぞれトランジスタと直列接続される抵抗（Ｒ１〜Ｒｎ）を通って基準電位ＶＳＳに流れる。
また、電流設定信号（Ｄ１〜Ｄｎ）で指定されるトランジスタとその直列抵抗（Ｒ１〜Ｒｎ）との接続ノード（Ｎ３−１〜Ｎ３−ｎ）は、スイッチ回路（ＳＷＣ１〜ＳＷＣｎ）によって端子Ｔ２に共通に接続される。

駆動ユニット２Ｃ−ｋがユニット指定信号Ｓｃによって指定されると（期間Ｘ２）、端子Ｔ２に発生する電圧は、選択回路５のスイッチＳＷ５［ｋ］を介して制御信号生成回路３に入力され、同じ駆動ユニット２Ｃ−ｋの端子Ｔ１から供給される基準電圧Ｖｒｅｆとの差を検出される。制御信号生成回路３では、端子Ｔ２の電圧と端子Ｔ１の基準電圧Ｖｒｅｆとの差が小さくなるように、制御信号Ｓｃが調節される。この制御信号Ｓｃが、選択回路６のスイッチＳＷ６［ｋ］から端子Ｔ３を介して駆動ユニット２Ｃ−ｋに入力され、電流設定信号Ｄｋで指定されるトランジスタのゲートに入力される。
その結果、電流設定信号Ｄｋで指定されるトランジスタと直列に接続される電流センス抵抗（Ｒ１〜Ｒｎ）には、それぞれ、その抵抗値と基準電圧Ｖｒｅｆの大きさによって決まる所定の電流が流れ、全体の負荷電流Ｉｏｕｔは式（１）で表される値になる。

その後、ユニット指定信号Ｓｃの指定対象が駆動ユニット２Ｃ−ｋから駆動ユニット２Ｃ−（ｋ＋１）へ移ると（期間Ｘ３）、制御信号生成回路３と駆動ユニット２Ｃ−ｋとの間の各スイッチ（ＳＷ４［ｋ］，ＳＷ５［ｋ］，ＳＷ６［ｋ］）がオフに設定され、期間Ｘ２に入力された制御信号ＳｃはキャパシタＣｈやゲート寄生容量によって保持される。期間Ｘ３では、この保持された制御信号Ｓｃに応じてトランジスタＱ１〜Ｑｎのゲートが駆動されるため、期間Ｘ２と同等の負荷電流が流れ続ける。

このように、本実施形態に係る電流出力型駆動回路においても、複数の駆動ユニットにおいて１つの制御信号生成回路３を共用することができるため、各駆動ユニットに制御信号生成回路を設ける場合に比べて、回路面積や消費電力を削減することができる。

また、本実施形態に係る電流出力型駆動回路おいて、負荷電流の設定値の変化に応じて負荷電流を制御するトランジスタが増減すると、トランジスタＱ１〜Ｑｎで構成される電流制御回路の相互コンダクタンスもこれに応じて変化する点は、先に述べた図３に示す駆動ユニット２Ａ−ｋと同じである。
すなわち、負荷電流の設定値に応じて抵抗回路（ＳＷＣ１〜ＳＷＣｎおよびＲ１〜Ｒｎ）の抵抗値ｒｔが変化し、負荷電流を電圧に変換するゲインが変化しても、この変化を打ち消す方向に電流制御回路（Ｑ１〜Ｑｎ）の相互コンダクタンスが変化する。
したがって、本実施形態に係る電流出力型駆動回路においても、ループゲインの変化を抑制することができる。

その上、トランジスタＱ１，Ｑ２，…，Ｑｎをそれぞれ１個，２個，…，２^n-1個の並列接続されたトランジスタ素子で構成し、これらのトランジスタ素子を共通の半導体基板上に等価な構造で形成すると、これらは互いに近似した特性を有するため、相互コンダクタンスが互いに近似する。また、電流センス抵抗Ｒ１，Ｒ２，…，Ｒｎをそれぞれ１個，２個，…，２^n-1個の並列接続された抵抗素子で構成し、これらの抵抗素子を共通の半導体基板上に等価な構造で形成すると、これらは互いに近似した抵抗値を有するため、負荷電流を電圧に変換するゲインが互いに近似する。
これにより、図３に示す駆動ユニットと同様に、電流制御回路（Ｑ１〜Ｑｎ）と抵抗回路（ＳＷＣ１〜ＳＷＣｎおよびＲ１〜Ｒｎ）におけるトータルのゲインが負荷電流の設定値に依らず一定の値に近似するため、帰還制御のループゲインの変化をより小さく抑えることができる。
加えて、トランジスタ素子や抵抗素子を共通の半導体基板上に形成することにより、電流設定精度の温度変化によるばらつきを小さく抑えることができる。

また、図３に示す駆動ユニットと同様に、負荷１−ｋに流れる負荷電流は、電流センス抵抗（Ｒ１〜Ｒｎ）と抵抗Ｒｆとの抵抗値比に応じた大きさになる。そのため、これらの抵抗を共通の半導体基板上に形成することにより、負荷電流の設定精度を高めることができるとともに、温度による電流精度のばらつきを小さく抑えることができる。

更に、本実施形態に係る電流出力型駆動回路では、ユニット指定信号Ｓｕに応じて制御信号生成回路３と駆動ユニットとの接続を切り替える際、選択回路６において端子Ｔ３と制御信号生成回路３との接続を切り離した後で、選択回路４および５において端子Ｔ１およびＴ２と制御信号生成回路３との接続を切り離しても良い。
例えば図８（Ｄ）〜（Ｇ）に示すように、駆動ユニット２Ｃ−ｋから２Ｃ−（ｋ＋１）への切り替えが行われる期間Ｘ２と期間Ｘ５との間において、スイッチＳＷ６［ｋ］を先にオフさせた後で、スイッチＳＷ４［ｋ］およびＳＷ５［ｋ］をオフさせても良い。
選択回路４〜６の接続を切り替えるとき、帰還制御のループが一時的に切れるため、制御信号Ｓｃにノイズを生じるが、このように選択回路６を先に切り離すことによって、ノイズによる電流制御回路２１ＢのキャパシタＣｈやゲート容量成分の誤充電を防止できるため、電流設定の誤差を抑えることができる。

また、本実施形態に係る電流出力型駆動回路によれば、制御信号生成回路３の制御信号ＳｃによってトランジスタＱ１〜Ｑｎのゲートを広範囲に変化させて負荷電流を制御できるため、図３に示す駆動ユニットと同様に、トランジスタＱ１〜Ｑｎを非飽和領域でも動作させることが可能である。

また、本実施形態に係る電流出力型駆動回路においても、図３に示す駆動ユニットと同様に、ノードＮ４に発生する電圧は抵抗Ｒｆに発生する基準電圧Ｖｒｅｆと同等な大きさに制御されるため、制御信号生成回路３のオフセット誤差の影響による微小電流の設定精度の低下を抑えることができる。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。

本実施形態に係る電流出力型駆動回路は、図５に示す電流出力型駆動回路における駆動ユニット２Ｂ−１〜２Ｂ−ｍを、次に述べる駆動ユニット２Ｄ−１〜２Ｄ−ｍに置き換えたものであり、他の構成は図５に示す電流出力型駆動回路と同じである。

図９は、本発明の第５の実施形態に係る電流出力型駆動回路の駆動ユニット２Ｄ−ｋの構成例を示す図である。
図９に示す駆動ユニット２Ｃ−ｋは、図７に示す駆動ユニット２Ｃ−ｋに対してｎチャンネルＭＯＳ型のトランジスタＱ０と、電流センス抵抗Ｒ０と、スイッチＳＷＡ０，ＳＷＢ０およびＳＷＣ０とを追加したものであり、他の構成は図８に示す駆動ユニット２Ｃ−ｋと同じである。
なお、トランジスタＱ０は、本発明の第３のトランジスタの一実施形態である。
電流センス抵抗Ｒ０は、本発明の第３の抵抗の一実施形態である。
スイッチＳＷＡ０，…，ＳＷＡｎならびにスイッチＳＷＢ０，…，ＳＷＢｎを有する回路は、本発明の制御信号入力回路の一実施形態である。
スイッチＳＷＣ０，…，ＳＷＣｎを有する回路は、本発明のスイッチ回路の一実施形態である。

トランジスタＱ０は、そのドレインが電源ラインＶＤＤに接続され、ソースが電流センス抵抗Ｒ０を介して基準電位ＶＳＳに接続され、ゲートがスイッチＳＷＡ０を介して端子Ｔ３に接続される。

スイッチＳＷＣ０〜ＳＷＣｎは、図７に示す駆動ユニット２Ｃ−ｋと同様に、ｎ個のトランジスタＱ１〜Ｑｎのうち電流設定信号Ｄｋで指定されるトランジスタとこれに直列接続される電流センス抵抗（Ｒ１〜Ｒｎ）との接続ノード（Ｎ３−１〜Ｎ３−ｎ）を端子Ｔ２に共通接続する、スイッチ回路を構成している。
駆動ユニット２Ｃ−ｋのスイッチ回路（ＳＷＣ１〜ＳＷＣｎ）と異なる点は、電流設定信号ＤｋにおいてトランジスタＱ１〜Ｑｎを何れも指定されない場合に、トランジスタＱ０と電流センス抵抗Ｒ０との接続ノードＮ３−０を端子Ｔ２に接続する点にある。

スイッチＳＷＣ０は、ノードＮ３−０と端子Ｔ２との間に接続されており、電流設定信号ＤｋにおいてトランジスタＱ１〜Ｑｎが何れも指定されていない場合、すなわち電流設定信号Ｄｋの全ビットが‘０’の場合にオンし、その他の場合にオフする。

スイッチＳＷＡ０〜ＳＷＡｎとスイッチＳＷＢ０〜ＳＷＢｎは、図７に示す駆動ユニット２Ｃ−ｋと同様に、トランジスタＱ１〜Ｑｎのゲートに制御信号を入力する制御信号入力回路を構成している。
すなわち、ｎ個のトランジスタＱ１〜Ｑｎのうち、電流設定信号Ｄｋで指定されるトランジスタのゲートに端子Ｔ３の制御信号Ｓｃを入力し、他のトランジスタのゲートには、当該トランジスタをオフさせる制御信号として基準電位Ｖｓｓを入力する。
駆動ユニット２Ｃ−ｋにおける制御信号入力回路（ＳＷＡ１〜ＳＷＡｎおよびＳＷＢ１〜ＳＷＢｎ）と異なる点は、電流設定信号ＤｋにおいてトランジスタＱ１〜Ｑｎを何れも指定されない場合に、端子Ｔ３から入力される制御信号ＳｃをトランジスタＱ０のゲートに入力し、トランジスタＱ１〜Ｑｎのゲートに基準電位ＶＳＳを入力する点にある。

スイッチＳＷＡ０は、トランジスタＱ０のゲートと端子Ｔ３との間に接続されており、電流設定信号ＤｋにおいてトランジスタＱ１〜Ｑｎが何れも指定されていない場合、すなわち電流設定信号Ｄｋの全ビットが‘０’の場合にオンし、その他の場合はオフする。
スイッチＳＷＡ０は、トランジスタＱ０のゲートと基準電位ＶＳＳとの間に接続されており、電流設定信号ＤｋにおいてトランジスタＱ１〜Ｑｎが何れも指定されていない場合、すなわち電流設定信号Ｄｋの全ビットが‘０’の場合にオフし、その他の場合はオンする。

ここで、上述した構成を有する第５の実施形態に係る電流出力型駆動回路の動作について、図１０を参照しながら説明する。
図１０は、負荷電流Ｉｏｕｔと制御信号Ｓｃの波形、ならびに、選択回路４〜６の各スイッチの状態の一例を示す図である。

例えば、第４の実施形態に係る電流出力型駆動回路において、駆動ユニット２Ｃ−ｋの前に選択される駆動ユニット２Ｃ−（ｋ−１）の電流がゼロに設定されているものとする（期間Ｘ７）。この場合、駆動ユニット２Ｃ−（ｋ−１）では、トランジスタＱ１〜Ｑｎが全く選択されないため、端子Ｔ２およびＴ３がどのトランジスタにも接続されておらず、帰還ループが切れた状態になる。そのため、制御信号生成回路３において生成される制御信号Ｓｃは不定な状態になり、例えば図１０（Ｂ）の点線に示すように、基準電位ＶＳＳまで落ち込んでしまう。この状態で、駆動ユニット２Ｃ−（ｋ−１）から駆動ユニット２Ｃ−ｋへ制御対象が切り替えられると（期間Ｘ８）、切り替えの当初において、駆動ユニット２Ｃ−ｋには基準電位ＶＳＳまで落ち込んだ制御信号Ｓｃが入力される。そのため、この制御信号Ｓｃに応じて制御される負荷電流Ｉｏｕｔ［ｋ］は、図８（Ａ）の点線に示すように、一時的にゼロ近くまで落ち込んでしまう。

一方、本実施形態に係る電流出力型駆動回路において、上述と同様に、駆動ユニット２Ｄ−ｋの前に選択される駆動ユニット２Ｄ−（ｋ−１）の電流がゼロに設定されているものとする（期間Ｘ７）。この場合、駆動ユニット２Ｄ−（ｋ−１）では、スイッチＳＷＡ０およびＳＷＣ０がオンし、スイッチＳＷＢ０がオフするため、制御信号生成回路３には、トランジスタＱ０と電流センス抵抗Ｒ０との接続ノードＮ３−０に発生する電圧が選択回路５を介して入力される。そして、制御信号生成回路３において生成される制御信号Ｓｃは、選択回路６を介してトランジスタＱ０のゲートに入力される。
これにより、制御信号生成回路３では、電流センス抵抗Ｒ０に発生する電圧と基準電圧Ｖｒｅｆとの差が小さくなるように制御信号Ｓｃを調節する帰還制御が働くため、帰還ループが切れることはなくなり、図１０（Ｂ）の実線に示すように、制御信号Ｓｃが不定な状態になることを防止できる。そのため、図１０（Ａ）の実線に示すように、切り替え当初における負荷電流Ｉｏｕｔ［ｋ］の変動を微小に抑えることができる。

なお、トランジスタＱ０および電流センス抵抗Ｒ０は、上述のように制御信号Ｓｃの不連続な変化を防止するものであるため、これに流す電流は、必ずしもトランジスタＱ１〜Ｑｎと同一レベルである必要はなく、微小な電流で良い。すなわち、トランジスタＱ０と電流センス抵抗Ｒ０によって帰還制御が働く際に生成される制御信号Ｓｃと、トランジスタＱ１〜Ｑ２において帰還制御が働く際に生成される制御信号Ｓｃとがかけ離れたレベルでなければ良く、電流値はこの条件に合うように任意に設定可能である。
例えば、電流センス抵抗Ｒ０の抵抗値を電流センス抵抗Ｒ１の抵抗値ｒの１００倍に設定して、トランジスタＱ０に流れる電流をトランジスタＱ１に流れる電流の１００分の１に設定する場合、この１００分の１の電流を流すために必要なトランジスタＱ０のゲート−ソース間電圧と、帰還動作時のトランジスタＱ１のゲート−ソース間電圧とがほぼ等しくなるように、トランジスタＱ０の駆動能力を設定すれば良い。
このように、トランジスタＱ０および電流センス抵抗Ｒ０に流れる電流を微小に設定することによって、消費電力の増加を抑えることができる。

その他、本実施形態に係る電流出力型駆動回路によれば、先に述べた第４の実施形態に係る電流出力型駆動回路と同様の構成、動作によって同様の効果を奏することができる。

＜第６の実施形態＞
次に、本発明の第６の実施形態を説明する。

図１１は、本発明の第６の実施形態に係る電流出力型駆動回路の構成の一例を示す図である。
図１１に示す電流出力型駆動回路は、図５に示す電流出力型駆動回路における駆動ユニット２Ｂ−１〜２Ｂ−ｍを次に述べる駆動ユニット２Ｅ−１〜２Ｅ−ｍに置換して、これに電流源ＣＭ２と選択回路７とを追加したものである。他の構成は、図５に示す電流出力型駆動回路と同じである。
なお、選択回路７は、本発明の第４の選択回路の一実施形態である。
選択回路４は、本発明の第５の選択回路の一実施形態である。
電流源ＣＭ２は、本発明の電流源の一実施形態である。

駆動ユニット２Ｅ−ｋは、駆動ユニット２Ｃ−ｋ（図７）もしくは駆動ユニット２Ｄ−ｋ（図９）における電流源ＣＭ１を削除したものであり、その他の構成はこれらのユニットと同じである。

電流源ＣＭ２は、電源ラインＶＤＤから選択回路７に対して一定の電流Ｉを出力する。

選択回路７は、駆動ユニット２Ｅ−１〜２Ｅ−ｎのうち、ユニット指定信号Ｓｕで指定される駆動ユニットの端子Ｔ１を選択し、当該選択した端子に電流源ＣＭ２の電流Ｉを入力する。

選択回路４は、駆動ユニット２Ｅ−１〜２Ｅ−ｎのうち、ユニット指定信号Ｓｕで指定される駆動ユニットの抵抗Ｒｆを選択し、当該選択した抵抗に発生する電圧を基準電圧Ｖｒｅｆとして制御信号生成回路３に入力する。
すなわち、ユニット指定信号Ｓｕで選択される駆動ユニットの端子Ｔ１を、制御信号生成回路３の入力端子に接続する。

上記の構成によれば、ユニット指定信号Ｓｕで指定される駆動ユニットの抵抗Ｒｆに対して、共通の電流源ＣＭ２から一定の電流Ｉが入力される。そして、この電流Ｉによって抵抗Ｒｆに発生する基準電圧Ｖｒｅｆが共通の制御信号生成回路３に入力されて、負荷電流の制御に用いられる。
このように、本実施形態に係る電流出力型駆動回路によれば、複数の駆動ユニットにおいて電流源ＣＭ２が共用されるため、駆動ユニット間の電流設定値のばらつきを小さくすることができる。これにより、複数の負荷電流を高い精度で設定することができる。

以上、本発明の幾つかの実施形態を説明したが、本発明は上記の形態にのみ限定されるものではなく、種々の変形を含んでいる。

例えば、上述した実施形態では、各駆動ユニットに設けた抵抗Ｒｆに一定の電流を流すことによって基準電圧Ｖｒｅｆを発生させているが、本発明はこれに限定されない。例えば、各駆動ユニットに対して共通の抵抗に一定電流を流して生成した基準電圧Ｖｒｅｆを用いて、負荷電流の制御を行っても良い。

また、上述した実施形態ではｎチャンネルＭＯＳトランジスタを用いているが、本発明はこれに限定されない。例えば、ｐチャンネルＭＯＳトランジスタを用いても良いし、他の種類のトランジスタ（例えばバイポーラトランジスタ）を用いても本発明は実現可能である。

第１の実施形態に係る電流出力型駆動回路の構成の一例を示す図である。 第１の実施形態に係る電流出力型駆動回路における駆動ユニットの構成例を示す図である。 第２の実施形態に係る電流出力型駆動回路における駆動ユニットの構成例を示す図である。 図３に示す駆動ユニットにおける各部の信号波形の一例を示す図 第３の実施形態に係る電流出力型駆動回路の構成の一例を示す図である。 第３の実施形態に係る電流出力型駆動回路における駆動ユニットの構成例を示す図である。 第４の実施形態に係る電流出力型駆動回路における駆動ユニットの構成例を示す図である。 図７に示す電流出力型駆動回路における負荷電流および制御信号の波形と、選択回路の各スイッチの状態の一例を示す図である。 第５の実施形態に係る電流出力型駆動回路における駆動ユニットの構成例を示す図である。 図９に示す電流出力型駆動回路における負荷電流および制御信号の波形と、選択回路の各スイッチの状態の一例を示す図である。 第６の実施形態に係る電流出力型駆動回路の構成の一例を示す図である。 従来の電流出力型駆動回路の構成例を示す図である。

符号の説明

１−１〜１−ｍ…負荷、２−１〜２−ｍ，２Ａ−１〜２Ａ−ｍ，２Ｂ−１〜２Ｂ−ｍ，２Ｃ−１〜２Ｃ−ｍ，２Ｄ−１〜２Ｄ−ｍ，２Ｅ−１〜２Ｅ−ｍ…駆動ユニット、２１，２１Ｂ…電流制御回路、２２，３…制御信号生成回路、ＶＲ…抵抗回路、ＣＭ１，ＣＭ２…電流源、Ｑ０〜Ｑｎ…トランジスタ、Ｒ０〜Ｒｎ，Ｒｆ…抵抗、ＳＷＡ０〜ＳＷＡｎ，ＳＷＢ０〜ＳＷＢｎ，ＳＷＣ０〜ＳＷＣｎ…スイッチ、４〜７…選択回路、Ｔ１〜Ｔ３…端子

Claims (10)

1. 入力される電流設定信号に応じた電流を負荷に流す電流出力型駆動回路であって、
   負荷電流が流れる第１のノードと第２のノードとの間に接続され、入力される制御信号に応じて上記負荷電流を制御する電流制御回路と、
   上記電流制御回路と上記第２のノードとを接続する配線上に挿入され、上記電流設定信号に応じて抵抗値が設定される抵抗回路と、
   入力される基準電圧と上記抵抗回路に発生する電圧との差が小さくなるように調節した上記電流制御回路の制御信号を生成する制御信号生成回路と、
   を有する電流出力型駆動回路。
2. 上記電流制御回路は、上記第１のノードと上記第２のノードとの間に並列に接続される複数のトランジスタを含み、
   上記抵抗回路は、
   上記複数のトランジスタと上記第２のノードとを接続する配線上に挿入される複数の第１の抵抗と、
   上記複数のトランジスタのうち、上記電流設定信号で指定されるトランジスタと上記第１の抵抗との接続ノードを共通に接続するスイッチ回路と、
   を含み、
   上記制御信号生成回路は、上記スイッチ回路によって共通接続されたノードに発生する電圧と上記基準電圧との差が小さくなるように調節した上記制御信号を生成し、
   上記電流設定信号で指定されるトランジスタに上記制御信号生成回路で生成された制御信号を入力し、他のトランジスタには当該トランジスタをオフさせる制御信号を入力する制御信号入力回路を更に有する、
   請求項１に記載の電流出力型駆動回路。
3. 上記第１の抵抗と共通の半導体基板上に形成される第２の抵抗と、
   上記第２の抵抗に所定の電流を流す電流源と、
   を有し、
   上記制御信号生成回路は、上記第２の抵抗に発生する電圧を上記基準電圧として入力する、
   請求項２に記載の電流出力型駆動回路。
4. 上記トランジスタは、上記半導体基板上において互いに等価な構造で形成される１つまたは複数の並列接続されたトランジスタ素子を含み、
   上記第１の抵抗は、上記半導体基板上において互いに等価な構造で形成される１つまたは複数の並列接続された抵抗素子を含み、
   上記トランジスタに含まれる上記トランジスタ素子の数と、上記第１の抵抗に含まれる上記抵抗素子の数との比が、共通に接続される上記トランジスタと上記第１の抵抗との間で一定の比に設定される、
   請求項３に記載の電流出力型駆動回路。
5. 入力される電流設定信号に応じた電流を負荷に流す複数の駆動ユニットを有する電流出力型駆動回路であって、
   上記駆動ユニットは、
   負荷電流が流れる第１のノードと第２のノードとの間に接続され、入力される制御信号を保持し、当該保持した制御信号に応じて上記負荷電流を制御する電流制御回路と、
   上記電流制御回路と上記第２のノードとを接続する配線上に挿入され、上記電流設定信号に応じて抵抗値が設定される抵抗回路と、
   上記抵抗回路に発生する電圧を出力する第１の端子と、
   上記電流制御回路に入力するための制御信号を入力する第２の端子と、
   をそれぞれ含んでおり、
   上記複数の駆動ユニットのうち、入力されるユニット指定信号で指定された駆動ユニットの上記第１の端子を選択し、当該選択した端子から出力される電圧を出力する第１の選択回路と、
   入力される基準電圧と上記第１の選択回路から出力される電圧との差が小さくなるように調節した上記電流制御回路の制御信号を生成する制御信号生成回路と、
   上記複数の駆動ユニットのうち、上記ユニット指定信号で指定される駆動ユニットの上記第２の端子を選択し、当該選択した端子に上記制御信号生成回路で生成された制御信号を入力する第２の選択回路と、
   を有する、
   電流出力型駆動回路。
6. 上記電流制御回路は、上記第１のノードと上記第２のノードとの間に並列に接続される複数のトランジスタを含み、
   上記抵抗回路は、
   上記複数のトランジスタと上記第２のノードとを接続する配線上に挿入される複数の第１の抵抗と、
   上記複数のトランジスタのうち、上記電流設定信号で指定されるトランジスタと上記第１の抵抗との接続ノードを上記第１の端子に共通に接続するスイッチ回路と、
   を含み、
   上記駆動ユニットは、上記複数のトランジスタのうち、上記電流設定信号で指定されるトランジスタに上記第２の端子から入力される制御信号を入力し、他のトランジスタには当該トランジスタをオフさせる制御信号を入力する制御信号入力回路をそれぞれ含む、
   請求項５に記載の電流出力型駆動回路。
7. 上記駆動ユニットは、
   上記第１の抵抗と共通の半導体基板上に形成される第２の抵抗と、
   上記第２の抵抗に所定の電流を流す電流源と、
   上記第２の抵抗に発生する電圧を上記基準電圧として出力する第３の端子と、
   をそれぞれ含んでおり、
   上記複数の駆動ユニットのうち、上記ユニット指定信号で指定される駆動ユニットの上記第３の端子を選択し、当該選択した端子から出力される基準電圧を上記制御信号生成回路に入力する第３の選択回路を更に有する、
   請求項６に記載の電流出力型駆動回路。
8. 上記駆動ユニットは、
   上記第１の抵抗と共通の半導体基板上に形成される第２の抵抗と、
   上記第２の抵抗に流れる電流を入力する第３の端子と、
   をそれぞれ含んでおり、
   所定の電流を出力する電流源と、
   上記複数の駆動ユニットのうち、上記ユニット指定信号で指定される駆動ユニットの上記第３の端子を選択し、当該選択した端子に上記電流源の電流を入力する第４の選択回路と、
   上記複数の駆動ユニットのうち、上記ユニット指定信号で指定される駆動ユニットの上記第２の抵抗を選択し、当該選択した抵抗に発生する電圧を上記基準電圧として上記制御信号生成回路に入力する第５の選択回路と、
   を更に有する、
   請求項６に記載の電流出力型駆動回路。
9. 上記トランジスタは、上記半導体基板上において互いに等価な構造で形成される１つまたは複数の並列接続されたトランジスタ素子を含み、
   上記第１の抵抗は、上記半導体基板上において互いに等価な構造で形成される１つまたは複数の並列接続された抵抗素子を含み、
   上記トランジスタに含まれる上記トランジスタ素子の数と、上記第１の抵抗に含まれる上記抵抗素子の数との比が、共通に接続される上記トランジスタと上記第１の抵抗との間で一定の比に設定される、
   請求項８に記載の電流出力型駆動回路。
10. 上記駆動ユニットは、
    入力される制御信号に応じた電流が流れる第３のトランジスタと、
    一方の端子が上記第３のトランジスタに接続され、他方の端子が上記第２のノードに接続される第３の抵抗と、
    をそれぞれ含んでおり、
    上記スイッチ回路は、上記電流設定信号において上記複数のトランジスタを何れも指定されない場合、上記第３のトランジスタと上記第３の抵抗との接続ノードを上記第１の端子に接続し、
    上記制御信号入力回路は、上記電流設定信号において上記複数のトランジスタを何れも指定されない場合、上記第２の端子から入力される制御信号を上記第３のトランジスタに入力し、上記複数のトランジスタには当該トランジスタをオフさせる制御信号をそれぞれ入力する、
    請求項６に記載の電流出力型駆動回路。
    
    

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