JP2006032473A - 電界効果トランジスタおよび電界効果トランジスタの製造方法 - Google Patents
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Abstract
【課題】 電界効果トランジスタの製造において、フォトリソグラフィーによって電極を形成するとゲート電極とソース/ドレイン電極間に位置ずれが生じる。
【解決手段】 頂上部のみが分離するように斜面上に活性層と絶縁層を形成する工程と、谷部および前記頂上部に電極を形成する工程を少なくとも含むことを特徴とする電界効果トランジスタの製造方法。
【選択図】 図1
【解決手段】 頂上部のみが分離するように斜面上に活性層と絶縁層を形成する工程と、谷部および前記頂上部に電極を形成する工程を少なくとも含むことを特徴とする電界効果トランジスタの製造方法。
【選択図】 図1
Description
本発明は、電界効果トランジスタに関し、特に液晶駆動に好適な電界効果トランジスタと電界効果トランジスタの製造方法に関するものである。
液晶などの表示デバイスを駆動するための電界効果トランジスタには、高速動作が求められている。このため、チャネル長がどんどん短くなっている。そして、位置合わせ精度は、マスクアライナを用いたとき約1μm、電子ビーム露光装置を用いたとき約0.5μmとなっている。この公知文献としては、特許文献1がある。
特開平5−013444
しかしながら、従来の電界効果トランジスタのように、フォトリソグラフィーを用いて作製せざるを得ない構造では、位置合わせによるずれができてしまう。たとえば、ゲートとソース/ドレイン間に位置合わせ精度の制限により生じる隙間があると、オン/オフ比が小さくなってしまう。これは、ソース−ドレイン間の一部だけに伝導チャネルができるためである。一方、ゲートとソース/ドレインが重なると、オン/オフ比は大きくなるが、ゲートとソース/ドレイン間の静電容量が大きくなるため、遮断周波数が小さくなってしまう。液晶などの表示デバイスを駆動するには、106以上のオン/オフ比と高速動作の両方を満たす必要がある。この観点からは、もっとも理想的なのは、ソース/ドレイン間距離とゲート長が一致する構造である。
本発明の目的は、位置合わせの問題がなく、かつ106以上のオン/オフ比と高速動作の両方を満たす電界効果トランジスタおよび電界効果トランジスタの製造方法を提供することである。
上記課題を解決するため、本出願における第1の発明の電界効果トランジスタは、素子を構成する要素の少なくとも一部を斜面に設けたことを特徴とする。
上記課題を解決するため、本出願における第2の発明の電界効果トランジスタは、前記斜面の頂上で前記要素がお互いに離れていることを特徴とする。
上記課題を解決するため、本出願における第3の発明の電界効果トランジスタは、前記斜面に平行な方向にチャネルが形成されていることを特徴とする。
上記課題を解決するため、本出願における第4の発明の電界効果トランジスタの製造方法は、頂上部のみが分離するように斜面上に活性層と絶縁層を形成する工程と、谷部および前記頂上部に電極を形成する工程を少なくとも含むことを特徴とする。
上記課題を解決するため、本出願における第5の発明の電界効果トランジスタの製造方法は、頂上部のみが分離するように斜面上に電極、活性層、絶縁層を形成する工程と、前記頂上部に電極を形成する工程を少なくとも含むことを特徴とする。
上記課題を解決するため、本出願における第6の発明の電界効果トランジスタの製造方法は、頂上部のみが分離するように斜面上に電極を形成する工程と、前記頂上部と前記斜面および前記電極を被覆するように活性層と絶縁層を形成する工程と、前記頂上部に電極を形成する工程を少なくとも含むことを特徴とする。
以上説明したように、本出願に係る発明によれば、位置合わせ精度の問題がなく、液晶などの表示デバイスに適したオン/オフ比が大きく、かつ遮断周波数の大きい電界効果トランジスタが実現される。
上記構成において、電界効果トランジスタの構造、製造方法、特性について、図1、図2、図3、図13を参照しながら説明する。図1は、本発明の電界効果トランジスタの構造を模式的に示す断面図であり、同図において1はゲート電極、2はソース電極、3はドレイン電極、4は活性層、5は絶縁層、6は基板である。図2は、本発明の電界効果トランジスタの作製工程を模式的に示す断面図であり、同図においてアルファベット順に工程を進める。図3は、図1の電界効果トランジスタの電流−電圧特性を示す図である。また、図13は、従来の電界効果トランジスタの構造を模式的に示す断面図である。
これから、図2を参照しながら、本発明の電界効果トランジスタの作製工程を説明する。まず、図2(a)に示すように、回折格子を形成したガラス基板6を用意する。つぎに、図2(b)に示すように、ガラス基板6上にアモルファスシリコン活性層(厚さ0.1μm)4と窒化シリコン絶縁層(厚さ0.3μm)5を積層する。このとき、断切れが生じ、活性層4と絶縁層5は斜面のみに形成され、頂上部には存在しない。最後に、図2(c)に示すように、Alからなるゲート電極(厚さ0.3μm)1、ソース電極(厚さ0.3μm)2、ドレイン電極(厚さ0.3μm)3を蒸着によって形成する。このときも、絶縁層5の頂上部で断切れが生じ、各電極は分離される。チャネル長は4μm、ゲート長は3μmである。ここで、特筆すべきは、図13のような従来構造とは違い、本発明ではフォトリソグラフィー工程を用いないで電界効果トランジスタを作製できるということである。したがって、本発明では、位置合わせの問題もなく、また製造コストの低減が期待できる。なお、斜面に形成された電極のうち、必要なところだけを結線すればよく、不要な電極は結線せずに、そのまま残しておけばよい。また、以上の工程で、材料系は上記にとらわれるわけではなく、活性層4としてポリシリコンやGaAsなどの半導体、あるいは有機層を用いてもよいし、電極についても、活性層に応じて選択すればよい。さらに絶縁層5も窒化シリコンに限定されるわけではなく、仕様を満たすものであれば、何でもよい。
ここで、本発明の電界効果トランジスタの特性について説明する。図3は、図2の作製工程によって試作した電界効果トランジスタの電流−電圧特性を示す図であり、同図において、(a)はドレイン電流とドレイン電圧との関係(パラメータは、ゲート電圧VG)、(b)はドレイン電流とゲート電圧との関係(パラメータはドレイン電圧VD)を示している。なお、チャネル幅は10μmである。図3(a)に示すように、ドレイン電圧が大きくなるにつれてドレイン電流は飽和傾向を示し、典型的な電界効果トランジスタの特性を示している。また、図3(b)に示すように、ドレイン電圧VDが10Vの場合、ゲート電圧が10Vと0Vのときのドレイン電流の比、すなわちオン/オフ比は1.19×1012であり、液晶などの表示デバイスを駆動するために必要なオン/オフ比106より十分大きく、仕様を満たしていることがわかる。また、遮断周波数は411kHzであり、本発明の有効性が示された。
(第1の実施例)
図1は、本発明の第1の実施例の特徴をもっともよく表す図画であり、電界効果トランジスタの断面図を示している。同図において、1はゲート電極、2はソース電極、3はドレイン電極、4は活性層、5は絶縁層、6は基板である。図2は、本発明の電界効果トランジスタの作製工程を模式的に示す断面図であり、同図においてアルファベット順に工程を進める。
図1は、本発明の第1の実施例の特徴をもっともよく表す図画であり、電界効果トランジスタの断面図を示している。同図において、1はゲート電極、2はソース電極、3はドレイン電極、4は活性層、5は絶縁層、6は基板である。図2は、本発明の電界効果トランジスタの作製工程を模式的に示す断面図であり、同図においてアルファベット順に工程を進める。
これから、図2を参照しながら、本発明の電界効果トランジスタの作製工程を説明する。まず、図2(a)に示すように、回折格子を形成したガラス基板6を用意する。つぎに、図2(b)に示すように、ガラス基板6上にアモルファスシリコン活性層(厚さ0.1μm)4と窒化シリコン絶縁層(厚さ0.3μm)5を積層する。このとき、断切れが生じ、活性層4と絶縁層5は斜面のみに形成され、頂上部には存在しない。最後に、図2(c)に示すように、Alからなるゲート電極(厚さ0.3μm)1、ソース電極(厚さ0.3μm)2、ドレイン電極(厚さ0.3μm)3を蒸着によって形成する。このときも、絶縁層5の頂上部で断切れが生じ、各電極は分離される。チャネル長は4μm、ゲート長は3μmである。このように、本発明ではフォトリソグラフィー工程を用いないで電界効果トランジスタを作製できるということである。したがって、本発明では、位置合わせの問題もなく、また製造コストの低減が期待できる。なお、斜面に形成された電極のうち、必要なところだけを結線すればよく、不要な電極は結線せずに、そのまま残しておけばよい。また、以上の工程で、材料系は上記にとらわれるわけではなく、活性層4としてポリシリコンやGaAsなどの半導体、あるいは有機層を用いてもよいし、電極についても、活性層に応じて選択すればよい。さらに絶縁層5も窒化シリコンに限定されるわけではなく、仕様を満たすものであれば何でもよい。
ここで、本発明の電界効果トランジスタの特性について説明する。図3は、図2の作製工程によって試作した電界効果トランジスタの電流−電圧特性を示す図であり、同図において、(a)はドレイン電流とドレイン電圧との関係(パラメータは、ゲート電圧VG)、(b)はドレイン電流とゲート電圧との関係(パラメータはドレイン電圧VD)を示している。なお、チャネル幅は10μmである。図3(a)に示すように、ドレイン電圧が大きくなるにつれてドレイン電流は飽和傾向を示し、典型的な電界効果トランジスタの特性を示している。また、図3(b)に示すように、ドレイン電圧VDが10Vの場合、ゲート電圧が10Vと0Vのときのドレイン電流の比、すなわちオン/オフ比は1.19×1012であり、液晶などの表示デバイスを駆動するために必要なオン/オフ比106より十分大きく、仕様を満たしていることがわかる。また、遮断周波数は411kHzであり、本発明の有効性が示された。
(第2の実施例)
図4は、本発明の第2の実施例の特徴をもっともよく表す図画であり、電界効果トランジスタの断面図を示している。同図において、図1と同一構成部材については同一符号を付する。図5は、本発明の電界効果トランジスタの作製工程を模式的に示す断面図であり、同図においてアルファベット順に工程を進める。
図4は、本発明の第2の実施例の特徴をもっともよく表す図画であり、電界効果トランジスタの断面図を示している。同図において、図1と同一構成部材については同一符号を付する。図5は、本発明の電界効果トランジスタの作製工程を模式的に示す断面図であり、同図においてアルファベット順に工程を進める。
これから、図5を参照しながら、本発明の電界効果トランジスタの作製工程を説明する。まず、図5(a)に示すように、回折格子を形成したガラス基板6を用意する。つぎに、図5(b)に示すように、ガラス基板6上にAlからなるゲート電極(厚さ0.3μm)1、窒化シリコン絶縁層(厚さ0.3μm)5、アモルファスシリコン活性層(厚さ0.1μm)4を積層する。このとき、断切れが生じ、ゲート電極1、絶縁層5、活性層4は、斜面のみに形成され、頂上部には存在しない。最後に、図5(c)に示すように、Alからなるソース電極(厚さ0.3μm)2とドレイン電極(厚さ0.3μm)3を蒸着によって形成する。このときも、絶縁層5の頂上部で断切れが生じ、各電極は分離される。チャネル長は4μm、ゲート長は3μmである。このように、本発明ではフォトリソグラフィー工程を経ずに電界効果トランジスタを作製できるということである。したがって、本発明では、位置合わせの問題もなく、また製造コストの低減が期待できる。なお、斜面に形成された電極のうち、必要なところだけを結線すればよく、不要な電極は結線せずに、そのまま残しておけばよい。また、以上の工程で、材料系は上記にとらわれるわけではなく、活性層4としてポリシリコンやGaAsなどの半導体、あるいは有機層を用いてもよいし、電極についても、活性層に応じて選択すればよい。さらに絶縁層5も窒化シリコンに限定されるわけではなく、仕様を満たすものであれば、何でもよい。
ここで、本発明の電界効果トランジスタの特性について説明する。図6は、図5の作製工程によって試作した電界効果トランジスタの電流−電圧特性を示す図であり、同図において、(a)はドレイン電流とドレイン電圧との関係(パラメータは、ゲート電圧VG)、(b)はドレイン電流とゲート電圧との関係(パラメータはドレイン電圧VD)を示している。なお、チャネル幅は10μmである。図6(a)に示すように、ドレイン電圧が大きくなるにつれてドレイン電流は飽和傾向を示し、典型的な電界効果トランジスタの特性を示している。また、図6(b)に示すように、ドレイン電圧VDが10Vの場合、ゲート電圧が10Vと0Vのときのドレイン電流の比、すなわちオン/オフ比は1.19×1012であり、液晶などの表示デバイスを駆動するために必要なオン/オフ比106より十分大きく、仕様を満たしていることがわかる。また、遮断周波数は411kHzであり、本発明の有効性が示された。
(第3の実施例)
図7は、本発明の第3の実施例の特徴をもっともよく表す図画であり、電界効果トランジスタの断面図を示している。同図において、図1と同一構成部材については同一符号を付する。図8は、本発明の電界効果トランジスタの作製工程を模式的に示す断面図であり、同図においてアルファベット順に工程を進める。
図7は、本発明の第3の実施例の特徴をもっともよく表す図画であり、電界効果トランジスタの断面図を示している。同図において、図1と同一構成部材については同一符号を付する。図8は、本発明の電界効果トランジスタの作製工程を模式的に示す断面図であり、同図においてアルファベット順に工程を進める。
これから、図8を参照しながら、本発明の電界効果トランジスタの作製工程を説明する。まず、図8(a)に示すように、回折格子を形成したガラス基板6を用意する。つぎに、図8(b)に示すように、ガラス基板6上にAlからなるソース電極(厚さ0.3μm)2、ドレイン電極(厚さ0.3μm)3、アモルファスシリコン活性層(厚さ0.01μm)4、窒化シリコン絶縁層(厚さ0.3μm)5を積層する。このとき、断切れが生じ、ソース電極2とドレイン電極3は分離される。成膜条件を調整することで、活性層4と絶縁層5は、全面を被覆するように形成している。最後に、図8(c)に示すように、Alからなるゲート電極1を選択的に形成する。チャネル長、ゲート長ともに1μmである。なお、斜面に形成された電極のうち、必要なところだけを結線すればよく、不要な電極は結線せずに、そのまま残しておけばよい。また、以上の工程で、材料系は上記にとらわれるわけではなく、活性層4としてポリシリコンやGaAsなどの半導体、あるいは有機層を用いてもよいし、電極についても、活性層に応じて選択すればよい。さらに絶縁層5も窒化シリコンに限定されるわけではなく、仕様を満たすものであれば、何でもよい。
ここで、本発明の電界効果トランジスタの特性について説明する。図9は、図8の作製工程によって試作した電界効果トランジスタの電流−電圧特性を示す図であり、同図において、(a)はドレイン電流とドレイン電圧との関係(パラメータは、ゲート電圧VG)、(b)はドレイン電流とゲート電圧との関係(パラメータはドレイン電圧VD)を示している。なお、チャネル幅は10μmである。図9(a)に示すように、ドレイン電圧が大きくなるにつれてドレイン電流は飽和傾向を示し、典型的な電界効果トランジスタの特性を示している。また、図9(b)に示すように、ドレイン電圧VDが10Vの場合、ゲート電圧が10Vと0Vのときのドレイン電流の比、すなわちオン/オフ比は2.80×108であり、液晶などの表示デバイスを駆動するために必要なオン/オフ比106より十分大きく、仕様を満たしていることがわかる。また、遮断周波数は6.78MHzであり、本発明の有効性が示された。
(第4の実施例)
図10は、本発明の第4の実施例の特徴をもっともよく表す図画であり、電界効果トランジスタの断面図を示している。同図において、図1と同一構成部材については同一符号を付する。図11は、本発明の電界効果トランジスタの作製工程を模式的に示す断面図であり、同図においてアルファベット順に工程を進める。
図10は、本発明の第4の実施例の特徴をもっともよく表す図画であり、電界効果トランジスタの断面図を示している。同図において、図1と同一構成部材については同一符号を付する。図11は、本発明の電界効果トランジスタの作製工程を模式的に示す断面図であり、同図においてアルファベット順に工程を進める。
これから、図11を参照しながら、本発明の電界効果トランジスタの作製工程を説明する。まず、図11(a)に示すように、斜面を形成したガラス基板6を用意する。つぎに、図11(b)に示すように、ガラス基板6上にAlからなるソース電極(厚さ0.3μm)2、ドレイン電極(厚さ0.3μm)3、アモルファスシリコン活性層(厚さ0.01μm)4、窒化シリコン絶縁層(厚さ0.3μm)5を積層する。このとき、断切れが生じ、ソース電極2とドレイン電極3は分離される。成膜条件を調整することで、活性層4と絶縁層5は、全面を被覆するように形成している。最後に、図11(c)に示すように、Alからなるゲート電極1を選択的に形成する。チャネル長、ゲート長ともに1μmである。なお、以上の工程で、材料系は上記にとらわれるわけではなく、活性層4としてポリシリコンやGaAsなどの半導体、あるいは有機層を用いてもよいし、電極についても、活性層に応じて選択すればよい。さらに絶縁層5も窒化シリコンに限定されるわけではなく、仕様を満たすものであれば、何でもよい。
ここで、本発明の電界効果トランジスタの特性について説明する。図12は、図11の作製工程によって試作した電界効果トランジスタの電流−電圧特性を示す図であり、同図において、(a)はドレイン電流とドレイン電圧との関係(パラメータは、ゲート電圧VG)、(b)はドレイン電流とゲート電圧との関係(パラメータはドレイン電圧VD)を示している。なお、チャネル幅は10μmである。図12(a)に示すように、ドレイン電圧が大きくなるにつれてドレイン電流は飽和傾向を示し、典型的な電界効果トランジスタの特性を示している。また、図12(b)に示すように、ドレイン電圧VDが10Vの場合、ゲート電圧が10Vと0Vのときのドレイン電流の比、すなわちオン/オフ比は2.80×108であり、液晶などの表示デバイスを駆動するために必要なオン/オフ比106より十分大きく、仕様を満たしていることがわかる。また、遮断周波数は6.78MHzであり、本発明の有効性が示された。
1 ゲート電極
2 ソース電極
3 ドレイン電極
4 活性層
5 絶縁層
6 基板
2 ソース電極
3 ドレイン電極
4 活性層
5 絶縁層
6 基板
Claims (6)
- 素子を構成する要素の少なくとも一部を斜面に設けたことを特徴とする電界効果トランジスタ。
- 前記斜面の頂上で前記要素がお互いに離れていることを特徴とする請求項1記載の電界効果トランジスタ。
- 前記斜面に平行な方向にチャネルが形成されていることを特徴とする請求項1ないし請求項2記載の電界効果トランジスタ。
- 頂上部のみが分離するように斜面上に活性層と絶縁層を形成する工程と、谷部および前記頂上部に電極を形成する工程を少なくとも含むことを特徴とする電界効果トランジスタの製造方法。
- 頂上部のみが分離するように斜面上に電極、活性層、絶縁層を形成する工程と、前記頂上部に電極を形成する工程を少なくとも含むことを特徴とする電界効果トランジスタの製造方法。
- 頂上部のみが分離するように斜面上に電極を形成する工程と、前記頂上部と前記斜面および前記電極を被覆するように活性層と絶縁層を形成する工程と、前記頂上部に電極を形成する工程を少なくとも含むことを特徴とする電界効果トランジスタの製造方法。
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JP2004205950A JP2006032473A (ja) | 2004-07-13 | 2004-07-13 | 電界効果トランジスタおよび電界効果トランジスタの製造方法 |
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Cited By (1)
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---|---|---|---|---|
JP2012169610A (ja) * | 2011-01-28 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法及び半導体装置 |
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2004
- 2004-07-13 JP JP2004205950A patent/JP2006032473A/ja not_active Withdrawn
Cited By (2)
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JP2012169610A (ja) * | 2011-01-28 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法及び半導体装置 |
US9299815B2 (en) | 2011-01-28 | 2016-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device and semiconductor device |
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