JP2006031496A - インターフェース回路およびasicおよび電子機器 - Google Patents
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Abstract
【解決手段】 カード型メモリおよび/またはカード型I/O2009に対してデータの読み出しと書き込みを行なうカードアクセス制御手段3001と、カード型メモリおよび/またはカード型I/O2009からの転送データに基づいて電子機器本体のシステム起動を制御する起動制御手段3003と、カード型メモリおよび/またはカード型I/O2009と電子機器本体のメモリとの間のデータ転送を制御する転送制御手段3002と、起動制御手段3003と転送制御手段3002との選択を所定の信号に基づいて行なう選択手段3004とを備えており、選択手段3004には外部信号3011が入力可能となっており、選択手段3004は、外部信号3011が入力されたときには、システム起動を制御する制御手段3003を選択する。
【選択図】 図2
Description
本発明の第1の形態は、着脱可能であってデータの読み出しと書き込みの少なくとも一方が可能なカード型メモリおよび/またはカード型I/Oと電子機器本体とを接続するインターフェース回路において、前記カード型メモリおよび/またはカード型I/Oに対してデータの読み出しと書き込みを行なうカードアクセス制御手段と、前記カード型メモリおよび/またはカード型I/Oからの転送データに基づいて前記電子機器本体のシステム起動を制御する起動制御手段と、前記カード型メモリおよび/またはカード型I/Oと前記電子機器本体のメモリとの間のデータ転送を制御する転送制御手段と、前記起動制御手段と前記転送制御手段との選択を所定の信号に基づいて行なう選択手段とを備えており、前記選択手段には外部信号が入力可能となっており、前記選択手段は、外部信号が入力されたときには、前記システム起動を制御する制御手段を選択することを特徴としている。
本発明の第2の形態は、画像処理機能、画像入出力機能及びデータ通信機能のうちの少なくとも1つのアプリケーション機能を有し、各アプリケーション機能が電子機器本体のメモリ及びハードディスクのうちの少なくとも1つを共有資源として利用可能に構成され設計されたASICにおいて、着脱可能であってデータの読み出しと書き込みの少なくとも一方が可能なカード型メモリおよび/またはカード型I/Oに対してデータの読み出しと書き込みを行なうカードアクセス制御手段と、前記カード型メモリおよび/またはカード型I/Oからの転送データに基づいて前記電子機器本体のシステム起動を制御する起動制御手段と、前記カード型メモリおよび/またはカード型I/Oと前記電子機器本体のメモリとの間のデータ転送を制御する転送制御手段と、前記起動制御手段と前記転送制御手段の選択を所定の信号に基づいて行なう選択手段とを有するインターフェース回路を備えており、インターフェース回路の前記選択手段には外部信号が入力可能となっており、前記選択手段は、外部信号が入力されたときには、前記システム起動を制御する制御手段を選択することを特徴としている。
本発明の第3の形態は、画像処理機能、画像入出力機能及びデータ通信機能のうちの少なくとも1つのアプリケーション機能を有する電子機器において、各アプリケーション機能が電子機器本体のメモリ及びハードディスクのうちの少なくとも1つを共有資源として利用可能に構成され設計されたASICを備え、前記ASICは、着脱可能であってデータの読み出しと書き込みの少なくとも一方が可能なカード型メモリおよび/またはカード型I/Oに対してデータの読み出しと書き込みを行なうカードアクセス制御手段と、前記カード型メモリおよび/またはカード型I/Oからの転送データに基づいて前記電子機器本体のシステム起動を制御する起動制御手段と、前記カード型メモリおよび/またはカード型I/Oと前記電子機器本体のメモリとの間のデータ転送を制御する転送制御手段と、前記起動制御手段と前記転送制御手段の選択を所定の信号に基づいて行なう選択手段とを有するインターフェース回路を備えており、インターフェース回路の前記選択手段には外部信号が入力可能となっており、前記選択手段は、外部信号が入力されたときには、前記システム起動を制御する制御手段を選択することを特徴としている。
4002 ASIC
2003 CPU
2004 ROM
2005 ローカルメモリ
2006 ネットワークインターフェース
2007 操作部
2008 HDD
2009 カード
2010 PCIパス
2011 エンジン
2012 カードコントローラ
3001 カードアクセスコントローラ
3002 DMAコントローラ
3003 BOOTコントローラ
3004 セレクタ
3005 切替制御部
3006 BUSY信号
3007 SEL信号
3008 SELOUT信号
3011 外部信号NMI
1151,1152 アンドゲート
1153 オアゲート
1154 フリップフロップ
Claims (18)
- 着脱可能であってデータの読み出しと書き込みの少なくとも一方が可能なカード型メモリおよび/またはカード型I/Oと電子機器本体とを接続するインターフェース回路において、前記カード型メモリおよび/またはカード型I/Oに対してデータの読み出しと書き込みを行なうカードアクセス制御手段と、前記カード型メモリおよび/またはカード型I/Oからの転送データに基づいて前記電子機器本体のシステム起動を制御する起動制御手段と、前記カード型メモリおよび/またはカード型I/Oと前記電子機器本体のメモリとの間のデータ転送を制御する転送制御手段と、前記起動制御手段と前記転送制御手段との選択を所定の信号に基づいて行なう選択手段とを備えており、前記選択手段には外部信号が入力可能となっており、前記選択手段は、外部信号が入力されたときには、前記システム起動を制御する制御手段を選択することを特徴とするインターフェース回路。
- 請求項1記載のインターフェース回路において、前記選択手段は、さらに前記カードアクセス制御手段のデータ転送状態に基づいて、前記起動制御手段と前記転送制御手段との選択を行なうことを特徴とするインターフェース回路。
- 請求項1または請求項2記載のインターフェース回路において、前記選択手段は、前記電子機器本体のシステム起動時には、常に前記起動制御手段を選択することを特徴とするインターフェース回路。
- 請求項1乃至請求項3のいずれか一項に記載のインターフェース回路において、前記インターフェース回路は、電子機器本体のCPUによって全体が制御されており、前記外部信号は、電子機器本体のCPUにも入力するようになっていることを特徴とするインターフェース回路。
- 請求項1乃至請求項4のいずれか一項に記載のインターフェース回路において、前記外部信号は、リセット信号であることを特徴とするインターフェース回路。
- 請求項5記載のインターフェース回路において、前記外部信号は、CPUの内部情報を保持できるリセット信号であることを特徴とするインターフェース回路。
- 画像処理機能、画像入出力機能及びデータ通信機能のうちの少なくとも1つのアプリケーション機能を有し、各アプリケーション機能が電子機器本体のメモリ及びハードディスクのうちの少なくとも1つを共有資源として利用可能に構成され設計されたASICにおいて、着脱可能であってデータの読み出しと書き込みの少なくとも一方が可能なカード型メモリおよび/またはカード型I/Oに対してデータの読み出しと書き込みを行なうカードアクセス制御手段と、前記カード型メモリおよび/またはカード型I/Oからの転送データに基づいて前記電子機器本体のシステム起動を制御する起動制御手段と、前記カード型メモリおよび/またはカード型I/Oと前記電子機器本体のメモリとの間のデータ転送を制御する転送制御手段と、前記起動制御手段と前記転送制御手段の選択を所定の信号に基づいて行なう選択手段とを有するインターフェース回路を備えており、インターフェース回路の前記選択手段には外部信号が入力可能となっており、前記選択手段は、外部信号が入力されたときには、前記システム起動を制御する制御手段を選択することを特徴とするASIC。
- 請求項7記載のASICにおいて、前記選択手段は、さらに前記カードアクセス制御手段のデータ転送状態に基づいて、前記起動制御手段と前記転送制御手段との選択を行なうことを特徴とするASIC。
- 請求項7または請求項8記載のASICにおいて、前記選択手段は、前記電子機器本体のシステム起動時には、常に前記起動制御手段を選択することを特徴とするASIC。
- 請求項7乃至請求項9のいずれか一項に記載のASICにおいて、前記インターフェース回路は、電子機器本体のCPUによって全体が制御されており、前記外部信号は、電子機器本体のCPUにも入力するようになっていることを特徴とするASIC。
- 請求項7乃至請求項10のいずれか一項に記載のASICにおいて、前記外部信号は、リセット信号であることを特徴とするASIC。
- 請求項11記載のASICにおいて、前記外部信号は、CPUの内部情報を保持できるリセット信号であることを特徴とするASIC。
- 画像処理機能、画像入出力機能及びデータ通信機能のうちの少なくとも1つのアプリケーション機能を有する電子機器において、各アプリケーション機能が電子機器本体のメモリ及びハードディスクのうちの少なくとも1つを共有資源として利用可能に構成され設計されたASICを備え、前記ASICは、着脱可能であってデータの読み出しと書き込みの少なくとも一方が可能なカード型メモリおよび/またはカード型I/Oに対してデータの読み出しと書き込みを行なうカードアクセス制御手段と、前記カード型メモリおよび/またはカード型I/Oからの転送データに基づいて前記電子機器本体のシステム起動を制御する起動制御手段と、前記カード型メモリおよび/またはカード型I/Oと前記電子機器本体のメモリとの間のデータ転送を制御する転送制御手段と、前記起動制御手段と前記転送制御手段の選択を所定の信号に基づいて行なう選択手段とを有するインターフェース回路を備えており、インターフェース回路の前記選択手段には外部信号が入力可能となっており、前記選択手段は、外部信号が入力されたときには、前記システム起動を制御する制御手段を選択することを特徴とする電子機器。
- 請求項13記載の電子機器において、前記選択手段は、さらに前記カードアクセス制御手段のデータ転送状態に基づいて、前記起動制御手段と前記転送制御手段との選択を行なうことを特徴とする電子機器。
- 請求項13または請求項14記載の電子機器において、前記選択手段は、前記電子機器本体のシステム起動時には、常に前記起動制御手段を選択することを特徴とする電子機器。
- 請求項13乃至請求項15のいずれか一項に記載の電子機器において、前記インターフェース回路は、電子機器本体のCPUによって全体が制御されており、前記外部信号は、電子機器本体のCPUにも入力するようになっていることを特徴とする電子機器。
- 請求項13乃至請求項16のいずれか一項に記載の電子機器において、前記外部信号は、リセット信号であることを特徴とする電子機器。
- 請求項17記載の電子機器において、前記外部信号は、CPUの内部情報を保持できるリセット信号であることを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004210951A JP4671636B2 (ja) | 2004-07-20 | 2004-07-20 | インターフェース回路およびasicおよび電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004210951A JP4671636B2 (ja) | 2004-07-20 | 2004-07-20 | インターフェース回路およびasicおよび電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006031496A true JP2006031496A (ja) | 2006-02-02 |
JP4671636B2 JP4671636B2 (ja) | 2011-04-20 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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